CN1326219A - 有机膜的腐蚀方法、半导体器件制造方法及图形形成方法 - Google Patents

有机膜的腐蚀方法、半导体器件制造方法及图形形成方法 Download PDF

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Abstract

一种有机膜的腐蚀方法,使用以含碳、氢以及氮的化合物为主要成分的腐蚀气体所生成的等离子对有机膜进行腐蚀。通过该腐蚀方法使有机膜上的凹部截面成为垂直形状或正锥形形状。

Description

有机膜的腐蚀方法、半导体器件制造方法 及图形形成方法
本发明涉及一种有机膜的腐蚀方法、半导体器件的制造方法及图形的形成方法。
近年来，以半导体器件的高速化以及低消费电力化为目的的多层配线层间绝缘膜的低介电常数化为世人所瞩目。特别是由有机膜构成的低介电常数膜可以用旋转涂敷法以及热压配合处理来简便地形成，所以作为下一代的层间绝缘膜是非常有希望的。众所周知，有机低介电常数膜主要是以芳香聚合物为基础的有机膜。
为了制造具有栅极长度为0.18μm以下的精密设计规则的器件，就需要有加工大约0.25μm以下微细配线的加工技术，可以认为今后的发展方向是设计规则会愈来愈微细化。通常，对有机膜进行图形加工是利用等离子腐蚀方法来进行的，但以此来对有机膜进行0.25μm以下的微细加工则是非常困难的。
作为对有机膜进行的等离子腐蚀方法，所知的有：「M.Fukasawa，T.Hasegawa，S.Hirano and kadomura：Proc.SympDryProcess，p.175(1998)」所报告的、使用以N2气以及H2气为主要成分的腐蚀气体的工艺方法；或者「M.Fukasawa，T.Tatsumi，T.Hasegawa，S.Hirano，K.Miyata and S.Kadomura：Proc.Symp.DryProcess，p.221(1999)」所报告的、使用以NH3气为主要成分的腐蚀气体的工艺方法。
已有例1
下面，作为有关已有腐蚀方法的已有例1，一面表示出利用以下所述的有机膜的等离子腐蚀方法所获得的结果，一面对此进行说明。该有机膜的等离子腐蚀方法是使用日本真空技术株式会社制造的磁中性线放电(NLD)等离子装置[SiO2 Etching inmagnetic neutral loop discharge plasma”：W.Chen，M.Itoh，T.Hyashiand T.Uchida：J.Vac.Sci.Thecnol.，A16(1998)1594]来进行的。
有关已有例1的有机膜腐蚀方法，是使用以N2气以及H2气为主要成分的腐蚀气体的工艺方法，作为其中的一个例子，是在以下所示的腐蚀条件下进行的。
使用等离子装置----NLD等离子装置
腐蚀气体在标准状态下每分钟的体积流量比
N2∶H2＝50ml∶50ml
天线功率……1000W(13.56MHz)
偏置功率……200W(2MHz)
压力……0.4Pa
基板冷却温度……0℃
腐蚀时间……180秒
图8(a)～(d)表示根据所述的腐蚀条件获得的有机膜的孔洞截面的SEM照片，图8(a)、(b)、(c)以及(d)分别是具有0.16μm、0.18μm、0.24μm以及0.40μm孔径的孔洞的截面。在图8(a)～(d)中，101表示硅基板，102表示作为被腐蚀膜的有机膜，103是由作为腐蚀有机膜102时的掩膜的硅氧化膜构成的掩膜图形。而且，有机膜102的膜厚是1.02μm，掩膜图形103的膜厚是240nm。
已有例2
但是，在半导体器件的多层配线构造中，下层配线、层间绝缘膜以及上层配线被依次叠层，下层配线和上层配线由在层间绝缘膜上形成的柱型接线柱连接。而且，最近正在开发的方法是：在层间绝缘膜上形成连接孔或配线槽后，把金属材料填入该连接孔或配线槽来形成接线柱或金属配线的单蚀刻装饰法；或者在层间绝缘膜上形成连接孔或配线槽后，把金属材料填入该连接孔或配线槽来同时形成接线柱或金属配线的双蚀刻装饰法。
以下，作为已有例2，参照图9(a)～(e)以及图10(a)～(d)来说明已有的单蚀刻装饰法。
首先，如图9(a)所示，在半导体基板111上形成第1屏障金属层112，金属膜113以及由第2屏障金属层114的叠层膜构成的金属配线之后，如图9(b)所示，在金属配线上形成有机膜115，而后，如图9(c)所示，在有机膜115上形成硅氧化膜116。
其次，使用众所周知的平板印刷术，如图9(d)所示，在硅氧化膜116上形成抗蚀图形117之后，把抗蚀图形117作为掩膜对硅氧化膜116进行等离子腐蚀(干腐蚀)，如图9(e)所示，形成由硅氧化膜116构成的掩膜图形116A。
再者，使用掩膜图形116A对有机膜115进行有关已有例1的腐蚀，如图10(a)所示，形成连接有机膜115或由配线槽构成的凹部118。因为抗蚀图形117是由有机化合物构成的，所以在对有机膜115进行的腐蚀工序中被除去。
此外，如图10(b)所示，利用喷镀法在凹部118的壁面上薄薄地形成由TiN或TaN等构成的第3屏障金属层119。
还有，使用化学蒸气相沉积(CVD法或电镀法，如图10(c)所示，在凹部118的内部填入金属材料膜122之后，利用利用化学机械研磨法(CMP)除去露出在金属材料膜122的凹部118外侧的部分，则如图10(d)所示，可以得到接线柱或金属配线123。
已有例3
以下，作为已有例3，参照图11(a)～(d)、图12(a)～(c)以及图13(a)～(c)来说明已有的双蚀刻装饰法。
首先，如图11(a)所示，在半导体基板131上形成第1屏障金属层132、金属膜133以及由第2屏障金属层134的叠层膜构成的下层金属配线之后，如图9(b)所示，在金属配线上形成有机膜115，而后，如图11(b)所示，在下层金属配线上形成第1有机膜135，而后，如图11(c)所示，在第1有机膜135上形成第1硅氧化膜136。
其次，使用众所周知的平板印刷术，如图11(d)所示，在第1硅氧化膜116上形成具有连接孔形成用开口部的第1抗蚀图形137。而后，把第1抗蚀图形137作为掩膜对第1硅氧化膜136进行等离子腐蚀(干腐蚀)，如图12(a)所示，形成由第1硅氧化膜136构成的第1掩膜图形136A，同时除去第1抗蚀图形137。而后，清洗第1掩膜图形136A的上面，使之不会给第1有机膜135造成损害。
此外，如图12(b)所示，在第1掩膜图形136A的上形成第2有机膜138后，在该第2有机膜138上形成第2硅氧化膜139。
再者，如图12(c)所示，在第2硅氧化膜139上形成具有配线槽形成用开口部的第2抗蚀图形140之后，如图13(a)所示，把第2抗蚀图形140作为掩膜对第2硅氧化膜139进行腐蚀，如图13(a)所示，形成由第2硅氧化膜139构成的第2掩膜图形139A。
其次，对第2有机膜138以及第1有机膜135进行有关已有例1的腐蚀，如图13(b)所示，通过在第2有机膜138上转印第2掩膜图形139A来形成配线槽141，同时，通过在第1有机膜135上转印第1掩膜图形136A来形成连接孔142。图13(b)表示把连接孔142形成在第1有机膜135上途中的状态，包含从第1掩膜图形136A放出的硅的堆积物被附着在连接孔142的壁面上，在腐蚀气体和第1有机膜135的反应生成物上形成由该堆积物构成的障壁143。
而后，对第2有机膜138以及第1有机膜135进行有关已有例1的腐蚀，如图13(c)所示，在第1有机膜135上形成连接孔142之后，应该完全除去残留在第2屏障金属层134上的第1有机膜135，对第2屏障金属层134实施过腐蚀工序，完全除去第2抗蚀图形140。
而后，虽然省略了图示，但与已有例2一样，在配线槽141以及连接孔142的整个壁面上薄薄地形成第3屏障金属层之后，把金属材料膜填入配线槽141以及连接孔142，而后，一旦用CMP法除去露出在该金属材料膜配线槽141外侧的部分，就能得到连接用接线柱以及上层的金属配线。
已有例4
但是，作为对有机膜的进行干显影(等离子腐蚀)来形成掩膜图形的方法，众所周知的有：表层成像(TSI：表层成像)工序以及3层抗蚀膜工序等。
表层图像是：在被图形曝光的有机膜的表面上进行甲硅烷化处理，在有机膜的曝光部或未曝光部的表面上选择性地形成甲硅烷化层之后，对有机膜进行把甲硅烷化层作为屏障的干显影(等离子腐蚀)从而形成掩膜图形的技术。
以下，作为已有例4，参照图14(a)～(d)来说明使用干显影的掩膜图形的形成方法(表层成像工序)。
首先，如图14(a)所示，在半导体基板151上形成有机膜152之后，在该有机膜152上形成被甲硅烷化层153。
其次，如图14(b)所示，使曝光用光154相对于被甲硅烷化层153，通过经选择性地使光透射的光屏障155进行照射，在被甲硅烷化层153上选择性地形成变质层156。
而后，如图14(c)所示，在使基板温度上升的状态下，给被甲硅烷化层153的表面提供气体状的甲硅烷化剂157，通过选择性将被甲硅烷化层153的非变质层(变质层156以外的部分)甲硅烷化来形成甲硅烷化层158。而且，也可以不将非变质层甲硅烷化，而把变质层156甲硅烷化来形成甲硅烷化层158。
而后，在有机膜152上把甲硅烷化层158作为屏障进行有关已有例1的腐蚀，如图14(d)所示，形成由有机膜152构成的有机膜图形152A(掩膜图形)。
已有例5
以下，作为已有例5，对使用干显影的图形形成方法(3层抗蚀工序)进行说明。
首先，在半导体基板上依次形成有机膜以及硅氧化膜之后，在硅氧化膜上形成较薄的抗蚀图形。
其次，把抗蚀图形作为屏障，对于硅氧化膜进行等离子腐蚀，在硅氧化膜上转印抗蚀图形并形成掩膜图形后，用掩膜图形对有机膜进行干显影，形成由有机膜构成并具有高质量外观的细微的有机膜图形。
而且，使用由掩膜图形以及有机膜图形构成的2层掩膜图形，通过对半导体基板上的被腐蚀膜进行腐蚀加工就能够在被腐蚀膜上形成用单层抗蚀不能解析图像的细微的图形。
作为已有例5，使用包含O2氧气的腐蚀气体，按照如下所示的腐蚀条件对有机膜实施腐蚀方法。
使用等离子装置----NLD离子装置
腐蚀气体在标准状态下每分钟的流量……O2＝90ml
天线功率……1000W(13.56MHz)
偏置功率……400W(2MHz)
压力……0.133Pa
基板冷却温度……0℃
腐蚀时间……4分钟
图15(a)、(b)表示可以通过有关实施例5的图形形成方法来获得的、有机膜图形孔洞的截面SEM照片，图15(a)、(b)分别是具有0.18μm、0.4μm孔径的孔洞的截面。在图15(a)、(b)中，171表示硅基板，172表示有机膜图形，173表示由硅氧化膜构成的掩膜图形。而且，为了在形成有机膜图形时用干显影来消除在掩膜图形137上存在的抗蚀图形，使用由有机膜图形172以及掩膜图形173构成的2层掩膜图形来进行对堆积在硅基板171上的被腐蚀膜实施的腐蚀工序。
已有例1存在的问题
如图8(a)～(d)所示，粗略一看，腐蚀形状(空洞的截面形状)似乎已经实现了相当良好的各向异性形状(垂直形状)。
但是仔细观察图8(a)～(d)，就会发现是弓法形状。所谓弓法形状是指呈弓形膨起的突出悬崖形状。而且，从图8(a)～(d)可明显地看出，利用腐蚀而形成的有机膜102的孔洞直径大于掩膜图形103的开口径。
因此，如按照有关已有例1的有机膜腐蚀方法，就存在着不能使有机膜102上形成的孔洞截面为垂直形状或正锥形形状这一问题。
已有例2存在的问题
在已有例2中，对有机膜115进行有关已有例1的腐蚀，则如图10(a)所示，凹部118的截面形状呈弓法形状。
因为凹部118的截面形状呈弓法形状，所以如果在凹部118的壁面上薄薄地形成第3屏障金属层119，则如图10(b)所示，在凹部118的壁面上就不能同样地形成第3屏障金属层119。即，在凹部118的壁面的掩膜图形116A的正下方的部分120以及凹部118的底部121上出现第3屏障金属层119的分离部(断线部)。
为此，使用CVD法或电镀法，在凹部118的内部填入金属材料膜122，形成接线柱或金属配线123时，对金属材料膜122的填入不够均匀。即，如以上所述，如果在凹部118的壁面的掩膜图形116A的正下方的部分120以及凹部118的底部121上出现第3屏障金属层119的分离部，则第3屏障金属层119变为电绝缘状态即分离状态，所以如使用电镀法填入由铜构成的金属材料膜122，就不能给第3屏障金属层119的凹部118的内部部位提供电位，所以就不能把金属材料膜122均匀地填入凹部118。而且，当把由钨构成的金属材料膜122均匀地填入凹部118时，在第3屏障金属层119的分离部会发生钨膜的成长异常，所以就不能把金属材料膜122均匀地填入凹部118。如此，因为不能把金属材料膜122均匀地填入凹部118，所以使接线柱或金属配线123出现不良状态，从而导致电气特性恶化、半导体器件的可靠性降低这一问题。
已有例3存在的问题
在已有例3中，对第2有机膜138以及第1有机膜135进行有关已有例1的腐蚀，则如图13(b)所示，配线槽141以及连接孔142的截面形状呈弓法形状。
而且，如以上所述，反应产物中包含硅的该堆积物被附着在连接孔142的壁面上，同时，在对第2屏障金属层134进行的过腐蚀中，还利用进行腐蚀时的离子涂敷法，对成为用于形成连接孔142富有实效的腐蚀掩膜的第1掩膜图形136A进行腐蚀。为此，，如图13(c)所示，在第1掩膜图形136A的开口部扩大，所以进一步促进在第1有机膜135的连接孔142壁面上的弓法形状，同时，连接孔142壁面后退，所以由腐蚀时的反应产物中包含硅的该堆积物构成的凸面状的障壁143被形成在连接孔142的底部。
因此，使用CVD法或电镀法，在配线槽141以及连接孔142内部填入金属材料膜122，形成接线柱或金属配线时，对金属材料膜的填入不能做到均匀，同时，填入连接孔142的接线柱和下层的金属配线之间发生接触不良，所以存在着利用双蚀刻装饰法来形成多层配线十分困难这一问题。
已有例4存在的问题
在已有例4中，对有机膜152进行有关已有例1的腐蚀，则如图14(d)所示，有机膜图形152A的开口部159的截面形状呈弓法形状。如把具有这种弓法形状的有机膜图形152A作为掩膜图形进行腐蚀，则进行高精度的腐蚀加工是困难的。
在已有例5中，为了利用以O2气为主要成分的腐蚀气体的等离子腐蚀来对有机膜进行干显影，如图15(a)、(b)所示，在有机膜图形172上形成的孔洞的直径比掩膜图形173的开口部的直径大，同时，在有机膜图形172上形成的孔洞的截面呈弓法形状。如用具有弓法形状孔洞的有机膜图形172对被腐蚀膜进行腐蚀，则进行高精度的腐蚀加工是困难的。
因此，有以下方法被提出：即，为了抑制有机膜图形172孔洞的弓法形状，而把基板冷却温度(冷却冷媒温度)设定在零下20℃～零下50℃，在把实际基板温度保持在零度以下的状态下，对有机膜进行干显影的方法。
但是，要实现这样的低温，就需要庞大的费用以及大规模的装置，由此就产生了装置成本的增大以及装置稳定性降低这一问题。
因此，如利用已有例5，则使有机膜图形的孔洞截面为垂直形状或正锥形形状是不可能的。
而且，在已有例5(3层抗蚀工序)中的问题即使在已有例4(表面成像工序)中也当然会发生。
鉴于以上所述，本发明的第1目的是：提供一种使形成在有机膜上的凹部截面为垂直形状或正锥形形状有机膜的腐蚀方法。
而且，本发明的第2目的是：利用等离子腐蚀使形成在有机膜上的凹部截面为垂直形状或正锥形形状，使屏障金属层能均匀地形成在凹部的壁面上，并据此来使金属材料膜能均一地填入凹部。
而且，本发明的第3目的是：在对有机膜进行的干显影(等离子腐蚀)中，使之能够形成截面具有垂直形状或正锥形形状的开口部的有机膜图形，能够实施高精度且工序界限较大的腐蚀。
为了达成所述第1目的，本发明的有机膜腐蚀方法使用由以含碳、氢以及氮的化合物为主要成分的腐蚀气体生成的等离子来进行腐蚀。
根据本发明的有机膜腐蚀方法，在由腐蚀气体生成的等离子中，在腐蚀表面(凹部的壁面以及表面)上容易形成聚合物的CHx(X＝1、2、3)的自由基(或称游离基均可)存在，使由附着在形成于有机膜上的CHx的自由基(或称游离基均可)构成的聚合物作为阻止离子加速反应的侧壁保护膜来起作用。为此，使凹部截面成为垂直形状或正锥形形状。
在这种有机膜腐蚀方法中，化合物最好是甲胺、二甲胺、三甲胺、乙胺或者丙胺。
这样一来，就可以使在有机膜上形成的凹部截面确实成为垂直形状或正锥形形状。
本发明的半导体器件制造方法包括：在半导体基板上形成有机膜的工序；在有机膜上形成以无机化合物为主要成分的掩膜图形的工序；使用掩膜图形，利用由以含碳、氢以及氮的化合物为主要成分的腐蚀气体生成的等离子来选择性地对有机膜进行腐蚀，从而在有机膜上形成凹部的工序。
按照本发明的半导体器件的制造方法，因使用本发明的腐蚀方法在有机膜上形成凹部，所以能在机膜上形成具有垂直形状或正锥形形状截面的凹部，从而使凹部的截面不至成为弓法形状。因此，能够在凹部的壁面上均一地形成屏障层，而不使分离部(断线部)形成，所以能将金属材料膜确实填入凹部，据此，就能形成电气特性优良的接线柱或填入配线。
在本发明的半导体器件制造方法中，化合物最好是甲胺、二甲胺、三甲胺、乙胺或者丙胺。
这样一来，就能够确实使在有机膜上形成的凹部截面为垂直形状或正锥形形状。
在本发明的半导体器件制造方法中，凹部由连接孔和在该连接孔上形成的配线槽构成，最好是利用双蚀刻装饰法来填入金属材料膜。
这样一来，在连接孔以及配线槽的壁面上均一地形成屏障层，而不使分离部(断线部)形成，同时在连接孔的底面上不形成凸面状的障壁。为此，因为把金属材料膜确实填入连接孔以及配线槽，所以能使填入连接孔的接线柱以及填入配线槽的金属配线的电气特性得以提高，同时，接线柱和下层的金属配线之间不会发生连接不良，据此，就能够利用双蚀刻装饰法来形成电气特性优良的多层配线。
本发明的图形形成方法包括：在半导体基板上形成有机膜的工序；在有机膜的表面上形成包含无机成分的掩膜层的工序；使用掩膜层，利用由以含碳、氢以及氮的化合物为主要成分的腐蚀气体生成的等离子来选择性地对有机膜进行腐蚀，从而形成由有机膜构成的有机膜图形的工序。
根据本发明的图形形成方法，使用本发明的腐蚀方法在有机膜上形成开口部，所以能在机膜上形成具有垂直形状或正锥形形状的开口部，从而使有机膜开口部的截面形状不至成为弓法形状。因此，能够实施高精度且工序界限较大的腐蚀。
在本发明的图形形成方法中，化合物最好是甲胺、二甲胺、三甲胺、乙胺或者丙胺。
这样一来，就能够确实使在机膜上形成的开口部截面为垂直形状或正锥形形状。
在本发明的图形形成方法中，掩膜层最好是甲硅烷化层。
这样一来，利用表层成像工序就能在有机膜图形上形成垂直形状或正锥形形状的开口部。
下面对附图作简单说明。
图1(a)～(c)是利用本发明实施例1的有机膜腐蚀方法获得的孔洞剖视SEM照片。
图2(a)是说明已有的有机膜腐蚀方法机理的图；图2(b)说明本发明实施例1的有机膜腐蚀方法机理的图。
图3(a)～(d)是表示本发明实施例2的半导体器件制造方法各工序的剖视图。
图4(a)～(d)是表示本发明实施例2的半导体器件制造方法各工序的剖视图。
图5(a)～(d)是表示本发明实施例3的半导体器件制造方法各工序的剖视图。
图6(a)～(c)是表示本发明实施例3的半导体器件制造方法各工序的剖视图。
图7(a)～(d)是表示本发明实施例4的掩膜图形方法各工序的剖视面图。
图8(a)～(d)是利用已有的有机膜腐蚀方法获得的孔洞截面SEM照片。
图9(a)～(e)是表示已有的半导体器件制造方法(单蚀刻装饰法)各工序的剖视图。
图10(a)～(d)是表示已有的半导体器件制造方法(单蚀刻装饰法)各工序的剖视图。
图11(a)～(d)是表示已有的半导体器件制造方法(双蚀刻装饰法)各工序的剖视图。
图12(a)～(c)是表示已有的半导体器件制造方法(双蚀刻装饰法)各工序的剖视图。
图13(a)～(c)是表示已有的半导体器件制造方法(双蚀刻装饰法)各工序的剖视图。
图14(a)～(d)是表示已有的掩膜图形形成方法(表层成像工序)各工序的截面图。
图15(a)、(b)是表示利用已有的掩膜图形形成方法(3层抗蚀工序)获得的孔洞截面SEM照片。
下面进行符号说明。1—硅基板；2—有机膜；3—掩膜图形；4—自由基；5—堆积膜；11—半导体基板；12—第1屏障金属层；13—金属膜；14—第2屏障金属层；15—有机膜；16—硅氧化膜；16A—掩膜图形；17—抗蚀图形；18—凹部；19—第3屏障金属层；20—掩膜图形与有机膜之间的境界附近部；21—凹部的底部；22—导电性膜。31—半导体基板；32—第1屏障金属层；33—导电膜；34—第2屏障金属层；35—第1有机膜；36A—第1掩膜图形；38—第2有机膜；39—第2硅氧化膜；39A—第2掩膜图形；40—抗蚀图形；41—配线槽；42—连接孔；43—第3屏障金属层；44—导电性膜；44A—接线柱；44B—上层配线；51—半导体基板；52—有机膜；52A—有机膜图形；53—被甲硅烷化层；54—光掩膜；55—曝光光；56—变质层；57—甲硅烷化剂；58—甲硅烷化层；59—凹部。
下面参照附图说明本发明的实施例。
实施例1
下面，参照图1(a)～(c)以及图2(a)、(b)来说明本发明实施例1的有机膜腐蚀方法。
本发明实施例1的有机膜腐蚀方法是使用以甲胺(CH3NH2)为主要成分的气体作为腐蚀气体，利用由甲胺生成的等离子来腐蚀有机膜的方法。下面表示实施例1腐蚀条件的一个例子。
使用等离子装置----NLD离子装置
腐蚀气体的种类以及在标准状态下每分钟的体积流量
……CH3NH2＝100ml
天线功率……1000W(13.56MHz)
偏置功率……200W(2MHz)
压力……0.4Pa
基板冷却温度……0℃
腐蚀时间……180秒
图1(a)～(c)是利用本发明实施例1的有机膜腐蚀方法获得的孔洞截面SEM照片，图1(a)、(b)(c)分别是具有0.18μm、0.22μm、0.24μm孔径的孔洞截面。在图1(a)～(c)中，1表示硅基扳，2表示作为被腐蚀膜的有机膜，3表示由硅氧化膜构成的掩膜图形。而且，在腐蚀开始时，在掩膜图形3上形成具有约0.4μm厚度的掩膜图形，该掩膜图形在对有机膜进行腐蚀工序的过程中被消除。
如同从图1(a)～(c)中所看到的那样，形成在有机膜2上的孔径小于掩膜图形3的开口部口径，同时，形成在有机膜2上任意一个孔洞的截面都是良好的正锥形形状。
图2(a)、(b)是用于说明实施例1腐蚀方法效果的图；图2(a)表示使用由N2和H2的混合气体或NH3气体构成的已有的腐蚀气体时的腐蚀机理；图2(b)是使用由CH3NH2气体构成的实施例1腐蚀气体时的腐蚀机理。
图2(a)、(b)中1表示硅基板，2表示作为腐蚀膜的有基膜，3表示由硅氧化膜构成的掩膜图形，4表示等离子中的自由基，5表示利用腐蚀在有机膜2上形成的凹部壁面以及堆积在底面的堆积膜。
自由基(下面、把包含原子并具有活性的反应性中性粒子总称为自由基)4是从电的方面来说，由于是中性粒子，所以从等离子中向着硅基板1各向同性地飞来。对此，在等离子区域被加速并向着硅基板1飞来的离子垂直射入硅基板1。
一般来说，在用等离子进行各向异性腐蚀时，以腐蚀为主并利用离子加速腐蚀反应的推进来实现，靠化学喷镀、物理喷镀以及热化学反应等的腐蚀的进度与离子加速腐蚀反应的进度相比是极小的。所谓离子加速反应是指：离子从等离子中脱离，向被腐蚀膜飞来时，离子被等离子发生区域和被腐蚀膜之间的等离子膜皮区域的电场加速，与被腐蚀膜碰撞，在碰撞部位附近利用该冲击能促进表面化学反应。靠离子加速反应的腐蚀机理大致可分为如下2类。
第1腐蚀机理
为在被腐蚀的表面上，参与腐蚀反应的反应性自由基是物理吸附或化学吸附的情况，此时，能够进一步分类为以下3种情况。
第1是离子在吸附部附近碰撞，离子与吸附物质与被腐蚀膜材料互相间发生化学反应的情况。
第2是在进一步推进所述吸附的情况下发生的，在被腐蚀膜的表面上产生较薄的堆积膜的状态。此时，靠离子碰撞的离子加速反应高效进行，实现较高的腐蚀率。
第3是在堆积膜变厚的情况下发生的，飞来离子的大部分被消费在除去堆积膜上，所以腐蚀率极低。而且，如堆积膜被堆积到所定值以上，即堆积到依靠离子冲击已难以除去的量以上，则离子不能除去堆积膜，所以飞来的离子和附着物质和被腐蚀膜的材料之间不发生化学反应，腐蚀停止。
第2腐蚀机理)
为在被腐蚀的表面上没有吸附参与腐蚀反应的反应性自由基的情况；离子与被腐蚀表面碰撞，通过用离子自身的能量直接引起碰撞的离子和被腐蚀膜的材料之间的化学反应，来促进离子加速腐蚀反应。
在使用N2和H2的混合气体构成的等离子时，N、N2、H以及H2被作为生成的自由基来考虑，在使用NH3气构成的等离子时，除N、N2、H以及H2之外，N、H、NH2以及NH3被作为生成的自由基来考虑。因此，可以认为：使用NH3气时，与使用N2和H2的混合气体相比，生成的自由基的数量多，所以附着在腐蚀表面的附着物也多；但是这些附着物不能承受腐蚀表面被等离子照射所产生的离子冲击，所以在腐蚀表面上不能形成堆积物。
因此，可以认为：在凹部底部的腐蚀表面发生的腐蚀反应主体是：在腐蚀表面上少量附着的原子或分子和有机膜表面的原子，利用从等离子处飞来的离子的离子加速反应来进行腐蚀的反应(第1腐蚀机理的第1种情况)、或离子和腐蚀表面发生反应的腐蚀反应(第2腐蚀机理)。特别是在由已有的N2和H2构成的等离子的腐蚀反应中，可以认为靠第2腐蚀机理的腐蚀进度是占支配地位的。
但是，因为氢离子的原子半径以及惯性质量较小，所以即使入射腐蚀表面也不发生反应，而是射入有机膜内部的可能性很高。因此，可以认为氮离子以及氨碎片(从氨分子中分解产生的分子以及原子)的离子等成为促进离子加速反应的原动力。
通常，有机膜的主要构成要素是由碳原子和氢原子构成的聚合物，如已有例1那样，如果考虑到通过飞到有机膜上的氮或氢的自由基以及离子来腐蚀有机膜，则腐蚀时的反应产物主要是挥发性的HCN，根据该HCN从腐蚀表面脱离出来情况，可以判断腐蚀是在顺利进行。
对此，如实施例1那样，如果使用由CH3NH2气体构成的等离子，则生成N、N2、C、H、CH、CH2、CH3以及CN等的自由基。即与已有例1相比，不同点在于：存在CHx(x＝1、2、3)的自由基。这些自由基在腐蚀表面上容易形成聚合物，所以在腐蚀表面上形成堆积膜5，该堆积膜5把腐蚀反应所需要的原子固定在腐蚀表面上。因为有适当厚度的堆积膜5具有作为反应层的功能，所以成为高效地产生离子加速反应的原动力(第1腐蚀机理的第2种情况)。
但是，在离子直接碰撞的概率极小的凹部的壁面上，堆积膜5作为阻止离子加速反应的侧壁保护膜而发挥作用，所以凹部的截面成正锥形形状。
而且，在许多离子碰撞的凹部底面，发生因与在底面形成的堆积膜5碰撞的离子所引起的离子加速反应，所以腐蚀高效地进行。换言之，在凹部底面，有机膜2的厚度一面按堆积膜5的厚度减少程度而减少，一面进行着腐蚀，所以凹部的截面成垂直形状或正锥形形状。
因此，根据实施例1，能够在有机膜上形成具有垂直形状或正锥形形状截面的凹部。
虽然在实施例1中使用了以甲胺为主要成分的气体作为腐蚀气体，但并不局限于此，还能广泛使用以含碳、氢以及氮的化合物为主要成分的气体，例如，即使单独或组合使用二甲胺(CH3)2NH)、三甲胺(CH3)3N)或乙胺(C2H5NH2)也能得到与甲胺同样的腐蚀特性。因为甲胺、二甲胺、三甲胺以及乙胺能在一个大气压以及25℃(常温)条件下作为气体取出，所以非常方便。而且，甲胺、二甲胺、三甲胺以及乙胺在一个大气压条件下的沸点分别为：-6.3℃、+7.4℃、+2.9℃以及+16.6℃。
而且，作为主要腐蚀气体，除了以甲胺为主要成分的气体之外，还能够使用以丙胺(C3H7NH2)为主要成分的气体。丙胺的沸点为：48.5℃，所以为了能在一个大气压条件下作为气体取出丙胺，必须升温到大约50℃以上，所以方便性多少有所降低，但如果能取出丙胺并提供给等离子反应室，则也能得到与甲胺同样的腐蚀特性。
而且，如果能用现有的实用技术(加热技术等)作为气体取出，则能得到与甲胺同样的腐蚀特性的气体还有以下几种：
作为腈族的气体可以举出的有：
乙腈(C2H3N：在1个大气压下的沸点：81.8℃)、
丙烯腈(C3H3N：在1个大气压下的沸点：78.5℃)或
丙腈(C3H5N：在1个大气压下的沸点：97.1℃)；
作为二胺族的气体可以举出的有：
1，2-Ethanediamine(C2H8N：在1个大气压下的沸点：117.2℃)；
作为包含4个以上碳原子的气体可以举出的有：C4H5N、C4H7N、C4H11N、C5H7N以及C5H9N等。而且，在1个大气压下的沸点，C4H11N是在70℃以下，但其他的化合物是在大约100℃以上。
而且，除所述的化合物之外，作为气体容易取出，同时又能得到与甲胺同样的腐蚀特性的化合物还能举出氰化氢水(统称氰酸)(Hydrocyanic acid：HCN)，但因氰化氢水对人体是剧毒，所以最好不用。
如以上所述，至少在由碳、氢以及氮构成的化合物中，最实用而有效的化合物是：甲胺、二甲胺、三甲胺、乙胺或者丙胺。
而且，用于等离子腐蚀的气体基本上可以按照等离子的激励方法或激励装置来做最佳选择。而且，越是高激励的等离子装置越能使用高分子气体，其选择范围越广。即，当使用如感应结合型等离子装置、表面波等离子装置、NLD放电等离子装置、使用高频率的容量结合型平行平板装置以及ECR等离子装置等那样的能够进行高激励的等离子装置时，能够根据实际使用时的投入功率(能量)来选择使用气体。
而且，在实施例1中，是把腐蚀气体适用于NLD放电等离子装置，用所得的结果来说明其效果的，但实施例1的有机膜腐蚀方法同样也能适用于使用平行平板反应性离子腐蚀装置、窄间隔方式或2周印可方式的平行平板反应性离子腐蚀装置、磁控管增强反应性离子腐蚀装置、感应结合型等离子装置、天线结合型等离子装置、电子回旋加速器共振等离子装置、表面波等离子装置等的任何等离子装置时的情况。
实施例2
下面，参照图3(a)～(d)以及图4(a)～(d)来说明本发明实施例2的半导体器件的制造方法(单蚀刻装饰法)。
首先，如图3(a)所示，在半导体基板11上形成第1屏障金属12，金属膜13以及由第2屏障金属层14的叠层膜构成的下层金属配线之后，在金属配线上形成有机膜15，而后，如图3(b)所示，在有机膜15上形成硅氧化膜16。
其次，使用众所周知的平板印刷术，如图3(c)所示，在硅氧化膜16上形成抗蚀图形17，而后把抗蚀图形17作为掩膜对硅氧化膜16进行等离子腐蚀(干腐蚀)，如图3(d)所示，形成由硅氧化膜16构成的掩膜图形16A。用于等离子腐蚀的腐蚀气体的种类没有特别限制，例如能够使用氟代烃族的气体。
此外，与实施例1一样，把抗蚀图形17以及掩膜图形16A作为掩膜，利用由以含碳、氢以及氮的化合物为主要成分的腐蚀气体生成的等离子来对有机膜15进行等离子腐蚀，如图4(a)所示，在有机膜15上形成具有垂直形状或正锥形截面、成为连接孔或配线槽的凹部18。该腐蚀条件与实施例1的腐蚀方法一样。而且，抗蚀图形17由有机化合物构成，所以在对有机膜15进行的腐蚀工序中被除去。
再者，如图4(b)所示，在清洗了凹部18的内部以及掩膜图形16A的上面之后，利用喷镀法在凹部18的壁面上薄薄地形成由TiN或TaN等构成的第3屏障金属层19。此时，进行实施例1的腐蚀，形成凹部18的截面成垂直形状或正锥形形状，所以在第3屏障金属层19的、掩膜图形16A和有机膜15的交界附近部(掩膜图形16A的正下方部分)20以及凹部18的底部21等处并不产生分离部(断线部)，而是同样地连续。
其次，使用化学蒸气相沉积法或电镀法，如图4(c)所示，在凹部118的内部填入金属材料膜22之后，如利用化学机械研磨法除去露出在金属材料膜22的凹部18外侧的部分，则如图4(d)所示，可以得到接线柱或金属配线23。而后，重复进行实施例2，交替形成接线柱或金属配线，则可以得到多层配线构造。
根据实施例2，凹部18的截面成垂直形状或正锥形形状，所以第3屏障金属层19均匀连续，因而导电性膜22被均一填入。所以，电气特性不劣化，半导体器件的可靠性得以提高。
而且，在实施例2中，作为导电性膜22能使用例如polySi膜、W膜、A1Cu膜、Cu膜、Ag膜、Au膜或Pt膜等。
而且，作为第1屏障金属层12以及第2屏障金属层14，可以选择适合金属膜23的材料，例如能使用Ti膜和TiN膜的叠层体或Ta膜和TaN膜的叠层体。
而且，也可以用Si3N4膜等绝缘膜取代第2屏障金属层14作为屏障层。此时，在形成凹部18的有机膜腐蚀后，可以增加对Si3N4膜的腐蚀工序。
而且，在实施例2中是利用硅氧化膜形成掩膜图形16A的，但也可以利用硅氮化膜来代替硅氧化膜形成，但最好是使用比硅氧化膜的介电常数小的材料。从这种观点出发，最好是使用介电常数较低的材料a-SiC：H等。
而且，在利用化学机械研磨法除去导电性膜22时，当连掩膜图形16A也除去的情况下，也可以由介电常数较大的材料，如由钛等构成的金属膜或硅氮化膜或硅化钛膜等的金属氮化膜来形成掩膜图形16A。
实施例3
下面，参照图5(a)～(d)以及图6(a)～(c)来说明本发明实施例3的半导体器件制造方法(双蚀刻装饰法)。
首先，如图5(a)所示，与已有例3一样，在半导体基板31上依次形成第1屏障金属层32，导电膜33以及由第2屏障金属层34的叠层膜构成的下层配线之后，在下层配线上形成第1有机膜35，由第1硅氧化膜构成的、具有连接孔形成用开口部的第1掩膜图形36A、第2有机膜38以及第2硅氧化膜39。
而后，如图5(b)所示，在第2硅氧化膜39上形成具有配线槽形成用开口部的抗蚀图形40，而后把第2抗蚀图形40作为掩膜对第2硅氧化膜39进行腐蚀，如图5(c)所示，形成由第2硅氧化膜39构成的第2掩膜图形39A。
此外，与实施例1一样，利用由以含碳、氢以及氮的化合物构成的气体为主要成分的腐蚀气体生成的等离子来对第2有机膜38以及第1有机膜35进行腐蚀，如图5(d)所示，通过在第2有机膜38上转印第2掩膜图形39A来形成配线槽41，通过在第1有机膜35上转印第1掩膜图形36A来形成连接孔42。该腐蚀条件与实施例1的腐蚀方法相同。
为了与实施例1进行同样的腐蚀，以形成连接孔42以及配线槽41，连接孔42以及配线槽41的截面呈垂直形状或正锥形形状。
但是，在对第1有机膜35进行腐蚀时，堆积膜被形成在成为实质性掩膜的第1掩膜图形36A的上面以及开口部的壁面上，同时，在形成连接孔42之后，对第1有机膜35进行过腐蚀时，在连接孔42的壁面以及底面上也形成堆积膜，所以能够防止由于离子喷镀而使第1掩膜图形36A的开口部扩大这一问题。
而且，在从连接孔42的底面露出的第2屏障金属层34上堆积的较薄堆积膜能够防止或抑制第2屏障金属层34被离子喷镀这一问题。
根据这两种现象，不会形成在已有例3中成问题的、凸面状的障壁143(参照图13(c))。
再者，如图6(a)所示，在清洗了连接孔42以及配线槽41的内部以及第2掩膜图形39A的上面之后，利用喷镀法或CVD法在连接孔42以及配线槽41的壁面上薄薄地形成由TiN或TaN等构成的第3屏障金属层43。此时，连接孔42以及配线槽41的截面成正锥形形状，所以在第3屏障金属层43处并不产生分离部(断线部)，而是同样地连续。
其次，如图6(b)所示，使用化学气相沉积法或电镀法，在连接孔42以及配线槽41的内部填入导电性膜44之后，如利用化学机械研磨法除去露出在位于导电性膜44的配线槽41外侧的部分，则可以得到由导电性膜44构成的接线柱44A以及上层配线44B。
根据实施例3，连接孔42以及配线槽41的截面成垂直形状或正锥形形状，所以第3屏障金属层43均匀连续，因而导电性膜44被均一填入，能够形成良好的接线柱44A以及上层配线44B。而且，在连接孔42的底面上不形成凸面形状的障壁，所以接线柱44A与下层配线的连接也变得比较好。
因此，根据实施例3，就能利用双蚀刻装饰法来形成可靠性较高的多层配线构造。
而且，在实施例3中，作为构成下层配线的导电性膜33以及构成上层配线的导电性膜44能使用例如polySi膜、W膜、AlCu膜、Cu膜、Ag膜、Au膜或Pt膜等。
而且，作为第1屏障金属层32、第2屏障金属层34以及第3屏障金属层43，可以选择适合导电性膜33以及导电性膜44的材料，例如能使用Ti膜和TiN膜的叠层体或Ta膜和TaN膜的叠层体。
而且，也可以用Si3N4膜等绝缘膜取代第2屏障金属层34作为屏障层。此时，在形成连接孔42的有机膜腐蚀后，可以增加对Si3N4膜的腐蚀工序。
而且，在实施例3中是利用硅氧化膜来形成第1掩膜图形36A以及第2掩膜图形39A的，但也可以利用硅氮化膜来代替硅氧化膜形成，但最好是使用比硅氧化膜的介电常数小的材料。从这种观点出发，最好是使用介电常数较低的材料a-SiC：H等。
而且，在利用化学机械研磨法除去导电性膜44时，当连第2掩膜图形39A也除去的情况下，也可以由介电常数较大的材料，如由钛等构成的金属膜或硅氮化膜或硅化钛膜等的金属氮化膜来形成第2掩膜图形39A。
实施例4
以下，参照图7(a)～(d)来说明本发明实施例4的掩膜图形形成方法(表层成像工序)。
首先，如图7(a)所示，在半导体基板51上形成有机膜52之后，在该有机膜52上形成被甲硅烷化层53。
其次，如图7(b)所示，使曝光用光55相对于被甲硅烷化层153，通过经选择性地使光透射的光屏障54进行照射，在被甲硅烷化层53上选择性地形成变质56。
而后，如图7(c)所示，在使基板温度上升的状态下，给被甲硅烷化层53的表面提供气体状的甲硅烷化剂57，通过选择性将被甲硅烷化层53的非变质层(变质层56以外的部分)甲硅烷化来形成甲硅烷化层58。
而且，也可以不将非变质层甲硅烷化，而把变质层56甲硅烷化来形成甲硅烷化层58。而且，也可以不形成被甲硅烷化层53，而在有机膜52的表面上直接形成甲硅烷化层58。
而后，与实施例1一样，把甲硅烷化层58作为屏障，利用由以含碳、氢以及氮的化合物为主要成分的腐蚀气体生成的等离子来对有机膜52进行腐蚀，如图7(d)所示，形成由有机膜52构成的有机膜图形52A。
根据实施例4，利用由以含碳、氢以及氮的化合物为主要成分的腐蚀气体对有机膜52进行等离子腐蚀，所以在有机膜图形52A上形成的凹部59的截面成为垂直形状或正锥形形状。即，能够得到的凹部59的截面不象已有例4那样成为弓法形状，而是具有良好截面形状的有机膜图形52A，所以，能够对在半导体基板51上形成的被腐蚀膜进行高精度的腐蚀加工。
而且，根据实施例4，不需要在腐蚀气体中添加淀积气体，所以能够使RIE Lag变小。因此，即使在形成细微图形的情况下，也能够确保腐蚀量的容许范围等工序界限，同时，能够缩短过腐蚀的时间，降低图形转印时的尺寸变换差，所以能够对细微图形进行高精度的加工。
而且，在实施例4中，把硅基板作为半导体基板51使用，此外，还能使用用于液晶显示板等的玻璃基板或由化合物半导体构成的基板等。
根据本发明的有机膜腐蚀方法，能够使形成于有机膜上的凹部截面为垂直形状或正锥形形状。
根据本发明的半导体器件的制造方法，能在形成于有机膜上的凹部壁面上均一地形成屏障层而不形成分离部，因而能将导电性膜确实填入凹部，所以能形成电气特性优良的接线柱或填入配线。
根据本发明的掩膜图形的形成方法，使有机膜开口部的截面形状不至成为弓法形状。因此能够实施高精度且工序界限较大的腐蚀。

Claims (8)

1.一种有机膜的腐蚀方法，其特征在于：使用以含碳、氢以及氮的化合物为主要成分的腐蚀气体所生成的等离子，对作为层间绝缘膜使用的有机膜进行腐蚀。
2.根据权利要求1所述的有机膜的腐蚀方法，其特征在于：所述化合物是甲胺、二甲胺、三甲胺、乙胺或者丙胺。
3.一种半导体器件的制造方法，其特征在于：包括：在半导体基板上形成有机膜的工序；在所述有机膜上形成以无机化合物为主要成分的掩膜图形的工序；使用所述掩膜图形，利用以含碳、氢以及氮的化合物为主要成分的腐蚀气体所生成的等离子来选择性地对所述有机膜进行腐蚀，从而在所述有机膜上形成凹部的工序。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于：所述化合物是甲胺、二甲胺、三甲胺、乙胺或者丙胺。
5.根据权利要求3所述的半导体器件的制造方法，其特征在于：所述凹部由连接孔和在该连接孔上形成的配线槽构成，利用双蚀刻装饰法来填入金属材料膜。
6.一种图形的形成方法，其特征在于：包括：在半导体基板上形成有机膜的工序：在所述有机膜的表面上形成包含无机成分的掩膜层的工序；使用所述掩膜层，利用以含碳、氢以及氮的化合物为主要成分的腐蚀气体所生成的等离子来选择性地对所述有机膜进行腐蚀，从而形成由所述有机膜构成的有机膜图形的工序。
7.根据权利要求6所述的图形的形成方法，其特征在于：所述化合物最好是甲胺、二甲胺、三甲胺、乙胺或者丙基胺。
8.根据权利要求6所述的图形的形成方法，其特征在于：所述掩膜层是甲硅烷层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100347830C (zh) * 2002-08-05 2007-11-07 东京毅力科创株式会社 蚀刻方法
US8293128B2 (en) 2003-09-18 2012-10-23 Nec Corporation Apparatus for processing substrate and method of doing the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3403374B2 (ja) * 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
US6786978B2 (en) * 2000-08-03 2004-09-07 Texas Instruments Incorporated Mass production of cross-section TEM samples by focused ion beam deposition and anisotropic etching
JP2003092287A (ja) * 2001-09-19 2003-03-28 Nec Corp アッシング方法
JP2003234331A (ja) * 2001-12-05 2003-08-22 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
US6730610B1 (en) * 2002-12-20 2004-05-04 Taiwan Semiconductor Manufacturing Co., Ltd Multiple thickness hard mask method for optimizing laterally adjacent patterned layer linewidths
WO2004070831A1 (en) * 2003-02-03 2004-08-19 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained by using such a method
US6931991B1 (en) * 2004-03-31 2005-08-23 Matsushita Electric Industrial Co., Ltd. System for and method of manufacturing gravure printing plates
US7122489B2 (en) * 2004-05-12 2006-10-17 Matsushita Electric Industrial Co., Ltd. Manufacturing method of composite sheet material using ultrafast laser pulses
KR100552820B1 (ko) * 2004-09-17 2006-02-21 동부아남반도체 주식회사 반도체 소자의 제조 방법
US7482281B2 (en) * 2005-09-29 2009-01-27 Tokyo Electron Limited Substrate processing method
JP4749174B2 (ja) * 2006-02-13 2011-08-17 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
US9418886B1 (en) * 2015-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming conductive features
KR20200102620A (ko) * 2019-02-21 2020-09-01 삼성디스플레이 주식회사 감광성 수지 조성물, 이를 이용한 표시 장치 및 표시 장치의 제조 방법
CN117954390A (zh) * 2024-03-21 2024-04-30 粤芯半导体技术股份有限公司 铜互连结构制备方法、装置、设备以及存储介质

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5565365A (en) * 1978-11-07 1980-05-16 Nippon Telegr & Teleph Corp <Ntt> Pattern forming method
JPS6425419A (en) 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Etching
JP2786198B2 (ja) 1988-05-06 1998-08-13 ソニー株式会社 ドライエッチング方法
JPH07201820A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 水銀カドミウムテルル基板のエッチング方法
JP3259529B2 (ja) * 1994-07-11 2002-02-25 ソニー株式会社 選択エッチング方法
US5814563A (en) * 1996-04-29 1998-09-29 Applied Materials, Inc. Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas
JP3997494B2 (ja) 1996-09-17 2007-10-24 ソニー株式会社 半導体装置
JP3667893B2 (ja) * 1996-09-24 2005-07-06 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法
JPH11121901A (ja) 1997-08-11 1999-04-30 Mitsui Chem Inc 回路基板の製造方法
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6696366B1 (en) 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
US6194128B1 (en) * 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
JP2001077085A (ja) * 1999-09-03 2001-03-23 Hitachi Ltd 試料の表面処理方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100347830C (zh) * 2002-08-05 2007-11-07 东京毅力科创株式会社 蚀刻方法
US8293128B2 (en) 2003-09-18 2012-10-23 Nec Corporation Apparatus for processing substrate and method of doing the same
US8663488B2 (en) 2003-09-18 2014-03-04 Gold Charm Limited Apparatus for processing substrate and method of doing the same

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