KR20010107774A - 유기막의 에칭방법, 반도체장치의 제조방법 및 패턴형성방법 - Google Patents

유기막의 에칭방법, 반도체장치의 제조방법 및 패턴형성방법 Download PDF

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Abstract

유기막의 에칭방법에 있어서 유기막에 형성되는 오목부의 단면을 수직형상 또는 순테이퍼형상으로 한다.
유기막에 대하여 탄소, 수소 및 질소를 포함하는 화합물, 예를 들어 메틸아민을 주성분으로 하는 에칭가스로부터 생성된 플라즈마를 이용하여 에칭을 행한다.

Description

유기막의 에칭방법, 반도체장치의 제조방법 및 패턴형성방법{ETCHING METHOD FOR ORGANIC FILM, FABRICATING METHOD FOR SEMICONDUCTOR DEVICE AND PATERN FORMING METHOD}
본 발명은 유기막의 에칭방법, 반도체장치의 제조방법 및 패턴형성방법에 관한 것이다.
최근 반도체 장치의 고속화 및 저소비 전력화를 목적으로 다층배선의 층간절연막의 저유전율화가 주목을 받고 있다. 특히 유기막으로 된 저유전율막은 회전도포법 및 가열처리에 의해 간편하게 형성할 수 있기 때문에 차세대의 층간절연막으로서 매우 유망받고 있다. 유기 저유전율막은 주로 얼로매틱 폴리머를 기초로 한 유기막이 알려져 있다.
게이트길이가 0.18㎛ 이하인 미세한 디자인 룰을 갖는 장치를 제조하기 위해서는 약 0.25㎛ 이하의 미세한 배선가공기술이 필요하고, 앞으로 점차 디자인 룰의 미세화가 진행될 것으로 생각된다. 유기막에 대한 패턴가공은 통상 플라즈마 에칭에 의해 행해지지만, 유기막에 대하여 0.25㎛ 이하의 미세한 가공을 하는 것은 매우 어렵다.
유기막에 대한 플라즈마 에칭방법으로서는 「M. Fukasawa, T. Hasegawa, S. Hirano and S. Kadomura : Proc. Symp. DryProcess, p.175(1998)」에 보고되어 있는 N2가스 및 H2가스를 주성분으로 하는 에칭가스를 이용하는 공정, 또는 「M. Fukasawa, T. Tatsumi, T. Hasegawa, S. Hirano, K. Miyata and S. Kadomura Proc. Symp. DryProcess, p. 221(1999)」에 보고되어 있는 NH3가스를 주성분으로 하는 에칭가스를 이용하는 프로세스 등이 알려져 있다.
(제 1 종래예)
이하 제 1 종래예로서 종래의 에칭방법에 대하여 일본진공기술(주)제의 자기중성선 방전(NLD) 플라즈마장치("Si02Etching in magnetic neutral loop discharge plasma" : W. Chen, M. Itoh, T. Hayashi and T. Uchida : J. Vac. Sci. Thecno1.,A16(1998)1594)을 이용하여 행한 유기막의 플라즈마 에칭방법에 의해 얻어진 결과를 나타내면서 설명한다.
제 1 종래예에 관한 유기막의 에칭방법은 N2가스 및 H2가스를 주성분으로 하는 에칭가스를 이용하는 프로세스이고, 그 일례로서 이하에 나타내는 에칭조건으로 행하였다.
사용 플라즈마장치····NLD 플라즈마장치
에칭가스의 표준상태에서의 1분당 체적유량비
····N2: H2= 5Oml : 5Oml
안테나파워····100OW(13.56MHz)
바이어스파워····20OW(2MHz)
압력····0.4Pa
기판냉각온도····0℃
에칭시간····180초
도 8의 (a)∼(d)는 상기 에칭조건에 의해 얻어진 유기막에서의 홀의 단면 SEM 사진을 나타내며, 도 8의 (a), (b), (c) 및 (d)는 각각 0.16㎛, 0.18㎛, 0.24㎛ 및 0.40㎛의 직경을 갖는 홀의 단면이다. 도 18의 (a)∼(d)에서 101은 실리콘기판을 나타내고, 102는 피에칭막으로서의 유기막을 나타내며, 103은 유기막(102)을 에칭할 때의 마스크로 되는 실리콘산화막으로 이루어지는 마스크패턴이다. 또 유기막(102)의 막두께는 약 1.02㎛이고 마스크패턴(103)의 막두께는 약 240nm이다.
(제 2 종래예)
그런데 반도체장치의 다층배선구조에서는 하층배선, 층간절연막 및 상층배선이 차례로 적층되어 있는 동시에 하층배선과 상층배선이 층간절연막에 형성된 기둥형상의 플러그로 접속된다. 또 최근에는 층간절연막에 접속구멍 또는 배선홈을 형성한 후 상기 접속구멍 또는 배선홈에 금속재료를 매설하여 접속플러그 또는 금속배선을 형성하는 싱글다마신법, 또는 층간절연막에 접속구멍 및 배선홈을 형성한 후 그 접속구멍 및 배선홈에 금속재료를 매설하여 접속플러그 및 금속배선을 동시에 형성하는 듀얼다마신법이 개발되어 있다.
이하 제 2 종래예로서, 종래의 싱글다마신법에 대하여 도 9의 (a)∼(e) 및 도 1O의 (a)∼(d)를 참조하여 설명한다.
우선 도 9의 (a)에 도시된 바와 같이 반도체기판(111) 위에 제 1 배리어메탈층(112), 금속막(113) 및 제 2 배리어메탈층(114)의 적층막으로 된 금속배선을 형성한 후, 도 9의 (b)에 도시된 바와 같이 금속배선 위에 유기막(115)을 형성하고, 그 후 도 9의 (c)에 도시된 바와 같이 유기막(115) 위에 실리콘산화막(116)을 형성한다.
이어서 주지의 리소그래피기술을 이용하여 도 9의 (d)에 도시된 바와 같이 실리콘산화막(116) 위에 레지스트패턴(117)을 형성한 후 실리콘산화막(116)에 대하여 레지스트패턴(117)을 마스크로 하여 플라즈마 에칭(드라이에칭)을 행하고, 도 9의 (e)에 도시된 바와 같이 실리콘산화막(116)으로 이루어지는 마스크패턴(116A)을 형성한다.
이어서 유기막(115)에 대하여 마스크패턴(116A)을 이용하여 제 1 종래예에 관한 에칭을 행하고, 도 10의 (a)에 도시된 바와 같이 유기막(115)에 접속구멍 또는 배선홈으로 이루어지는 오목부(118)를 형성한다. 레지스트패턴(117)은 유기화합물로 이루어지므로 유기막(115)에 대한 에칭공정에서 제거된다.
이어서 도 10의 (b)에 도시된 바와 같이 스퍼터법에 의해 오목부(118)의 벽면에 TiN 또는 TaN 등으로 이루어지는 제 3 배리어메탈층(119)을 얇게 형성한다.
이어서 화학증착(CVD : Chemical Vapor Deposition)법 또는 도금법을 이용하여 도 10의 (c)에 도시된 바와 같이 오목부(118)의 내부에 금속재료막(122)을 매설한 후 화학기계연마(CMP)법으로 금속재료막(122)에서의 오목부(118)의 외측에 노출되어 있는 부분을 제거하면 도 10의 (d)에 도시된 바와 같이 접속플러그 또는 금속배선(123)을 얻는다.
(제 3 종래예)
이하 제 3 종래예로서 종래의 듀얼다마신법에 대하여 도 11의 (a)∼(d), 도 12의 (a)∼(c) 및 도 13의 (a)∼(c)를 참조하여 설명한다.
우선 도 11의 (a)에 도시된 바와 같이 반도체기판(131) 위에 제 1 배리어메탈층(132), 금속막(133) 및 제 2 배리어메탈층(134)의 적층막으로 된 하층의 금속배선을 형성한 후, 도 11의 (b)에 도시된 바와 같이 하층의 금속배선 위에 제 1 유기막(135)을 형성하고, 그 후 도 11의 (c)에 도시된 바와 같이 제 1 유기막(135) 위에 제 1 실리콘산화막(136)을 형성한다.
이어서 주지의 리소그래피 기술을 이용하여 도 11의 (d)에 도시된 바와 같이제 1 실리콘산화막(136) 위에 접속구멍형성용 개구부를 갖는 제 1 레지스트패턴(137)을 형성한다. 이어서 제 1 실리콘산화막(136)에 대하여 제 1 레지스트패턴(137)을 마스크로 하여 플라즈마 에칭(드라이에칭)을 행하고, 도 12의 (a)에 도시된 바와 같이 제 1 실리콘산화막(136)으로 이루어지는 제 1 마스크패턴(136A)을 형성하는 동시에 제 1 레지스트패턴(137)을 제거한다. 그 후 제 1 유기막(135)에 손상을 주지 않도록 제 1 마스크패턴(136A)의 상면을 세정한다.
이어서 도 12의 (b)에 도시된 바와 같이 제 1 마스크패턴(136A) 위에 제 2 유기막(138)을 형성한 후 그 제 2 유기막(138) 위에 제 2 실리콘산화막(139)을 형성한다.
이어서 도 12의 (c)에 도시된 바와 같이 제 2 실리콘산화막(139) 위에 배선홈 형성용 개구부를 갖는 제 2 레지스트패턴(140)을 형성한 후, 제 2 실리콘산화막(139)에 대하여 제 2 레지스트패턴(140)을 마스크로 하여 에칭을 행하고, 도 13의 (a)에 도시된 바와 같이 제 2 실리콘산화막(139)으로 이루어지는 제 2 마스크패턴(139A)을 형성한다.
이어서 제 2 유기막(138) 및 제 1 유기막(135)에 대하여 제 1 종래예에 관한 에칭을 행하고, 도 13의 (b)에 도시된 바와 같이 제 2 유기막(138)에 제 2 마스크패턴(139A)을 전사함으로써 배선홈(141)을 형성하는 동시에 제 1 유기막(135)에 제 1 마스크패턴(136A)을 전사함으로써 접속구멍(142)을 형성한다. 도 13의 (b)는 제 1 유기막(135)에 접속구멍(142)이 형성되는 도중의 상태를 도시하고 있고, 에칭가스와 제 1 유기막(135)의 반응생성물에 제 1 마스크패턴(136A)에서 방출된 실리콘이 포함되어 이루어지는 퇴적물이 접속구멍(142)의 벽면에 부착되고 이 퇴적물로 이루어지는 장벽(143)이 형성된다.
이어서 제 2 유기막(138) 및 제 1 유기막(135)에 대하여 제 1 종래예에 관한 에칭을 계속하여 행하고, 도 13의 (c)에 도시된 바와 같이 제 1 유기막(135)에 접속구멍(142)을 형성한 후, 제 2 배리어메탈층(134) 위에 잔존하고 있는 제 1 유기막(135)을 완전히 제거하기 위해 제 2 배리어메탈층(134)에 대하여 오버에칭을 행한다. 한편 에칭공정 및 오버에칭공정에서 제 2 레지스트패턴(140)은 완전히 제거된다.
이어서 도시는 생략하고 있으나 제 2 종래예와 마찬가지로 배선홈(141) 및 접속구멍(142)의 벽면에 제 3 배리어메탈층을 전면에 걸쳐 얇게 형성한 후 배선홈(141) 및 접속구멍(142)에 금속재료막을 매설하고, 그 후 그 금속재료막에서의 배선홈(141)의 외측에 노출되어 있는 부분을 CMP법으로 제거하면 접속플러그 및 상층의 금속배선을 얻는다.
(제 4 종래예)
그런데 유기막에 대하여 드라이현상(플라즈마 에칭)을 행하여 마스크패턴을 형성하는 방법으로서는 표층 이미징(TSI : Top Surface Imaging) 프로세스 및 3층 레지스트 프로세스 등이 알려져 있다.
표층 이미징 프로세스는 패턴노광된 유기막의 표면에 시릴화처리를 행하여 유기막의 노광부 또는 미노광부의 표면에 시릴화층을 선택적으로 형성한 후 유기막에 대하여 시릴화층을 마스크로 하는 드라이현상(플라즈마 에칭)을 행하여 레지스트패턴을 형성하는 기술이다.
이하 제 4 종래예로서, 드라이현상을 이용하는 마스크패턴의 형성방법(표층 이미징 프로세스)에 대하여 도 14의 (a)∼(d)를 참조하여 설명한다.
우선 도 14의 (a)에 도시된 바와 같이 반도체기판(151) 상에 유기막(152)을 형성한 후 이 유기막(152) 상에 피시릴화층(153)을 형성한다.
이어서 도 14의 (b)에 도시된 바와 같이 노광광(154)을 피시릴화층(153)에 대하여 빛을 선택적으로 통과시키는 포토마스크(155)를 통해 조사함으로써 피시릴화층(153)에 선택적으로 변질층(156)을 형성한다.
이어서 도 14의 (c)에 도시된 바와 같이 기판온도를 상승시킨 상태에서 피시릴화층(153)의 표면에 기체형상의 시릴화제(157)를 공급하고, 피시릴화층(153)의 비변질층(변질층(156) 이외의 부분)을 선택적으로 시릴화함으로써 시릴화층(158)을 형성한다. 또 비변질층을 시릴화하는 대신 변질층(156)을 시릴화하여 시릴화층(158)을 형성해도 된다.
이어서 유기막(152)에 시릴화층(158)을 마스크로 하여 제 1 종래예에 관한 에칭을 행하여, 도 14의 (d)에 도시된 바와 같이 유기막(152)으로 이루어지는 유기막 패턴(152A)(마스크패턴)을 형성한다.
(제 5 종래예)
이하 제 5 종래예로서 드라이현상을 이용하는 패턴형성방법(3층 레지스트 공정)에 대하여 설명한다.
우선 반도체기판 상에 유기막 및 실리콘산화막을 차례로 형성한 후 실리콘산화막 위에 얇은 레지스트패턴을 형성한다.
이어서 실리콘산화막에 대하여 레지스트패턴을 마스크로 하여 플라즈마 에칭을 행하여, 실리콘산화막에 레지스트패턴을 전사하여 마스크패턴을 형성한 후 유기막에 대하여 마스크패턴을 이용하여 드라이현상을 행하여 유기막으로 이루어지고 높은 에스팩트를 갖는 미세한 유기막 패턴을 형성한다.
또 마스크패턴 및 유기막 패턴으로 이루어지는 2층의 마스크패턴을 이용하여 반도체기판 상의 피에칭막에 대하여 에칭가공을 함으로써 단층 레지스트에서는 해상되지 않는 미세한 패턴을 피에칭막에 형성하는 것이 가능하게 된다.
우리는 제 5 종래예로서 유기막에 대한 에칭방법을 O2가스를 포함하는 에칭 가스를 이용하여 이하에 도시하는 에칭조건에서 행하였다.
사용 플라즈마장치····NLD 플라즈마장치
에칭가스의 표준상태에서의 1분당 유량····O2= 9Oml
안테나파워····1OOOW(13.56㎒)
바이어스파워····40OW(2㎒)
압력····0.133Pa
기판냉각온도····0℃
에칭시간····4분
도 15의 (a), (b)는 제 5 종래예에 관한 패턴형성방법에 의해 얻어진 유기막패턴에서의 홀의 단면 SEM 사진을 나타내고 있고, 도 15의 (a), (b)는 각각 0.18㎛, 0.4㎛의 직경을 갖는 홀의 단면이다. 도 15의 (a), (b)에서 171은 실리콘기판을 도시하며, 172는 유기막 패턴을 도시하며, 173은 실리콘산화막으로 이루어지는 마스크패턴을 도시한다. 또 마스크패턴(173) 위에 존재하고 있던 레지스트패턴은 드라이현상에 의해 유기막 패턴을 형성할 때에 소멸되기 때문에 실리콘기판(171) 위에 퇴적된 피에칭막에 대한 에칭공정은 유기막 패턴(172) 및 마스크패턴(173)으로 이루어지는 2층의 마스크패턴을 이용하여 행한다.
(제 1 종래예의 문제점)
도 8의 (a)∼(d)에 도시된 바와 같이 언뜻 보면 에칭형상(홀의 단면형상)은 상당히 양호한 이방성형상(수직형상)이 실현되어 있는 것처럼 보인다.
그러나 도 8의 (a)∼(d)를 잘 보면 보잉(bowing)형상인 것을 알 수 있다. 보잉형상이란 활처럼 팽창된 오버행 형상이 되는 것을 의미한다. 또 도 8의 (a)∼(d)에서 알 수 있는 바와 같이 에칭에 의해 형성된 유기막(102)의 홀의 직경은 마스크패턴(103)의 개구직경보다 커져 있는 것을 알 수 있다.
따라서 제 1 종래예에 관한 유기막의 에칭방법에 의하면 유기막(102)에 형성되는 홀의 단면을 수직형상 또는 순테이퍼형상으로 되지 않는다는 문제점이 있다.
(제 2 종래예의 문제점)
제 2 종래예에 있어서, 유기막(115)에 대하여 제 1 종래예에 관한 에칭을 행하면 도 10의 (a)에 도시된 바와 같이 오목부(118)의 단면형상은 보잉형상이 된다.
오목부(118)의 단면형상이 보잉형상이기 때문에 오목부(118)의 벽면에 제 3 배리어메탈층(119)을 얇게 형성하면 도 10의 (b)에 도시된 바와 같이 오목부(118)의 벽면에 한결같이 제 3 배리어메탈층(119)을 형성할 수 없다. 즉 오목부(118)의 벽면에서의 마스크패턴(116A)의 바로 아래의 부분(120) 및 오목부(118)의 저부(121)에 제 3 배리어메탈층(119)의 분리부(단선부)가 생긴다.
이 때문에 CVD법 또는 도금법에 의해 오목부(118)에 금속재료막(122)을 매설하여 접속플러그 또는 금속배선(123)을 형성하는 경우에 금속재료막(122)의 매설이 균일하게 되지 않는다. 즉 전술한 바와 같이 오목부(118)의 벽면에서의 마스크패턴(116A)의 바로 아래의 부분(120) 및 오목부(118)의 저부(121)에 있어서 제 3 배리어메탈층(119)에 분리부가 생기면 제 3 배리어메탈층(119)은 전기적으로 절연상태, 즉 분리상태가 되기 때문에, 예를 들어 전해도금법에 의해 동으로 이루어지는 금속재료막(122)을 매설하면 제 3 배리어메탈층(119)에서의 오목부(118)의 내부의 부위에 전위를 공급할 수 없으므로 오목부(118)에 금속재료막(122)을 균일하게 매설할 수 없다. 또 오목부(118)에 텅스텐으로 이루어지는 금속재료막(122)을 매설하는 경우에는 제 3 배리어메탈층(119)의 분리부에서 텅스텐막이 성장이상을 일으키므로 오목부(118)에 금속재료막(122)을 균일하게 매설할 수 없다. 이와 같이 오목부(118)에 금속재료막(122)을 균일하게 매설할 수 없기 때문에 접속플러그 또는 금속배선(123)이 불량하게 되므로 전기특성이 열화하여 반도체장치의 신뢰성의 열화를 초래한다는 문제점이 있다.
(제 3 종래예의 문제점)
제 3 종래예에 있어서 제 2 유기막(138) 및 제 1 유기막(135)에 대하여 제 1 종래예에 관한 에칭을 행하면 도 13의 (b)에 도시된 바와 같이 배선홈(141) 및 접속구멍(142)의 단면형상이 보잉형상이 된다.
또 전술한 바와 같이 반응생성물에 실리콘이 포함되어 이루어지는 퇴적물이 접속구멍(142)의 벽면에 부착되는 동시에 제 2 배리어메탈층(134)에 대하여 이루어지는 오버에칭시에 접속구멍(142)을 형성하기 위한 실효적인 에칭 마스크로 되어 있는 제 1 마스크패턴(136A)이 에칭시의 이온스퍼터링에 의해 에칭된다. 이 때문에 도 13의 (c)에 도시된 바와 같이 제 1 마스크패턴(136A)의 개구부가 확대되므로 제 1 유기막(135)에서의 접속구멍(142)의 벽면의 보잉형상이 한층 촉진되는 동시에 접속구멍(142)의 벽면이 후퇴하기 때문에 에칭시의 반응생성물에 실리콘이 포함되어 이루어지는 퇴적물로 된 크라운형상의 장벽(143)이 접속구멍(142)의 저부에 형성된다.
따라서 CVD법 또는 도금법에 의해 배선홈(141) 및 접속구멍(142)에 금속재료막을 매설하여 접속플러그 또는 금속배선을 형성하는 경우에 금속재료막을 균일하게 매설할 수 없는 동시에 접속구멍(142)에 매설된 접속플러그와 하층의 금속배선 사이에 접속불량이 발생되므로 듀얼다마신법에 의해 다층배선을 형성하기가 어려워진다는 문제점이 있다.
(제 4 종래예의 문제점)
제 4 종래예에서 유기막(152)에 대하여 제 1 종래예에 관한 에칭을 행하면 도 14의 (d)에 도시된 바와 같이 유기막 패턴(152A)의 개구부(159)의 단면형상은보잉형상이 된다. 이러한 보잉형상의 홀을 갖는 유기막 패턴(152A)을 마스크패턴으로 하여 에칭을 행하면 고정밀도의 에칭가공이 어렵다.
(제 5 종래예의 문제점)
제 5 종래예에서는 유기막에 대하여 O2가스를 주성분으로 하는 에칭가스를 이용하는 플라즈마 에칭에 의해 드라이현상을 행하기 때문에 도 15의 (a), (b)에 도시된 바와 같이 유기막 패턴(172)에 형성된 홀의 직경은 마스크패턴(173)의 개구부의 직경보다 커지는 동시에 유기막 패턴(172)에 형성된 홀의 단면은 보잉형상이 된다. 피에칭막에 대하여 보잉형상의 홀을 갖는 유기막 패턴(172)을 이용하여 에칭을 행하면 고정밀도인 에칭가공이 곤란하다.
따라서 유기막 패턴(172)의 홀의 보잉형상을 억제하기 위해 기판냉각온도(냉각냉매온도)를 영하 20℃∼영하 50℃로 설정하고, 실제의 기판온도를 영하로 유지한 상태에서 유기막에 대하여 드라이현상을 행하는 방법이 제안되어 있다.
그런데 이러한 저온을 실현하기 위해서는 막대한 비용 및 대규모 장치가 필요하게 되기 때문에 장치비용의 증대 및 장치안정성이 낮아지는 문제점이 발생된다.
따라서 제 5 종래예에 의하면 유기막 패턴의 홀의 단면을 수직형상 또는 순 테이퍼형상으로 하는 것은 불가능하다.
또 제 5 종래예(3층 레지스트 프로세스)에서의 문제점은 제 4 종래예(표면 이미징 프로세스)에서도 당연히 발생한다.
상기 사항을 감안하여 본 발명은 유기막의 에칭방법에 있어서 유기막에 형성되는 오목부의 단면이 수직형상 또는 순테이퍼형상이 되도록 하는 것을 제 1 목적으로 한다.
또 본 발명은 플라즈마 에칭에 의해 유기막에 형성되는 오목부의 단면을 수직형상 또는 순테이퍼형상으로 하여 오목부의 벽면에 배리어메탈층을 한결같이 형성할 수 있도록 하고, 이로 인하여 오목부에 금속재료막을 균일하게 매설하도록 하는 것을 제 2 목적으로 한다.
또 본 발명은 유기막에 대한 드라이현상(플라즈마 에칭)에 있어서 단면이 수직형상 또는 순테이퍼형상의 개구부를 갖는 유기막 패턴을 형성할 수 있도록 하여 정밀도가 높고 프로세스 마진이 큰 에칭이 가능하도록 하는 것을 제 3 목적으로 한다.
도 1의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 유기막의 에칭방법에 의해 얻어지는 홀의 단면 SEM 사진
도 2의 (a)는 종래의 유기막의 에칭방법의 메커니즘을 설명하는 도면, (b)는 본 발명의 제 1 실시예에 관한 유기막의 에칭방법의 메커니즘을 설명하는 도면
도 3의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법의 각 공정을 도시하는 단면도
도 4의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법의 각 공정을 도시하는 단면도
도 5의 (a)∼(d)는 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법의 각 공정을 도시하는 단면도
도 6의 (a)∼(c)는 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법의 각 공정을 도시하는 단면도
도 7의 (a)∼(d)는 본 발명의 제 4 실시예에 관한 마스크패턴의 형성방법의 각 공정을 도시하는 단면도
도 8의 (a)∼(d)는 종래의 유기막의 에칭방법에 의해 얻어지는 홀의 단면 SEM 사진
도 9의 (a)∼(e)는 종래의 반도체장치의 제조방법(싱글다마신 프로세스)의 각 공정을 도시하는 단면도
도 10의 (a)∼(d)는 종래의 반도체장치의 제조방법(싱글다마신 프로세스)의 각 공정을 도시하는 단면도
도 11의 (a)∼(d)는 종래의 반도체장치의 제조방법(듀얼다마신 프로세스)의 각 공정을 도시하는 단면도
도 12의 (a)∼(c)는 종래의 반도체장치의 제조방법(듀얼다마신 프로세스)의 각 공정을 도시하는 단면도
도 13의 (a)∼(c)는 종래의 반도체장치의 제조방법(듀얼다마신 프로세스)의 각 공정을 도시하는 단면도
도 14의 (a)∼(d)는 종래의 마스크패턴의 형성방법(표층 이미징 프로세스)의 각 공정을 도시하는 단면도
도 15의 (a), (b)는 종래의 마스크패턴의 형성방법(3층 레지스트 프로세스)에 의해 얻어지는 홀의 단면 SEM 사진
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘기판 2, 15, 52 : 유기막
3, 16A : 마스크패턴 4 : 래디컬
5 : 퇴적막 11, 31, 51 : 반도체기판
12, 32 : 제 1 배리어메탈층 13 : 금속막
14, 34 : 제 2 배리어메탈층 16 : 실리콘산화막
17, 40 : 레지스트패턴 18, 59 : 오목부
19, 43 : 제 3 배리어메탈층
2O : 마스크패턴과 유기막의 경계근방부
21 : 오목부의 저부 22, 33, 44 : 도전성 막
35 : 제 1 유기막 36A : 제 1 마스크패턴
38 : 제 2 유기막 39 : 제 2 실리콘산화막
39A : 제 2 마스크패턴 41 : 배선홈
42 : 접속구멍 44A : 접속플러그
44B : 상층배선 52A : 유기막 패턴
53 : 피시릴화층 54 : 포토마스크
55 : 노광광 56 : 변질층
57 : 시릴화제 58 : 시릴화층
상기 제 1 목적을 달성하기 위해 본 발명에 관한 유기막의 에칭방법은 유기막에 대하여 탄소, 수소 및 질소를 포함하는 화합물을 주성분으로 하는 에칭가스로부터 생성된 플라즈마를 이용하여 에칭을 행한다.
본 발명의 유기막의 에칭방법에 의하면 에칭가스로부터 생성된 플라즈마 중에 에칭표면(오목부의 벽면 및 저면)에 있어서 폴리머를 형성하기 쉬운 CHx(x = 1, 2, 3)의 래디컬이 존재하고, 유기막에 형성되는 오목부의 벽면에 부착한 CHx 래디컬로 이루어지는 폴리머는 이온 어시스트반응을 저지하는 측벽보호막으로서 작용한다. 이 때문에 오목부의 단면은 수직형상 또는 순테이퍼형상이 된다.
본 발명의 유기막의 에칭방법에 있어서 화합물은 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민 또는 프로필아민인 것이 바람직하다.
이와 같이 하면 유기막에 형성되는 오목부의 단면을 확실하게 수직형상 또는 순테이퍼형상으로 할 수 있다.
본 발명에 관한 반도체장치의 제조방법은 반도체기판 상에 유기막을 형성하는 공정과, 유기막 위에 무기화합물을 주성분으로 하는 마스크패턴을 형성하는 공정과, 유기막에 대하여 마스크패턴을 이용하여 탄소, 수소 및 질소를 포함하는 화합물을 주성분으로 하는 에칭가스로부터 생성된 플라즈마에 의해 선택적 에칭을 행하여 유기막에 오목부를 형성하는 공정을 구비하고 있다.
본 발명의 반도체장치의 제조방법에 의하면 본 발명에 관한 에칭방법을 이용하여 유기막에 오목부를 형성하기 때문에 유기막에 수직형상 또는 순테이퍼형상의 단면을 갖는 오목부를 형성할 수 있어 오목부의 단면이 보잉형상이 되지 않는다. 이 때문에 오목부의 벽면에 배리어층을 분리부(단선부)를 형성시키지 않고 균일하게 형성할 수 있으므로 오목부에 금속재료막을 확실하게 매설할 수 있고, 이로 인하여 전기적 특성이 우수한 접속플러그 또는 매설배선을 형성할 수 있다.
본 발명의 반도체장치의 제조방법에 있어서 화합물은 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민 또는 프로필아민인 것이 바람직하다.
이와 같이 하면 유기막에 형성되는 오목부의 단면을 확실하게 수직형상 또는 순테이퍼형상으로 할 수 있다.
본 발명의 반도체장치의 제조방법에 있어서 오목부는 접속구멍과 그 접속구멍 위에 형성된 배선홈으로 이루어지고, 듀얼다마신법에 의해 금속재료막이 매설되는 것이 바람직하다.
이와 같이 하면 배리어층을 접속구멍 및 배선홈의 벽면에 분리부(단선부)를 형성시키지 않고 균일하게 형성할 수 있는 동시에 접속구멍의 저면에 크라운형상의 장벽이 형성되지 않게 된다. 이 때문에 접속구멍 및 배선홈에 금속재료막을 확실하게 매설하므로 접속구멍에 매설된 접속플러그 및 배선홈에 매설된 금속배선의 전기적 특성을 향상시킬 수 있는 동시에 접속플러그와 하층의 금속배선과의 사이에 접속불량이 발생하지 않게 되고, 이로 인하여 전기적 특성이 우수한 다층배선을 듀얼다마신법으로 형성할 수 있게 된다.
본 발명에 관한 패턴의 형성방법은 기판 상에 유기막을 형성하는 공정과, 유기막의 표면에 무기성분을 포함하는 마스크층을 형성하는 공정과, 유기막에 대하여 마스크층을 이용하여 탄소, 수소 및 질소를 포함하는 화합물을 주성분으로 하는 에칭가스로부터 생성된 플라즈마에 의해 선택적 에칭을 행하여 유기막으로 이루어지는 유기막 패턴을 형성하는 공정을 구비한다.
본 발명의 패턴형성방법에 의하면 본 발명에 관한 에칭방법을 이용하여 유기막에 개구부를 형성하기 때문에 유기막에 수직형상 또는 순테이퍼형상의 단면을 갖는 개구부를 형성할 수 있어 유기막 패턴의 개구부의 단면형상이 보잉형상이 되지 않는다. 이 때문에 고정밀도이고 프로세스 마진이 큰 에칭을 행할 수 있다.
본 발명의 패턴형성방법에 있어서 화합물은 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민 또는 프로필아민인 것이 바람직하다.
이와 같이 하면 유기막에 형성되는 개구부의 단면을 확실하게 수직형상 또는 순테이퍼형상으로 할 수 있다.
본 발명의 패턴형성방법에 있어서 마스크층은 시릴화층인 것이 바람직하다.
이와 같이 하면 표층 이미징 프로세스에 의해 유기막 패턴에 수직형상 또는 순테이퍼형상의 개구부를 형성할 수 있다.
(실시예)
(제 1 실시예)
이하 본 발명의 제 1 실시예에 관한 유기막의 에칭방법에 대하여 도 1의 (a)∼(c) 및 도 2의 (a), (b)를 참조하여 설명한다.
제 1 실시예에 관한 유기막의 에칭방법은 에칭가스로서 메틸아민(Methylamine : CH3NH2)을 주성분으로 하는 가스를 이용하여 메틸아민으로부터 생성된 플라즈마에 의해 유기막을 에칭하는 방법이다. 이하 제 1 실시예에서의 에칭조건의 일례를 나타낸다.
사용 플라즈마장치····NLD 플라즈마장치
에칭가스의 종류 및 표준상태에서의 1분당 유량····CH3NH2= 1OOml
안테나파워····100OW(13.56MHz)
바이어스파워····20OW(2MHz)
압력····0.4Pa
기판냉각온도····0℃
에칭시간···180초
도 1의 (a)∼(c)는 제 1 실시예에 관한 유기막의 에칭방법에 의해 얻어진 홀의 단면 SEM 사진을 나타내고 있고, 도 1의 (a), (b), (c)는 각각 0.18㎛, 0.22㎛, 0.24㎛의 직경을 갖는 홀의 단면이다. 도 1의 (a)∼(c)에서 1은 실리콘기판을 도시하며, 2는 피에칭막으로서의 유기막을 도시하며, 3은 실리콘산화막으로 이루어지는 마스크패턴을 도시하고 있다. 또 에칭 개시시에는 마스크패턴(3) 위에 약 0.4㎛의 두께를 갖는 레지스트패턴이 형성되어 있었지만, 이 레지스트패턴은 유기막(2)에 대한 에칭공정 도중에서 삭감되었다.
도 1의 (a)∼(c)에서 알 수 있는 바와 같이 유기막(2)에 형성된 구멍의 직경은 마스크패턴(3)의 개구부의 직경보다 작은 동시에, 유기막(2)에 형성된 어떤 홀의 단면도 양호한 순테이퍼형상이다.
도 2의 (a), (b)는 제 1 실시예에 관한 에칭방법에 의한 효과를 설명하기 위한 도면으로서, 도 2의 (a)는 N2와 H2의 혼합가스 또는 NH3가스로 이루어지는 종래의 에칭가스를 이용한 경우의 에칭 메커니즘을 도시하고, 도 2의 (b)는 CH3NH2가스로 이루어지는 제 1 실시예의 에칭가스를 이용한 경우의 에칭 메커니즘을 도시하고 있다.
도 2의 (a), (b)에서 1은 실리콘기판을 도시하고, 2는 피에칭막으로서의 유기막을 도시하며, 3은 실리콘산화막으로 이루어지는 마스크패턴을 도시하고, 4는 플라즈마중의 래디컬을 도시하며, 5는 에칭에 의해 유기막(2)에 형성되는 오목부의벽면 및 저면에 퇴적되는 퇴적막을 도시하고 있다.
래디컬(이하 원자도 포함시켜 활성이 있는 반응성 중성입자를 래디컬이라 총칭한다)(4)은 전기적으로 중성입자이기 때문에 플라즈마 내에서 실리콘기판(1)을 향하여 등방적으로 날아온다. 이에 대하여 플라즈마 시스영역에서 가속되어 실리콘기판(1)으로 날아오는 이온은 실리콘기판(1)에 대하여 수직으로 입사한다.
일반적으로 플라즈마를 이용하여 이방성 에칭을 행하는 경우, 에칭은 주로 이온 어시스트 에칭반응의 진행에 의해 실현되고 있고, 화학 스퍼터링, 물리 스퍼터링 및 열화학반응 등에 의한 에칭의 진행은 이온 어시스트 에칭반응의 진행에 비하여 매우 작다. 이온 어시스트반응이란 이온이 플라즈마 중에서 이탈하여 피에칭막으로 날아올때 이온이 플라즈마 발생영역과 피에칭막과의 사이의 플라즈마 시스영역의 전계에 의해 가속되어 피에칭막에 충돌하고, 그 충격에너지에 의해 충돌부위의 근방에서 표면화학반응이 촉진된다. 이온 어시스트반응에 의한 에칭의 메커니즘은 크게 나누어 다음 두 가지로 분류된다.
(제 1 에칭 메커니즘)
피에칭표면에 에칭반응에 관여하는 반응성 래디컬이 물리흡착 또는 화학흡착하고 있는 경우로서, 이 경우는 다시 다음 3가지 경우로 분류된다.
첫째로, 이온이 흡착부의 근방에 충돌하여 이온과 흡착물질과 피에칭막의 재료가 서로 화학반응을 일으키는 경우이다.
둘째로, 상기 흡착이 더욱 진행된 경우에 일어나고, 피에칭 표면에 얇은 퇴적막이 생긴 상태로서, 이 경우에도 이온충격에 의한 이온 어시스트반응이 효율적으로 진행되어 높은 에칭율이 실현된다.
셋째로, 퇴적막이 두꺼워지는 경우에 발생되고, 날아오는 이온의 대부분이 퇴적막의 제거에 소비되므로 에칭율은 극단적으로 저하된다. 또 퇴적막이 소정값 이상, 즉 이온충격에 의한 제거가 어려워지는 양 이상으로 두껍게 퇴적되면 이온은 퇴적막을 제거할 수 없으므로 날아온 이온과 흡착물질과 피에칭막의 재료가 화학반응을 일으키지 않게 되어 에칭이 정지된다.
(제 2 에칭 메커니즘)
피에칭 표면에 에칭반응에 관여하는 반응성 래디컬이 흡착하고 있지 않은 경우로서, 이온이 피에칭 표면에 충돌하고, 충돌한 이온과 피에칭막의 재료가 이온 자신의 에너지로 직접 화학반응을 일으킴으로써 이온 어시스트 에칭반응이 진행된다.
N2와 H2의 혼합가스로 이루어지는 플라즈마를 이용하는 경우에는 생성되는 래디컬로서는 N, N2, H 및 H2가 고려되고, NH3가스로 이루어지는 플라즈마를 이용하는 경우에는 생성되는 래디컬로서는 N, N2, H 및 H2외에 NH, NH2및 NH3가 고려된다. 따라서 NH3가스를 이용하는 경우에는 N2와 H2의 혼합가스를 이용하는 경우에 비하여 생성되는 래디컬의 양이 많기 때문에 에칭 표면에 붙는 부착물도 많다고 생각되지만, 이들의 부착물은 플라즈마로부터 에칭 표면에 조사되는 이온의 충격에 견딜 수 없으므로 에칭 표면에 퇴적물은 형성되지 않는다.
따라서 오목부의 저부인 에칭표면에서 발생되는 에칭반응은 에칭 표면에 약간 부착되어 있는 원자 또는 분자와 유기막 표면의 원자가 플라즈마로부터 날아오는 이온에 의한 이온 어시스트반응에 의해 에칭되는 반응(제 1 에칭 메커니즘의 첫번째 경우) 또는 이온과 에칭 표면이 반응하는 에칭반응(제 2 에칭 메커니즘)이 주체가 된다고 생각된다. 특히 종래의 N2와 H2로 이루어지는 플라즈마에 의한 에칭반응에 있어서는 제 2 에칭 메커니즘에 의한 에칭의 진행이 지배적이라고 생각된다.
그런데 수소 이온은 원자반경 및 관성질량이 작기 때문에 에칭 표면에 입사하더라도 반응하지 않고 유기막의 내부로 입사될 가능성이 높다. 이 때문에 질소이온 및 암모니아 프래그먼트(암모니아분자로부터 해리 분해되어 발생한 분자 및 원자)의 이온 등이 이온 어시스트 반응을 촉진하는 원동력이 된다고 생각된다.
통상적으로 유기막은 탄소원자와 수소원자로 이루어지는 폴리머가 주요 구성요소로서, 제 1 종래예와 같이 유기막에 질소 또는 수소의 래디컬 및 이온이 날아오는 것에 의해 유기막이 에칭되는 점에서 생각하면, 에칭시의 반응생성물은 주로 휘발성의 HCN로서, 이 HCN이 에칭 표면에서 이탈함으로써 에칭이 진행된다고 생각된다.
이에 대하여 제 1 실시예와 같이 CH3NH2가스로 이루어지는 플라즈마를 이용하면 N, N2, C, H, CH, CH2, CH3및 CN 등의 래디컬이 생성된다. 즉 제 1 종래예에 비하여 CHx(x = 1, 2, 3)의 래디컬이 존재하는 점에서 다르다. 이들의 래디컬은 에칭 표면에서 폴리머를 형성하기 쉽기 때문에 에칭 표면에 퇴적막(5)이 형성되고, 이 퇴적막(5)은 에칭반응에 필요한 원자를 에칭 표면에 고정한다. 적절한 두께를가지는 퇴적막(5)은 반응층으로서의 기능을 갖기 때문에 이온 어시스트 반응을 효율적으로 생기게 하는 원동력이 된다(제 1 에칭 메커니즘의 두번째 경우).
그런데 이온이 직접 충돌하는 확률이 매우 작은 오목부의 벽면에서는 퇴적막(5)이 이온 어시스트 반응을 저지하는 측벽보호막으로서 작용하므로 오목부의 단면은 순테이퍼형상이 된다.
또 많은 이온이 충돌하는 오목부의 저면에서는 저면에 형성된 퇴적막(5)과 충돌하는 이온에 의한 이온 어시스트반응이 일어나므로 에칭이 효율적으로 진행된다. 바꿔 말하면 오목부의 저면에서는 퇴적막(5)의 두께만큼 유기막(2)의 두께가 감소하면서 에칭이 진행되므로 오목부의 단면은 수직형상 또는 순테이퍼형상이 된다.
따라서 제 1 실시예에 의하면 유기막에 수직형상 또는 순테이퍼형상의 단면을 갖는 오목부를 형성할 수 있다.
또 제 1 실시예에서는 에칭가스로서 메틸아민을 주성분으로 하는 가스를 이용하였으나 이것에 한정되지 않고 탄소, 수소 및 질소를 포함하는 화합물을 주성분으로 하는 가스를 널리 이용할 수 있고, 예를 들어 디메틸아민(Dimethylamine : (CH3)2NH), 트리메틸아민(Trimethylamine : (CH3)3N) 또는 에틸아민(Ethylamine : (C2H5NH2)을 단독으로 또는 조합하여 이용해도 메틸아민과 같은 에칭특성이 얻어진다. 메틸아민, 디메틸아민, 트리메틸아민 및 에틸아민은 1기압 및 25℃(상온) 하에서 기체로서 인출시키기 때문에 매우 편리하다. 한편 메틸아민, 디메틸아민, 트리메틸아민 및 에틸아민의 1기압에서의 비점은 각각 -6.3℃, +7.4℃, +2.9℃ 및 +16.6℃이다.
또 에칭가스로서는 메틸아민을 주성분으로 하는 가스 대신에 프로필아민(Propylamine : C3H7NH2)을 주성분으로 하는 가스를 이용할 수도 있다. 프로필아민의 비점은 48.5℃이므로 프로필아민을 1기압 하에서 기체로서 인출하기 위해서는 약 50℃ 이상으로 승온해야 하므로 편리성은 다소 저하되지만 프로필아민을 인출하여 플라즈마 반응실에 공급할 수 있으면 메틸아민과 동일한 에칭특성을 얻을 수 있다.
또 현재의 실용적 기술(가열기술 등)로 기체로서 인출하는 것이 가능하게 되면 메틸아민과 동일한 에칭특성을 얻을 수 있는 가스로서는 이하의 것을 들 수 있다. 즉,
니트릴계의 가스로서는,
Acetonitrile (C2H3N : 1기압에서의 비점 : 81.8℃),
Acrylonitrile(C3H3N : 1기압에서의 비점 : 78.5℃) 또는,
Propionitrile(C3H5N : 1기압에서의 비점 : 97.1℃)을 들 수 있고,
디아민계의 가스로서는,
1,2-Ethanediamine(C2H8N : 1기압에서의 비점 : 117.2℃)을 들 수 있고,
탄소원자를 4개 이상 포함하는 가스로서는,
C4H5N, C4H7N, C4Hl1N, C5H7N 및 C5H9N 등을 들 수 있다. 또 1기압에서의 비점에 대해서는 C4H11N은 7O℃ 이하이지만 그 밖의 화합물은 약 100℃ 이상이다.
또 상술한 화합물 이외에 기체로서 용이하게 인출시키는 동시에 메틸아민과 동일한 에칭특성을 실현할 수 있는 화합물로서 시안화수소수(통칭 청산)(Hydrocyanic acid : HCN)를 들 수 있으나, 시안화수소수는 인체에 맹독성이기 때문에 바람직하지 못하다.
이상 설명한 바와 같이 적어도 탄소, 수소 및 질소로 이루어지는 화합물 중에서 가장 실용상 유익한 화합물은 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민 또는 프로필아민이다.
또 플라즈마 에칭에 사용하는 가스는 기본적으로 플라즈마의 여기방법 또는 여기장치에 따라 최적의 것을 선택하면 된다. 또 고여기의 플라즈마장치일수록 고분자의 가스를 사용할 수 있어 그 선택범위는 넓어진다. 즉 유도결합형 플라즈마장치, 표면파 플라즈마장치, NLD 방전 플라즈마장치, 고주파를 사용한 용량결합형 평행평판장치, ECR 플라즈마장치 등과 같이 고여기가 가능한 플라즈마장치를 사용하는 경우, 실제로 사용하는 투입파워(에너지)에 따라 사용 가스를 선택할 수 있다.
또 제 1 실시예에서는 에칭가스를 NLD 방전 플라즈마장치에 적용하여 얻어진 결과를 이용하여 그 효과를 설명하였으나, 제 1 실시예에 관한 유기막의 에칭방법은 평행평판 반응성이온에칭장치, 내로우 갭(narrow gap)방식 또는 2주인가방식의 평행평판형 반응성이온에칭장치, 마그네트론 인핸스트 반응성이온에칭장치, 유도결합형 플라즈마장치, 안테나 결합형 플라즈마장치, 전자사이클로트론 공명 플라즈마장치, 표면파 플라즈마장치 등 어떠한 플라즈마장치를 이용하는 경우에도 적용 가능하다.
(제 2 실시예)
이하 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법(싱글다마신법)에 대하여 도 3의 (a)∼(d) 및 도 4의 (a)∼(d)를 참조하여 설명한다.
우선 도 3의 (a)에 도시된 바와 같이 반도체기판(11) 위에 제 1 배리어메탈층(12), 금속막(13) 및 제 2 배리어메탈층(14)의 적층막으로 이루어지는 금속배선을 형성한 후 금속배선 위에 유기막(15)을 형성하고, 그 후 도 3의 (b)에 도시된 바와 같이 유기막(15) 위에 실리콘산화막(16)을 형성한다.
이어서 주지의 리소그래피기술을 이용하여 도 3의 (c)에 도시된 바와 같이 실리콘산화막(16) 상에 레지스트패턴(17)을 형성한 후 실리콘산화막(16)에 대하여 레지스트패턴(17)을 마스크로 하여 플라즈마 에칭(드라이에칭)을 행하고, 도 3의 (d)에 도시된 바와 같이 실리콘산화막(16)으로 이루어지는 마스크패턴(16A)을 형성한다. 플라즈마 에칭에 이용하는 에칭가스의 종류는 특별히 한정되어 있지는 않지만, 예를 들어 플루오로카본계의 가스를 이용할 수 있다.
이어서 제 1 실시예와 마찬가지로 탄소, 수소 및 질소를 포함하는 화합물로 이루어지는 가스를 주성분으로 하는 에칭가스로부터 생성된 플라즈마를 이용하여 유기막(15)에 대하여 레지스트패턴(17) 및 마스크패턴(16A)을 마스크로 하여 플라즈마 에칭을 행하고, 도 4의 (a)에 도시된 바와 같이 유기막(15)에 수직형상 또는순테이퍼형상의 단면을 갖고 접속구멍 또는 배선홈이 되는 오목부(18)를 형성한다. 이 에칭의 조건은 제 1 실시예에 관한 에칭방법과 같다. 또 레지스트패턴(17)은 유기화합물로 이루어지므로 유기막(15)에 대한 에칭공정에서 제거된다.
이어서 오목부(18)의 내부 및 마스크패턴(16A)의 상면을 세정한 후, 도 4의 (b)에 도시된 바와 같이 스퍼터법에 의해 오목부(18)의 벽면에 TiN 또는 TaN 등으로 이루어지는 제 3 배리어메탈층(19)을 얇게 형성한다. 이 경우, 제 1 실시예에 관한 에칭을 행하여 오목부(18)를 형성하였기 때문에 오목부(18)의 단면은 수직형상 또는 순테이퍼형상으로 되어 있으므로 제 3 배리어메탈층(19)에서의 마스크패턴(16A)과 유기막(15)의 경계근방부(마스크패턴(16A)의 바로 아래 부분)(20) 및 오목부(18)의 저부(21)에는 분리부(단선부)가 생기지 않고 한결같이 연속하고 있다.
다음으로 화학증착법 또는 도금법을 이용하여 도 4의 (c)에 도시된 바와 같이 오목부(118)의 내부에 도전성 막(22)을 매설한 후, 화학기계연마법으로 도전성 막(22)에서의 오목부(18)의 외측에 노출되어 있는 부분을 제거하면 도 4의 (d)에 도시된 바와 같이 접속플러그 또는 금속배선(23)을 얻는다. 그 후 제 2 실시예를 반복적으로 행하여 접속플러그 또는 금속배선을 교대로 형성하면 다층배선구조를 얻을 수 있다.
제 2 실시예에 의하면 오목부(18)의 단면이 수직형상 또는 순테이퍼형상이 되기 때문에 제 3 배리어메탈층(19)이 한결같이 연속하고 있으므로 도전성 막(22)이 균일하게 매설된다. 이로 인하여 전기특성이 열화되지 않으므로 반도체장치의신뢰성이 향상된다.
또 제 2 실시예에서 도전성 막(22)으로서는, 예를 들어 polySi막, W막, AlCu막, Cu막, Ag막, Au막 또는 Pt막 등을 이용할 수 있다.
또 제 1 배리어메탈층(12) 및 제 2 배리어메탈층(14)으로서는 금속막(13)에 적합한 재료를 선택하면 되고, 예를 들어 Ti막과 TiN막의 적층체 또는 Ta막과 TaN 막의 적층체 등을 이용할 수 있다.
또 제 2 배리어메탈층(14) 대신에 Si3N4막 등의 절연막을 배리어층으로서 이용해도 된다. 이 경우에는 오목부(18)를 형성하기 위한 유기막 에칭 후에 Si3N4막에 대한 에칭공정을 가하면 된다.
또 제 2 실시예에서는 마스크패턴(16A)을 실리콘산화막으로 형성하였으나 그 대신 실리콘질화막으로 형성해도 되지만, 실리콘산화막보다 비유전율이 작은 재료를 이용하는 것이 바람직하다. 이러한 관점에서는 저유전율 재료인 a-SiC:H 등을 이용하는 것이 바람직하다.
또 화학기계연마법에 의해 도전성 막(22)을 제거할 때 마스크패턴(16A)도 제거하는 경우에는 마스크패턴(16A)을 비유전율이 큰 재료, 예를 들어 티탄 등으로 이루어지는 금속막 또는 실리콘질화막 또는 질화티탄막 등의 금속질화막 등으로 형성해도 된다.
(제 3 실시예)
이하 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법(듀얼다마신법)에대하여 도 5의 (a)∼(d) 및 도 6의 (a)∼(c)를 참조하여 설명한다.
우선 도 5의 (a)에 도시된 바와 같이 제 3 종래예와 마찬가지로 하여 반도체기판(31) 위에 제 1 배리어메탈층(32), 도전성 막(33) 및 제 2 배리어메탈층(34)의 적층막으로 이루어지는 하층배선을 형성한 후 이 하층배선 위에 제 1 유기막(35), 제 1 실리콘산화막으로 이루어지고 접속구멍형성용 개구부를 갖는 제 1 마스크패턴(36A), 제 2 유기막(38) 및 제 2 실리콘산화막(39)을 차례로 형성한다.
이어서 도 5의 (b)에 도시된 바와 같이 제 2 실리콘산화막(39) 위에 배선홈 형성용 개부구를 갖는 레지스트패턴(40)을 형성한 후 제 2 실리콘산화막(39)에 대하여 레지스트패턴(40)을 마스크로 하여 에칭을 행하고, 도 5의 (c)에 도시된 바와 같이 제 2 실리콘산화막(39)으로 이루어지는 제 2 마스크패턴(39A)을 형성한다.
이어서 제 2 유기막(38) 및 제 1 유기막(35)에 대하여 제 1 실시예와 마찬가지로 탄소, 수소 및 질소를 포함하는 화합물로 이루어지는 가스를 주성분으로 하는 에칭 가스로부터 생성된 플라즈마를 이용하여 에칭을 행하고, 도 5의 (d)에 도시된 바와 같이 제 2 유기막(38)에 제 2 마스크패턴(39A)을 전사함으로써 배선홈(41)을 형성하는 동시에 제 1 유기막(35)에 제 1 마스크패턴(36A)을 전사함으로써 접속구멍(42)을 형성한다. 이 에칭조건은 제 1 실시예에 관한 에칭방법과 동일하다.
제 1 실시예와 동일한 에칭을 행하여 접속구멍(42) 및 배선홈(41)을 형성하기 때문에 접속구멍(42) 및 배선홈(41)의 단면은 수직형상 또는 순테이퍼형상으로 되어 있다.
그런데 제 1 유기막(35)에 대하여 에칭이 행해지고 있을 때 실질적인 마스크로 되어 있는 제 1 마스크패턴(36A)의 상면 및 개구부의 벽면에 퇴적막이 형성되는 동시에 접속구멍(42)이 형성되고 나서 제 1 유기막(35)에 대하여 오버에칭이 행해지고 있을 때 접속구멍(42)의 벽면 및 저면에도 퇴적막이 형성되기 때문에 이온 스퍼터링에 의해 제 1 마스크패턴(36A)의 개구부가 확대되는 사태는 방지된다.
또 접속구멍(42)의 저면에 노출되어 있는 제 2 배리어메탈층(34) 위에 퇴적되어 있는 얇은 퇴적막은 제 2 배리어메탈층(34)이 이온 스퍼터링되는 사태를 방지 또는 억제한다.
이들 두가지 현상에 의해 제 3 종래예에서 문제가 된 크라운형상의 장벽(143)(도 13의 (c) 참조)은 형성되지 않는다.
이어서 접속구멍(42) 및 배선홈(41)의 내부 및 제 2 마스크패턴(39A)의 상면을 세정한 후, 도 6의 (a)에 도시된 바와 같이 스퍼터법 또는 CVD법에 의해 접속구멍(42) 및 배선홈(41)의 벽면에 TiN 또는 TaN 등으로 이루어지는 제 3 배리어메탈층(43)을 얇게 형성한다. 이 경우, 접속구멍(42) 및 배선홈(41)의 단면이 순테이퍼형상이기 때문에 제 3 배리어메탈층(43)에는 분리부(단선부)가 생기지 않고 한결같이 연속하고 있다.
이어서 도 6의 (b)에 도시된 바와 같이 화학증착법 또는 도금법을 이용하여 접속구멍(42) 및 배선홈(41)의 내부에 도전성 막(44)을 매설한 후 화학기계연마법에 의해 도전성 막(44)에서의 배선홈(41)의 외측에 노출되어 있는 부분을 제거하면 도전성 막(44)으로 이루어지는 접속플러그(44A) 및 상층배선(44B)을 얻는다.
제 3 실시예에 의하면 접속구멍(42) 및 배선홈(41)의 단면이 수직형상 또는순테이퍼형상이기 때문에 제 3 배리어메탈층(43)이 한결같이 연속되므로 도전성 막(44)이 균일하게 매설되어 양호한 접속플러그(44A) 및 상층배선(44B)을 형성할 수 있다. 또한 접속구멍(42)의 저면에 크라운형상의 장벽이 형성되지 않기 때문에 접속플러그(44A)와 하층배선의 접속도 양호하게 된다.
따라서 제 3 실시예에 의하면 신뢰성이 높은 다층배선구조를 듀얼다마신법에 의해 형성할 수 있다.
또 제 3 실시예에서는 하층배선을 구성하는 도전성 막(33) 및 상층배선을 구성하는 도전성 막(44)으로서는 예를 들어 polySi막, W막, AlCu막, Cu막, Ag막, Au막 또는 Pt막 등을 이용할 수 있다.
또 제 1 배리어메탈층(32), 제 2 배리어메탈층(34) 및 제 3 배리어메탈층(43)으로서는 도전성 막(33) 및 도전성 막(44)과 적합한 재료를 선택하면 되고, 예를 들어 Ti막과 TiN막의 적층체 또는 Ta막과 TaN막의 적층체 등을 이용할 수 있다.
또 제 2 배리어메탈층(34) 대신에 Si3N4막 등의 절연막을 배리어층으로서 이용해도 된다. 이 경우에는 접속구멍(42)을 형성하기 위한 유기막 에칭 후에 Si3N4막에 대한 에칭공정을 가하면 된다.
또 제 3 실시예에서는 제 1 마스크패턴(36A) 및 제 2 마스크패턴(39A)을 실리콘산화막으로 형성하였지만, 그 대신 실리콘질화막으로 형성해도 되는데, 실리콘산화막보다도 비유전율이 작은 재료를 이용하는 것이 바람직하다. 이러한 관점에서는 저유전율 재료인 a-SiC:H 등을 이용하는 것이 바람직하다.
또 화학기계연마법에 의해 도전성 막(44)을 제거할 때 제 2 마스크패턴(39A)도 제거하는 경우에는 제 2 마스크패턴(39A)을 비유전율이 큰 재료, 예를 들어 티탄 등으로 이루어지는 금속막 또는 실리콘질화막 또는 질화티탄막 등의 금속질화막 등으로 형성해도 된다.
(제 4 실시예)
이하 본 발명의 제 4 실시예에 관한 마스크패턴의 형성방법(표면 이미징 프로세스)에 대하여 도 7의 (a)∼(d)를 참조하여 설명한다.
우선 도 7의 (a)에 도시된 바와 같이 반도체기판(51) 상에 유기막(52)을 형성한 후, 그 유기막(52) 상에 피시릴화층(53)을 형성한다.
이어서 도 7의 (b)에 도시된 바와 같이 피시릴화층(53)에 대하여 광을 선택적으로 통과시키는 포토마스크(54)를 통해 노광광(55)을 조사함으로써 피시릴화층(53)에 선택적으로 변질층(56)을 형성한다.
이어서 도 7의 (c)에 도시된 바와 같이 기판온도를 상승시킨 상태에서 피시릴화층(53)의 표면에 기체형상의 시릴화제(57)를 공급하여 피시릴화층(53)의 비변질층(변질층(56) 이외의 부분)을 선택적으로 시릴화함으로써 시릴화층(58)을 형성한다.
또 비변질층을 시릴화하는 대신 변질층(56)을 시릴화하여 시릴화층(58)을 형성해도 되고, 또 피시릴화층(53)을 형성하지 않고 유기막(52)의 표면에 직접 시릴화층(58)을 형성해도 된다.
이어서 유기막(52)에 대하여 시릴화층(58)을 마스크로 하여 제 1 실시예와 마찬가지로 탄소, 수소 및 질소를 포함하는 화합물로 이루어지는 가스를 주성분으로 하는 에칭가스로부터 생성된 플라즈마를 이용하여 에칭을 행하여 도 7의 (d)에 도시된 바와 같이 유기막(52)으로 이루어지는 유기막 패턴(52A)을 형성한다.
제 4 실시예에 의하면 유기막(52)에 대하여 탄소, 수소 및 질소를 포함하는 화합물로 이루어지는 가스를 주성분으로 하는 에칭가스를 이용하여 플라즈마 에칭을 행하기 때문에 유기막 패턴(52A)에 형성되는 오목부(59)의 단면은 수직형상 또는 순테이퍼형상이 된다. 즉 오목부(59)의 단면이 제 4 종래예와 같이 보잉형상이 되지 않고, 양호한 단면형상을 갖는 유기막패턴(52A)이 얻어지므로 반도체기판(51) 위에 형성되어 있는 피에칭막에 대하여 고정밀도의 에칭가공을 할 수 있다.
또 제 4 실시예에 의하면 에칭가스에 디포지션 가스를 첨가할 필요가 없기 때문에 RIE Lag를 작게 할 수 있다. 이 때문에 미세한 패턴을 형성하는 경우에도 에칭량의 허용범위 등의 프로세스 마진을 확보할 수 있는 동시에 오버에칭의 시간을 단축하여 패턴전사시의 치수변환차를 줄일 수 있으므로 미세한 패턴을 고정밀도로 가공할 수 있게 된다.
한편 제 4 실시예에서는 반도체기판(51)으로서 실리콘기판을 이용하였지만, 그 대신 액정표시판 등에 사용하는 유리기판 또는 화합물 반도체로 이루어지는 기판 등을 이용할 수 있다.
본 발명에 관한 유기막의 에칭방법에 의하면 유기막에 형성되는 오목부의 단면을 수직형상 또는 순테이퍼형상으로 할 수 있다.
본 발명의 반도체장치의 제조방법에 의하면 유기막에 형성되는 오목부의 벽면에 배리어층을 분리부가 형성되는 일 없이 균일하게 형성할 수 있기 때문에 오목부에 도전성 막을 확실하게 매설할 수 있으므로 전기적 특성이 우수한 접속플러그 또는 매설배선을 형성할 수 있다.
본 발명의 마스크패턴의 형성방법에 의하면 유기막패턴의 개구부의 단면이 보잉형상이 되지 않기 때문에 고정밀도이고 프로세스 마진이 큰 에칭을 행할 수 있다.

Claims (8)

  1. 층간절연막으로서 이용되는 유기막에 대하여 탄소, 수소 및 질소를 포함하는 화합물을 주성분으로 하는 에칭가스로부터 생성된 플라즈마를 이용하여 에칭하는 것을 특징으로 하는 유기막의 에칭방법.
  2. 제 1항에 있어서,
    상기 화합물은 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민 또는 프로필아민인 것을 특징으로 하는 유기막의 에칭방법.
  3. 반도체 기판 상에 유기막을 형성하는 공정과,
    상기 유기막 위에 무기화합물을 주성분으로 하는 마스크패턴을 형성하는 공정과,
    상기 유기막에 대하여 상기 마스크패턴을 이용하여 탄소, 수소 및 질소를 포함하는 화합물을 주성분으로 하는 에칭가스로부터 생성된 플라즈마에 의해 선택적 에칭을 행하고, 상기 유기막에 오목부를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3항에 있어서,
    상기 화합물은 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민 또는 프로필아민인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 3항에 있어서,
    상기 오목부는 접속구멍과 그 접속구멍 위에 형성된 배선홈으로 이루어지고, 듀얼다마신법에 의해 금속재료막이 매설되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 기판 상에 유기막을 형성하는 공정과,
    상기 유기막의 표면에 무기성분을 포함하는 마스크층을 형성하는 공정과,
    상기 유기막에 대하여 상기 마스크층을 이용하여 탄소, 수소 및 질소를 포함하는 화합물을 주성분으로 하는 에칭가스로부터 생성된 플라즈마에 의해 선택적 에칭을 행하여, 상기 유기막으로 이루어지는 유기막 패턴을 형성하는 공정을 구비하는 것을 특징으로 하는 패턴형성방법.
  7. 제 6항에 있어서,
    상기 화합물은 메틸아민, 디메틸아민, 트리메틸아민, 에틸아민 또는 프로필아민인 것을 특징으로 하는 패턴형성방법.
  8. 제 6항에 있어서,
    상기 마스크층은 시릴화층인 것을 특징으로 하는 패턴형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030025174A (ko) * 2001-09-19 2003-03-28 엔이씨 일렉트로닉스 코포레이션 Ｎ₂플라즈마기체 및 ｎ₂/ｈ₂플라즈마기체의 두 단계에싱과정을 포함한 반도체장치 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3403374B2 (ja) * 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
US6786978B2 (en) * 2000-08-03 2004-09-07 Texas Instruments Incorporated Mass production of cross-section TEM samples by focused ion beam deposition and anisotropic etching
JP2003234331A (ja) * 2001-12-05 2003-08-22 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
JP4775834B2 (ja) * 2002-08-05 2011-09-21 東京エレクトロン株式会社 エッチング方法
US6730610B1 (en) * 2002-12-20 2004-05-04 Taiwan Semiconductor Manufacturing Co., Ltd Multiple thickness hard mask method for optimizing laterally adjacent patterned layer linewidths
WO2004070831A1 (en) * 2003-02-03 2004-08-19 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained by using such a method
JP2005159293A (ja) 2003-09-18 2005-06-16 Nec Kagoshima Ltd 基板処理装置及び処理方法
US6931991B1 (en) * 2004-03-31 2005-08-23 Matsushita Electric Industrial Co., Ltd. System for and method of manufacturing gravure printing plates
US7122489B2 (en) * 2004-05-12 2006-10-17 Matsushita Electric Industrial Co., Ltd. Manufacturing method of composite sheet material using ultrafast laser pulses
KR100552820B1 (ko) * 2004-09-17 2006-02-21 동부아남반도체 주식회사 반도체 소자의 제조 방법
US7482281B2 (en) * 2005-09-29 2009-01-27 Tokyo Electron Limited Substrate processing method
JP4749174B2 (ja) * 2006-02-13 2011-08-17 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
US9418886B1 (en) * 2015-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming conductive features
KR20200102620A (ko) * 2019-02-21 2020-09-01 삼성디스플레이 주식회사 감광성 수지 조성물, 이를 이용한 표시 장치 및 표시 장치의 제조 방법
CN117954390B (zh) * 2024-03-21 2024-06-21 粤芯半导体技术股份有限公司 铜互连结构制备方法、装置、设备以及存储介质

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5565365A (en) * 1978-11-07 1980-05-16 Nippon Telegr & Teleph Corp <Ntt> Pattern forming method
JPS6425419A (en) 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Etching
JP2786198B2 (ja) 1988-05-06 1998-08-13 ソニー株式会社 ドライエッチング方法
JPH07201820A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 水銀カドミウムテルル基板のエッチング方法
JP3259529B2 (ja) * 1994-07-11 2002-02-25 ソニー株式会社 選択エッチング方法
US5814563A (en) * 1996-04-29 1998-09-29 Applied Materials, Inc. Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas
JP3997494B2 (ja) 1996-09-17 2007-10-24 ソニー株式会社 半導体装置
JP3667893B2 (ja) * 1996-09-24 2005-07-06 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法
JPH11121901A (ja) 1997-08-11 1999-04-30 Mitsui Chem Inc 回路基板の製造方法
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6696366B1 (en) 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
US6194128B1 (en) * 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
JP2001077085A (ja) * 1999-09-03 2001-03-23 Hitachi Ltd 試料の表面処理方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030025174A (ko) * 2001-09-19 2003-03-28 엔이씨 일렉트로닉스 코포레이션 Ｎ₂플라즈마기체 및 ｎ₂/ｈ₂플라즈마기체의 두 단계에싱과정을 포함한 반도체장치 제조방법

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