KR20010030091A - 반도체 장치의 제조방법 - Google Patents

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Abstract

텅스텐 플러그를 갖는 콘택트 구조를 형성하는 반도체 제조공정이 도시되어 있다. 콘택트 구조의 홀은 텅스텐으로 적합하게 매입되어 종래의 방법에 의한 결과인 플러그 로스, 저항의 증가 및 트렌칭을 회피할수 있다. 일 실시예에 따르면, 이온 메탈 플라즈마법 등과 같은 티타늄막(003)이 이방성 스퍼터링법으로 적층된다. 티타늄막(003)은 100nm 이상인 콘택트 홀(020) 외측의 두께를 갖는다. 그러나, 이방성 스퍼터링 때문에, 콘택트 홀(020) 내의 티타늄막(003)은 콘택트 홀(020) 외측보다 얇게 되어있다. 그 후, 콘택트 홀(020)이 텅스텐막(005)으로 매입된다. 그 후, 텅스텐막(005) 및 티타늄막(003)이 에칭 백 되어 상향 돌출부의 형상을 갖는 텅스텐 플러그를 남긴다.

Description

반도체 장치의 제조방법{Method of fabricating a semiconductor device}
본 발명은 일반적으로 반도체 장치의 제조방법에 관한 것으로서, 보다 상세하게는 도전성 플러그를 포함하는 콘택트 및/또는 바이어스의 제조방법에 관한 것이다.
반도체 제조공정의 계속적인 발달로 반도체 장치는 미세화 및 집적도의 향상을 가져오게 되었다. 반도체 장치내에 포함될 수 있는 여러 특성 중에 회로 장치 및/또는 층 사이에서 일반적으로 전기적인 접속을 제공하는 콘택트 구조(바이어스를 포함함)가 있다. 전술한 진보는 보다 소형이며 종횡비(aspect ratio)가 높은 콘택트 구조로 이어지게 된다. 콘택트 종횡비는 콘택트의 깊이와 폭 사이의 비를 말한다.
일반적인 콘택트 구조는 절연층에 콘택트 홀을 형성하고 그 후, 상기와 같은 콘택트 홀을 매입하는 단계를 포함한다. 콘택트의 크기가 소형이며 종횡비가 높은 콘택트 구조는 콘택트의 크기가 크고 종횡비가 낮은 콘택트 구조보다 매입하는데 어려움이 따른다. 따라서, 콘택트 홀을 적절히 매입할 수 있는 콘택트 매입 재료가 종종 선택된다.
반도체 제조공정에서 포함될 수 있는 두 종류의 도전성 재료에는 알루미늄과 구리가 있다. 상기 재료는 배선 패턴 등에 포함되어 있다. 그러나, 소형이며 종횡비가 높은 알루미늄으로 된 콘택트를 형성하기는 용이하지 않다. 비슷하게, 구리 또한 저 저항에 유리하게 제공될 수 있지만, 구리 콘택트 구조가 실용화 되기 이전에 기술적인 문제점이 극복되어야 한다고 믿어진다. 알루미늄 및 구리과 같은 재료에 대한 전술한 단점을 고려하여, 많은 종래의 콘택트 형성방법은 콘택트 매입 재료로서 텅스텐을 포함하고 있다.
텅스텐으로 콘택트 구조를 형성하는 방법의 하나에는 선택적 화학 증착(W-CVD)법이 있다. 상기의 선택 W-CVD법에서, 텅스텐은 콘택트 홀 저부에 노출된 실리콘상에만 퇴적될 수 있다. 종래의 선택 W-CVD법은 제조공정에서 만족할 만한 결과의 재현성이 충분하지 않다고 여겨진다. 또한, 선택 W-CVD법이 깊이가 변하는 콘택트를 매입하기 위해 사용되는 경우에 반대의 결과가 발생할 수 있다. 더욱, 상세하게는 다른 콘택트 홀에 대해 얕은 콘택트 홀은 콘택트 홀에서 텅스텐의 과도한 성장(overgrowth)으로부터 손상을 입는다. 텅스텐의 과도한 성장은 과도히 성장된 부분만을 제거하는 에칭 백 공정으로 그 후 교정될 수는 있다. 그러나, 상기와 같은 에칭 백 공정은 제조공정의 번잡화 및 고 비용화를 초래한다.
선택 W-CVD법에 의한 접근방식에 존재하는 문제점을 고려하여, 블랭킷 W-CVD법(blankeet W-CVD method)이 콘택트 홀을 매입하는데 널리 이용되고 있다. 상기 블랭킷 W-CVD법에서, 콘택트 홀은 절연층에 형성될 수 있다. 텅스텐은 그 후 절연층의 표면상에 퇴적되어 콜택트 홀을 매입한다. 퇴적된 텅스텐은 절연층의 상부면으로부터 텅스텐을 제거하기 위해 그 후 에칭 백 되지만, 콘택트 홀 내의 텅스텐은 잔존한다. 콘택트 홀에 잔존하는 텅스텐은 종종 텅스텐 플러그라고 불리운다.
이하, 블랭킷 W-CVD법으로 콘택트 홀에 텅스텐 플러그를 형성하는 종래의 기술이 도 3의 a 내지 및 도 4의 a 내지 d를 참조하여 기술될 것이다.
종래의 콘택트 형성 공정에서, 불순물 확산층(011)을 갖는 실리콘기판(001)상에 층간절연층막(002)이 형성된다. 층간절연막(002)은 예컨대 SiO2를 포함할 수 있다. 콘택트 홀(020)은 그 후 층간절연막(002)을 통해 불순물 확산층(001)까지 형성된다. 상기와 같은 콘택트 홀의 형성 이후의 구조는 도 3의 a에 도시되어 있다.
도 3의 b에서, 티타늄막(003)은 콘택트 홀(020)을 내부에 포함하는 층간절연막(002)의 표면상에 적층된다. 티타늄막(003)은 20 내지 50nm 정도의 두께로 종래의 스퍼터링법으로 적층될 수 있다. 종래의 스퍼터링법은 등방성이다. 티타늄막(003)은 차후에 콘택트 재료에 대한 배리어막으로 기능하여 상기의 재료들이 반도체 기판(001)속으로 확산하는 것을 방지해준다.
도 3의 c에서, 티타늄막(003)의 적층 이후에, 질화 티타늄막(004)이 노출된 표면상에 적층되어 콘택트 홀(020)을 내부에 포함한다. 질화 티타늄막(004)은 20 내지 50 nm 정도의 막 두께까지 반응 스퍼터링법을 써 적층된다. 상기의 반응 스퍼터링법에서, 티타늄 타켓은 티타늄의 원료(source)이다. 타켓으로부터의 티티늄 입자는 장치의 표면에 도달하기 이전에 질소와 반응하여 스퍼터링된 재료로서 질화 티타늄을 제공한다.
티타늄/질화 티타늄(003/004)으로 이루어지는 적층막은 텅스텐과 같이 다음에 적층되는 재료에 대한 밀착층의 역할을 한다. 티타늄막/질화 티타늄막(003/004)의 적층 이후에, 상기와 같은 적층막의 밀착성을 향상시키는데 열처리가 사용될 수 있다. 하나의 예시로서, 램프 어닐(ramp anneal)이 650℃, 30초의 열처리조건으로 행해진다. 상기와 같은 램프 어닐에 의해 적층막의 밀착성을 촉진하는 티타늄막(003)과 층간절연막(002) 사이의 반응 뿐만 아니라 막 재료사이의 반응으로 이어진다.
도 3의 d에서, 그 후, 텅스텐층(005)은 티타늄/질화 티타늄의 적층막(003/004)상에 적층된다. 텅스텐 적층 공정은 텅스텐 헥사플루오라이드(WF6)와 같은 텅스텐을 포함하는 원료 가스를 포함하지만 단시 예시일 뿐이다. 상기와 같은 적층 공정은 티타늄/질화 티타늄의 적층막(003/004)상에 텅스텐(005)의 층을 형성하여, 콘택트 홀(020)을 매입한다.
그 후, 층간절연막(002)상의 텅스텐 부분들을 제거하여 콘택트 홀(020)내에 텅스텐을 남기는 에치 백 공정(etch back step)이 실행되어, 텅스텐 플러그를 형성한다. 상기와 같은 텅스텐 에치 백 공정은 불소함유 가스를 포함한다. 예턴대, 텅스텐은 원료 가스로서 SF6로 플라즈마 에칭된다.
상기의 텅스텐 에치 백 공정 이후에, 적층된 티타늄/질화 티타늄의 적층막(003/004)의 노출부는 염소가 함유된 가스로 제거된다. 상기와 같은 공정 이후의 콘택트 구조는 도 4의 a에 도시되어 있다. 그 결과로서 텅스텐 플러그를 갖는 콘택트 구조가 된다.
텅스텐 플러그의 형성 이후에, 텅스텐 상부를 포함하는 반도체 기판상에 배선막이 형성된다. 배선막은 예컨대, 알루미늄을 포함할 수 있다. 상기와 같은 배선막은 패터닝되어 배선구조(006)를 형성한다. 배선 구조(006)의 형성 이후의 반도체 장치는 도 4의 b에 도시되어 있다.
이와 같이, 종래의 W-CVD 공정은 배선구조(006)를 반도체 기판(001)에 접속하는 텅스텐을 형성하는데 사용된다.
도 3의 a 내지 d 및 도 4의 a 내지 d에 도시된 바와 같은 종래의 접근 방식의 단점은 텅스텐 플러그의 형상으로부터 나온 결과이다. 보다 상세하게는, 도 4의 a에서 도시된 바와 같이, 콘택트 홀(020) 내부에 형성된 상부 텅스텐(005)은 리세스(recess)를 구비하고 있다. 상기와 같은 리세스는 텅스텐막(005) 및 적층된 티타늄/질화 티타늄막(003/004)이 에치 백 되는 경우에 형성된다. 더욱 상세하게는, 상기의 층은 층간절연막(002)의 표면상에 잔존 텅스텐, 티타늄/질화 티타늄이 남지 않도록 하기 위해서 필수적으로 오버 에칭된다. 상기와 같은 오버에칭에 의해 콘택트 홀(020)내부에 있는 텅스텐의 상부를 제거할 수 있다.
텅스텐 플러그의 상부에 리세스가 생기면(소위, 플러그 로스(plug loss)가 증대하면), 상부 배선구조(006)에 대한 단차 피복성이 나빠지는 결과가 된다. 도 4의 b는 상기와 같은 모양을 도시하고 있다. 배선구조(006)는 텅스텐(005)의 상부면이 층간절연막(002)의 상부 표면보다 낮아지는 경우에 형성되는 단차상에 콘택트 홀(020)의 일부속으로 확장되어야 한다. 상기와 같은 구조는 배선구조(006)의 저항이 불필요하게 증가되는 결과가 된다. 또한, 상기의 구조에서, 배선층(006)의 재료는 전자마이그레이션(electromigration)이 일어나기 쉽게 된다.
또한, 플러그 로스는 다음의 구조에 대한 어려움을 야기한다. 예컨대, 리세를 갖는 텅스텐 플러그의 상부에 형성된 배선구조(006)는 평탄하지 않는 표면을 갖게된다. 제2의 층간절연막은 배선구조(006)상에 형성된다. 그 후, 비아 홀은 제2의 절연막을 통해 배선구조(006)까지 에칭된다. 배선구조(006)이 비평탄면은 제2의 절연막 모두를 제거하는 것을 어렵게 만든다. 만일 모든 제2의 절연막이 제거되지 않는다면 비아는 높은 콘택트 저항을 갖게 될 것이다.
도 10은 종래의 스퍼터링 장치를 도시하고 있다. 상기와 같은 장치는 도 3의 b에 도시된 티타늄의 막을 적층하는데 사용된다. 종래의 스퍼터링 장치는 기판 홀더(031)를 포함한다. 기판 홀더(031)는 타켓(035)에 꼭 평행 배향하게 처리될 반도체 기판(032)을 지지한다. 타켓(035)은 적층될 재료(예컨대, 티타늄)로부터 형성될 수 있다.
자석(magneet)은 상기 타켓(035)의 일 표면상에 배치되고, 반대쪽 면은 반도체 기판(032)에 대면한다. 타켓(035)은 또한 DC전원(034)에 접속될 수 있다.
타켓(035)에 전압을 인가하면 스퍼터링 입자(037)는 타켓(035)으로부터 방출되게 된다. 설명된 종래의 접근방식에서, 스퍼터링 입자(037)는 산란에 기인하여 여러 방향으로부터 반도체 기판(032)상에 입사한다. 그에 따라, 도 10에 도시된 스퍼터링 장치는 등방성 스퍼터링 입자를 제공할 수 있다.
플러그 로스를 처리하는 하나의 접근방식이 특개평9-321141호 공보에 개시되어 있다. 특히, 상기 공보는 질화 티타늄막의 두께가 이전에 기술된 종래의 방법에 의한 두께보다 두텁게 되어 있는 기술을 도시하고 있다. 질화 티타늄층은 20 내지 50 nm 대신에 약 100 내지 200nm 정도의 두께를 갖고 있다. 상기 기술은 도 5의 a 내지 d 및 도 6의 a 내지 d를 참조하여 기술될 것이다.
도 5의 a 내지 d 및 도 6의 a 내지 d에서, 층간절연막(002)은 불순물 확산영역(011)을 포함하는 실리콘 기판(001)상에 형성된다. 층간절연막(002)은 예컨대, SiO2를 포함할 수 있다. 그 후, 콘택트 홀(020)이 층간절연막(002)을 통해 불순물 영역(011)까지 형성된다. 상기의 콘택트 홀(020)의 형성 이후의 구조는 도 5의 a에 도시되어 있다.
도 5의 b에서, 티타늄막(003)은 내부에 콘택트 홀(020)을 포함하는 층간절연막(002)의 표면상에 적층될 수 있다. 티타늄막(003)은 종래의 스퍼터링법으로 약 30nm의 두께 까지 적층될 수 있다. 종래의 스퍼터링 방법은 등방성이다.
도 5의 c에서, 티타늄(003)의 형성 이후에, 질화 티타늄막(004)이 내부에 콘택트 홀(020)을 포함하는 노출된 표면상에 적층될 수 있다. 질화 티타늄막(004)은 반응 스퍼터링법으로 약 150 내지 200nm의 두께로 적층될 수 있다. 종래의 반응 스퍼터링법은 또한 등방성이다.
도 5의 d에서, 그 후, 텅스텐(005)의 층은 티타늄/질화 티타늄으로 이루어진 층(003/004)상에 적층되어 콘택트 홀(020)을 매입한다.
도 6의 a에서, 그 후, 질화 티타늄층(004)이 노출될 때 까지 층간절연막(002)의 텅스텐의 부분들을 제거하는 에치 백 공정이 실행된다. 상기의 텅스텐 에치 백 공정은 원료 가스로서 SF6및 Ar으로 반응 플라즈마 에칭을 포함할 수 있다.
텅스텐의 에치 백 이후에, 티타늄/질화 티타늄층(003/004)의 노출부는 에칭된다. 상기의 에칭은 2단의 공정이다. 제1의 단계에서, 티타늄/질화 티타늄층(003/004)은 질화 티타늄에 대해 선택비가 높은 반응 이온 에치(RIE)로 에칭된다. 상기의 RIE 공정은 질화 티타늄(004)를 제거하고 티타늄층(003)을 노출시킨다. 상기 제1의 공정 이후의 구조는 도 6의 b에 도시되어 있다.
제 2의 공정에서, 티타늄막/질화 티타늄(003/004)이 제1의 반응성 보다 낮은 반응성을 갖는 반응 이온 에칭법으로 에칭된다. 단지 예시로서, 상기의 제2의 에칭공정은 Cl2가스 및 Ar 가스의 유량비율을 1:30로 하고 고주파전력을 약 450W로 한다. 상기의 제2의 공정에 의해 층간절연막(002)상의 티타늄막/질화 티타늄(003/004)의 부분들을 제거하여 도 6의 c에 도시된 바와 같이 텅스텐 플러그를 형성하게 된다.
전술한 종래의 예에 있어서와 같이, 텅스텐 플러그의 형성 이후에, 전면에 알루미늄막을 포함하는 배선막이 반도체 기판(001)상에 형성된다. 배선막은 예시로서 알루미늄을 포함한다. 상기의 배선막은 그 후, 패터닝되어 배선구조(006)를 형성한다. 배선구조(006)이 형성 이후의 반도체 장치는 도 6의 d에 도시되어 있다.
이와 같이, 플러그 로스가 발생하는 방법의 경우와 같은 리세스가 없고 상향 돌출하는 상부를 갖는 텅스텐 플러그가 형성된다.
도 5의 a 내지 d 및 도 6의 a 내지 d의 기술은 플러그 로스를 해결하는 방법을 제공하지만, 상기와 같은 접근 방법은 단점이 없는 것이 아니다. 상기 단점은 도 9의 a 및 b를 참조하여 기술될 것이다.
제1의 문제점은 콘택트 홀의 불충분한 매입이다. 질화 티타늄(004)의 두께가 증가되는 경우에, 텅스텐(005)으로 매입될 콘택트 홀(020)의 잔존 공간은 상당히 감소된다. 전술한 바와 같이, 질화 티타늄 적층법은 이센셜(essential) 등방성이다. 따라서, 보다 두터운 질화 티타늄막(005)은 콘택트 홀(020)의 측벽상에 형성될 수 있다. 결과적으로 감소된 콘택트 공간은 도 9의 a에 도시되어 있다. 상기와 같은 감소된 콘택트 공간을 종래의 텅스텐 적층 공정으로 매입하기는 보다 어렵다.
또한, 질화 티타늄의 등방성 적층은 결과적으로 콘택트 홀의 상부에서 돌출(overhang)한 형상이 되는 결과가 된다. 상기와 같은 돌출한 형상의 일 예는 도 9의 b에 도시되어 있다. 돌출한 형상은 콘택트 홀의 개구의 상부의 크기를 감소시켜 이후에 콘택트 홀을 매입하는 것을 어렵게 만든다.
제조 기술이 진보를 거듭함에 따라, 콘택트 홀(비아 홀을 포함함)은 크기가 작아진다. 예컨대, 0.3㎛ 이하의 콘택트 홀이 형성될 수 있다. 따라서, 전술한 단점의 견지에서 상기와 같은 작은 콘택트 홀의 매입은 점점 어렵게 된다.
제2의 문제점은 플러그 저항의 증대에 있다. 도 5의 a 내지 d 및 도 6의 a 내지 d에 도시된 것과 같은 기술에서, 보다 두터운 질화 티타늄막은 콘택트 홀의 내부벽상에 형성된다. 따라서, 콘택트는 다른 종래의 방법의 경우보다 단면에서 보다 많은 질화 티타늄을 포함할 수 있다. 질화 티타늄이 텅스텐 보다 저항이 높기 때문에, 도 5의 a 내지 d 및 도 6의 a 내지 d에 따른 콘택트 구조는 다른 종래의 기술보다 저항이 높게 된다.
제3의 문제점은 콘택트 구조의 상부상의 트렌칭(trenching)(소위, 가우징(gouging))의 문제이다. 상기 트렌칭은 질화 티타늄이 에칭에 의해 제거되는 경우에 발생한다. 보다 상세하게는, 티타늄/질화 티타늄(003/004)과 같은 밀착층이 에칭되는 경우에, 콘택트 구조의 상부의 밀착층의 일부가 제거되어 리세스를 남긴다. 상기 리세스의 형성은 종종 트렌칭이라고 불리운다. 밀착층이 비교적 얇은 경우에는, 상기와 같은 트레칭은 비교적 작다. 그러나, 상기의 층이 도 5의 a 내지 d 및 도 6의 a 내지 d에 따른 방법에서 두터운 경우에는, 트렌칭은 다른 종래의 기술에 대해 크다는 점이다. 만일, 큰 트렌칭이 발생한다면, 배선 저항이 높고 전자 마이그레이션이 감소된 콘택트가 된다.
도 5의 a 내지 d 및 도 6의 a 내지 d에 따른 방법에서, 밀착막을 제거하는 2 단계의 에칭은 어떤 경우에는 트렌칭을 감소시킨다. 그러나, 상기와 같은 2 단계의 접근 방법은 제조공정을 복잡하게 할 수 있다. 또한 어떤 경우에 효과적이지만, 상기의 접근 방법은 다른 경우에는 비효과적일 수 있다. 특히, 직경이 0.3㎛ 이하인 콘택트 홀에서, 트렌칭의 영향은 증가되어 충분한 해결책이 될 수 없다.
전술한 내용을 고려하여, 저항의 증가, 콘택트 홀 구조의 상부상의 트렌칭, 및 불충분한 콘택트 홀의 매입이라는 단점을 수반하지 않고 플러그 로스를 방지할 수 있는 콘택트 홀을 형성하는 방법을 강구할 필요가 있다.
본 발명에 따르면, 반도체 제조 공정은 반도체 기판상에 절연막을 형성하는 단계를 포함한다. 그 후, 콘택트 홀이 제1의 절연막에 형성된다. 그 후, 티타늄막이 상기 제1의 절연막의 전면 및 콘택트 홀에 적층된다. 티타늄막은 이방성 스퍼터링법으로 100nm 이상의 두께로 콘택트 홀의 외측에 적층된다. 그 후, 질화 티타늄막이 티타늄막의 전면에 형성된다. 그 후, 내부에 콘택트 홀을 포함하는 텅스텐 막이 상기 질화 티타늄막의 전면에 적층된다. 그 후, 제1의 에칭공정에 의해 텅스텐을 제거하여 콘택트 홀의 외측에 질화 티타늄막을 노출시킨다. 그 후, 한번 이상의 후속 에칭 공정에 의해 티타늄막/질화 티타늄막을 콘택트 홀의 외측에서 제거하여, 텅스텐 플러그를 형성한다. 그 후, 배선 도전막이 상기 텅스텐 플러그의 전면에 형성된다.
본 발명의 일 특징에 따르면, 이방성 스퍼터링법으로 티타늄층을 형성함으로써, 콘택트 홀 외측의 티타늄막의 두께는 100nm이상 일수 있고, 콘택트 홀 내의 상기와 같은 막의 두께는 실질적으로 보다 작게 된다. 상기로 인해 텅스텐이 결점이 거의 없는 콘택트 홀에 적층된다. 또한, 티타늄막/질화 티타늄막이 제거되는 경우에, 텅스텐 플러그 상향 돌출 상부를 갖고 형성된다.
도 1의 a 내지 d는 제1의 실시예의 측단면도.
도 2의 a 내지 c는 제1의 실시예의 측단면도.
도 3의 a 내지 d는 제1의 종래의 콘택트 형성방법의 측단면도.
도 4의 a 및 b는 제1의 종래의 콘택트 형성방법의 측단면도.
도 5의 a 내지 d는 제2의 종래의 콘택트 형성방법의 측단면도.
도 6의 a 내지 d는 제2의 종래의 콘택트 형성방법의 측단면도.
도 7의 a 내지 d는 제2의 실시예의 측단면도.
도 8의 a 내지 c는 제2의 실시예의 측단면도.
도 9의 a 및 b는 제2의 종래의 콘택트 형성방법에 대한 문제점을 설명하는 측단면도.
도 10은 종래의 스퍼터링 장치의 다이어그램.
도 11은 이온 메탈 플라즈마 스퍼터링 장치의 다이어그램.
도 12는 콜리메이트(collimate) 스퍼터링 장치의 다이어그램.
도 13은 롱 스로우(long throw) 스퍼터링 장치의 다이어그램.
이하, 본 발명의 여러 실시예가 도면 번호를 참조하여 상세히 기술될 것이다.
이하, 제1의 실시예에 따른 콘택트 구조를 형성하는 방법이 도 1의 a 내지 d 및 도 2의 a 내지 d에 도시된 일련의 측단면도를 참조하여 기술될 것이다.
도 1의 a에서, 제1의 실시예는 기판(001)의 전면상에 층간절연막(002)을 형성하는 것을 포함한다. 층간절연막(002)은 예컨대, SiO2를 포함한다. 반도체 기판(001)은 실리콘을 포함하고 그 안에 형성된 불순물 영역(011)을 포함한다.
도 1의 a에 도시된 바와 같이, 콘택트 홀(020)은 반도체 기판(001)의 층간절연막(002)을 통해 불순물 영역(011)까지 형성된다. 콘택트 홀(020)은 종횡비(aspect ratio)가 5 이상이고, 보다 상세하게는 약 6 이상이다. 콘택트 홀(020)은 또한 내부 직경이 0.3㎛이고, 더욱 상세하게는 약 0.2㎛이고, 깊이는 1.0㎛ 이상이고, 더욱 상세하게는 약 1.2㎛이다.
도 1의 b에 도시된 바와 같이, 그 후, 내부에 콘택트 홀(020)을 포함하는 티타늄막(003)이 층간절연막(002)의 표면상에 형성된다. 티타늄막/질화 티타늄막(003)은 두께가 콘택트 홀(020)의 외측에서 약 100nm 이상, 바람직하기는 150nm 이상으로 한다. 티타늄막(003)의 두께는 콘택트 홀의 두께를 고려하여 전택된다. 예컨대, 막 두께의 상한은 직경이 300 nm이하, 바람직히는 250 nm 이하로 한다.
티티늄막(003)의 두께는 이하에서 보다 상세히 기술되는 바와 같이, 차후에 형성된 플러그에서 리세스(recess)를 방지할 정도로 양호하게 커야만 한다. 상기와 같이 하면 종래의 접근방식에서 나타난 플러그 로스라는 문제점을 극복할 수 있다. 만일 콘택트 홀(020)의 외측에서의 티타늄막(003)의 두께가 지나치게 얇으면 리세스가 발생하여, 전술한 문제점을 수반하게 된다.
또한, 주목할 점은 티타늄막(003)은 콘택트 홀(020) 내에서 특정의 두께를 가져야만 한다는 점이다. 만일 티타늄막(003)의 두께가 지나치게 얇으면, 반도체 기판(001)과 다른 콘택트 재료 사이의 적절한 배리어로서 역할을 수행할 수 없게 된다. 또한, 콘택트 홀(020)의 내부의 티타늄막(003)이 지나치게 얇으면, 밀착성이 부적절해 진다. 반면에, 티타늄막(003)이 지나치게 두터우면, 콘택트 홀(020)의 개구가 너무 좁아 차후의 콘택트 홀(020)의 매입에 문제가 생긴다.
일 실시예에 따르면, 티타늄막(003)은 이방성 스퍼터링법으로 적층된다. 상기의 방법은 반도체 기판에 거의 수직 입사하는 스퍼터링 입자를 발생시킨다. 따라서, 이방성 스퍼터링 방법에서, 스퍼터링 입자는 큰 수직 입사 성분을 갖는다. 상기와 같은 환경하에서, 콘택트 홀의 수직벽에 밀착하는 스퍼터링 입자의 수는 등방성 스퍼터링 방법에 비해 감소된다. 결과적으로, 콘택트 홀(020) 외측의 티타늄막(003)의 두께는 콘택트 홀(020) 내측의 티타늄막(003)의 두께보다 두텁다.
등방성 스퍼터링에 의한 전술한 종래의 접근방법은 콘택트 홀의 내외 양측에서의 두께가 거의 동일한 티타늄막을 형성한다는 것이 생각날 것이다. 콘택트 홀 내측의 보다 두터운 막은 콘택트 저항이 증가하게 되어 콘택트 홀을 매입하는데 어려움이 따른다. 본 발명에 따른 이방성 스퍼터링 방식은 상기와 같은 문제점을 극복할 수 있다.
콘택트 재료의 등방성 적층은 콘택트 홀의 상부에서 돌출구조(overhanging structure)를 형성한다는 것을 상기할 수 있을 것이다. 돌출구조는 콘택트 홀의 개구의 크기를 제한하여 콘택트 홀의 매입을 더욱 어렵게 만든다. 본 발명에 따른 이방성 스퍼터링 접근방식은 상기 문제점을 또한 극복할 수 있다.
본 발명에 따른 이방성 스퍼터링 방식에는 여러 접근방법이 있지만, 가능한 특정 실시예는 콜리메이트 스퍼터링법, 롱 스로우(long throw) 스퍼터링법, 또는 이온 메탈 플라즈마법 등을 포함할 수 있다.
여러 언급된 방법 중에서, 이온 메탈 플라즈마법이 5 이상의 종횡비를 갖는 콘택트 및 비아 홀에 대해 양호하다. 이온 메탈 플라즈마법은 콘택트 홀 외부의 막 두께가 콘택트 홀 내측의 측벽상의 막 두께보다 상단히 큰 경우의 막을 형성할 수 있다. 두께가 상기와 같은 다른 것은 본 발명에 따른 콘택트 구조를 형성하는데 특히 적합할 수 있다. 또한, 이온 메탈 플라즈마법은 다른 이방성 스퍼터링법보다 효율적인 스퍼터링을 제공할 수 있다.
이온 메탈 플라즈마법의 일 예가 이하 더욱 상세히 기술될 것이다.
이온 메탈 플라즈마법은 RF에너지로 구동되는 코일을 포함하는 물리적 기상 퇴적법이다. 상기의 코일은 스퍼터링 챔버내로 위치되고 타켓으로부터 방출된 스퍼터링 입자를 이온화 한다.
이온 메탈 플라즈마 스퍼터링 장치가 도 11에 도시되어 있다. 이온 메탈 플라즈마 스퍼터링 장치는 기판 홀더(031)를 포함한다. 기판 홀더(031)는 타켓(035)에 거의 평행 배향하게 처리대상이 되는 반도체 기판(32)을 지지한다. 타켓(035)은 적층될 재료(예컨대, 티타늄)로부터 형성된다.
타켓(035)은 DC전원(034)에 접속되어 있고 기판 홀더(031)는 접지되어 있다. 자석((033)은 타켓(035)의 일 표면상에 배치된고, 반대측 표면은 반도체기판(032)과 대면한다. 도 11의 상기 장치는 반도체 기판(032)과 타켓(035)의 사이에 배치되된 코일(036)을 포함하고 있다. 코일(036)은 RF 전원(도시되지 않음)과 접속되어 있다.
타켓(035)으로의 전압의 인가로 인해 스퍼터링 입자가 발생한다. 코일(036)은 고밀도 유도결합 RF 플라즈마를 발생시키고, 상기 플라즈마는 스퍼터링 입자(039)를 이온화 시킨다. 상기의 이온화된 스퍼터링 입자는 그 후, 타켓(035)과 기판 반도체 기판(032) 사이의 전계에 의해 영향을 받아 반도체 기판(032)에 대하여 수직방향에서 입사한다. 이와 같이, 이온 메탈 플라즈마법에 있어서, 스퍼터링 입자는 이온화 되어 그 후, 전계에 의해 영향을 받아 재료(예컨대, 티타늄)의 이센셜(essential) 이방성 스퍼터링을 제공한다.
하나의 구체적인 예로서, 이온 메탈 플라즈마법은 이하의 조건을 채용할 수가 있다. 스퍼터링 챔버(030)의 압력은 20 mTor이다. 기판온도는 150℃ 이다. DC 전원은 약 2.3 kW이다. 코일(036)에 대한 RF 전원은 약 2.8 kW이다.
도 1의 c에서, 티타늄의 이센셜 이방성 스퍼터링 이후에, 질화 티타늄막(004)이 형성된다. 티타늄막(003)과 같이 질화 티타늄막(004)은 반도체 기판(001)과 차후에 형성되는 플러그 재료(예컨대, 텅스텐) 사이의 배리어의 역할을 한다. 또한 질화 티타늄(004)은 차후에 형성되는 플라즈마 재료의 밀착성을 개선한다.
하나의 특정 접근방식에서, 질화 티타늄막(004)은 반응 스퍼터링법으로 적층된다. 상기의 반응 스퍼터링법에서, 티타늄 타켓은 티타늄의 원료가 되고, 타켓으로부터의 티타늄 입자는 장치의 표면에 도달하기 이전에 질소와 반응한다.
이와 같이, 텅스텐과 같은 차후에 적층되는 재료에 대한 배리어 층 또는 밀착층으로 기능하는 티타늄/질화 티타늄(003/004)의 적층막이 형성된다.
티타늄/질화 티타늄(003/004)의 적층막의 적층 이후에, 온도 순환조건이 상기와 같은 적층막의 밀착성을 보다 개선하는데 사용된다. 단지 예시로서, 램프 어닐은 650℃, 30초 동안에 실행된다. 상기의 램프 어닐에 의해, 티타늄막(003)과 층간절연막(002) 사이의 반응 뿐만 아니라 막 재료 사이의 반응으로 이어지고, 적층막의 밀착성이 향상된다.
도 1의 d에서, 텅스텐막(005)이 티타늄/질화 티타늄(003/004)의 적층막의 전면상에 형성된다. 텅스텐 적층 공정은 WF6와 같은 텅스텐 원료 가스를 포함하는 혼합 가스를 포함한다. 하나의 특정 구성에서, 텅스텐막(005)은 온도가 400℃, 압력이 약 6 Torrt로 하여 CVD법으로 적층한다. 상기와 같은 텅스텐(W) CVD 공정은 티타늄/질화 티타늄(003/004)의 적층막의 전면에 텅스텐(005)의 층을 형성하고 그에따라 콘택트 홀(020)을 매입한다.
텅스텐 막(005)의 적층 이후에, 텅스텐막(005)은 에칭 백되어 플러그를 형성한다. 양호하게는, 텅스텐 백 에칭공정은 텅스텐과 질화 티타늄 사이의 선택비를 갖는 정도로 한다.
하나의 예시로서, 텅스텐 에칭 백 공정은 이하의 조건하에서 실행될 수 있다. 각각의 원료 가스는 1분당 sccm(standard cubic centimeters)로 흐르는 WF6와 1분당 약 90sccm 정도로 흐르는 Ar을 포함한다. 에칭 챔버는 압력이 약 280 mTorr이다. 상기와 같은 에칭은 약 600W의 RF 전원으로 반응 플라즈마 에칭된다.
텅스텐 에칭 백 공정은 콘택트 홀 외부에서 질화 티타늄막(004)이 노출할 때까지 실행된다. 텅스텐 에칭 백 공정 이후의 콘택트 구조는 도 2의 a에 도시되어 있다. 콘택트 홀(020)의 외측에서의 잔존 텅스텐을 방지하기 위해, 텅스텐 에칭 백 공정은 과도한 에칭을 할 필요가 있다. 따라서, 도 2의 a에서 도시된 바와 같이, 콘택트 홀(020)에 잔존하는 텅스텐(005)은 티타늄/질화 티타늄(003/004)의 적층막의 상면에 대해 리세스 되다.
텅스텐막(005)의 에칭 백 이후에, 티타늄막(003)과 질화 티타늄막(004)은 에칭된다. 상기와 같은 에칭은 텅스텐(005)과 티타늄/질화 티타늄(003/004)의 적층막사이에서 선택적이다. 콘택트 홀의 외측에서의 티타늄/질화 티타늄막(003/004)의 일부는 제거되고, 도 2의 b에서 도시된 바와 같은 돌출 형상을 갖는 텅스텐 플러그(005)를 갖는 콘택트 구조를 남긴다.
돌출 형상을 갖는 텅스텐(005)을 형성하기 위해, 티타늄/질화 티타늄(003/004)의 적층막의 적층된 두께는 텅스텐(005)이 에칭 백 되는 경우에 발생된 리세스보다 동등하거나 클 수 있다.
티타늄/질화 티타늄(003/004)의 적층막의 에칭의 하나의 예는 다음의 조건하에서 실행될 수 있다. 에칭 가스는 약 10sccm으로 흐르는 Cl2및 30sccm으로 흐르는 Ar을 포함할 수 있다. 에칭 챔버의 압력은 약 200 mTorr이다. 상기의 에칭은 약 300W의 RF 전원으로의 반응성 플라즈마 에칭이다.
돌출형상을 갖는 텅스텐 플러그의 형성 이후에, 텅스텐 전면을 포함하는 배선막이 반도체 기판(001)의 전면상에 형성된다. 배선막은 에컨대, 알루미늄을 포함한다. 상기의 배선막은 그후, 패터닝되어 배선구조(006)를 형성한다. 배선구조(006)의 형성 이후의 반도체 장치는 도 2의 c에 도시되어 있다.
이와 같이, 제1의 실시예에 따르면, 콘택트 구조는 리세스에 반대되는 것과 같은 돌출 형상을 갖는 텅스텐 플러그(005)로 형성된다. 상기와 같은 이로운 형상은 다른 종래의 접근방식에 대해 보다 두터운 티타늄막(003)을 적층함으로서 형성된다. 이와 같이 하여, 플러그 로스가 방지된다.
또한, 제1의 실시예의 티타늄막(003)이 이방성 스퍼터링법으로 적층되므로 콘택트 홀(020) 내부의 티타늄막(003)의 두께는 콘택트 홀(020)의 외부측의 두께보다 작게 된다. 이와 같이, 보다 두터운 티타늄막(003)이 종래의기술과 같이 콘택트 홀(020)의 개구를 협소하게 하지 않고 제공된다. 콘택트 홀(020)의 개구가 감소되지 않으므로, 콘택트 홀(020)은 용이하게 매입되고 전술한 종래의 기술에서 같은 고 저항을 초래하지 않는다.
배선구조(006)와 반도체 기판(001) 사이에서 연장하는 콘택트 구조의 형성에 대한 하나의 특정 실시예를 기술하였고, 두개의 배선층(예컨대, 비아) 사이의 콘택트 구조를 형성하는 제2의 실시예가 기술될 것이다.
도 7의 a에서, 제2의 실시예는 제1의 층간절연막(007)상에 하층배선(009)을 형성하는 것을 포함한다. 제2의 층간절연막(008)이 그 후, 상기의 하부배선(009)의 전면에 형성된다. 단지 예시로서, 제2의 층간절연막(008)은 SiO2를 포함하고, 하부배선(009)은 알루미늄을 포함한다.
도 7의 a에서 도시된 바와 같이, 비아 홀(021)이 제2의 층간절연막(008)을 통해 하부배선(009)까지 형성된다. 비아 홀(021)은 종횡비가 4 이상이고, 더욱 상세하게는 5이상이다. 비아 홀(021)은 또한 내부 직경이 0.3㎛ 이하이고, 더욱 상세하게는 0,2㎛이고, 깊이는 0.8㎛ 이상이고 보다 상세하게는 약 1.0 ㎛이다.
도 7의 b에 도시된 바와 같이, 내부에 비아 홀(021)을 포함하는 티타늄막(003)이 제2의 층간절연막(008)의 표면상에 형성된다. 티타늄막(003)은 비아 홀(021) 외측의 두께가 약 100nm 이상이고, 보다 상세하게는 150nm 이상이다. 제1의 실시예와 유사하게, 티타늄막(003)의 두께는 비아 홀의 직경을 고려하여 선택된다. 예컨대, 비아 홀은 300nm 이하의 직경을 갖을 수 있고, 보다 상세하게는 250nm 이하이다.
제1의 실시예와 유사하게, 티타늄막(003)은 차후에 형성도는 플러그에서의 리세를 방지할 정도로 충분히 커야만 한다. 티타늄막(003)은 또한 비아 홀(021)내에서 충분한 두께를 가져야 한다. 만일, 티타늄막(003)의 막 두께가 지나치게 얇으면 반도체 기판(001)과 다른 비아 재료 사이의 적합한 배리어로서 기능하지 못하고, 밀착성이 부적합하게 된다. 역으로, 티타늄막(003)이 너무 두텁지 않으면, 비아 홀(021)의 개구가 너무 협소하게 되므로, 차후에 비아 홀(021)을 매입하기가 어렵게 된다.
제2의 실시예에 따르면, 티타늄막(003)은 이방성 스퍼터링법으로 적층된다. 상기의 방법은 반도체 기판에 대해 거의 수직으로 입사하는 스퍼터링 입자를 발생시킨다.
여러 이방성 스퍼터링법이 이전에 알려져 있다. 이곳에서 기술된 특정한 제2의 실시예에서는, 콜리메이트 스퍼터링법이 보다 상세하게 기술될 것이다.
콜리메이트 스터터링법은 도 12에 도시되어 있다. 콜리메이트 스터터링 장치는 타켓(035)에 꼭 평행하게 반도체 기판(032)를 지지하는 기판홀더(031를 포함한다. 타켓(035)은 적층될 재료(예컨대, 티타늄)으로부터 형성된다.
타켓(035)은 DC전원(034)에 접속되어 있고, 기판 홀더(031)는 접지되어 있다. 자석(033)은 타켓(035)의 일면상에 배치되고, 반대면은 반도체 기판(032)과 대면한다. 도 12의 상기의 장치는 여기서 콜리메이트(038)라고 불리우는 차폐 플레이트(shielding plate)를 포함한다. 콜리메이트(038)는 타켓(035)과 반도체 기판(032) 사이에 배치되어 있다.
콜리메이트(038)는 스퍼터링 입자(037)들을 분간한다. 즉, 타켓(035)로부터 방출된 여러 스퍼터링 입자(037)중에서 콜리메이트(038)는 특정의 스퍼터링 입자(039)가 반도체 기판(001)을 통하게만 한다. 특정의 스퍼터링 입자(039)는 반도체 기판(001)을 꼭 수직으로 입사하는 스퍼터링 입자이다. 이와 같이, 콜리메이트 스퍼터링법에서, 특정 스퍼터링 입자(039)는 반도체 기판을 통해 선택적으로 통과되고, 그에 따라, 재료(예컨대, 티타늄)의 이센셜 이방성 스퍼터링을 제공한다.
예시로서, 콜리메이트 스터터링법은 이하의 조건을 갖는다. 스퍼터링 챔버는 종횡비가 약 2이다. 스퍼터링 챔버의 압력은 약 2 mTorr이다. 기판의 온도는 약 200℃ 이다. DC 전원은 1.5 kW 이다.
도 7의 c에서, 티타늄의 이센셜 이방성 스퍼터링 이후에, 질화 티타늄막(004)이 형성된다. 온도 순환 공정은 그 후, 티타늄/질화 티타늄(003/004)의 적층막의 밀착성을 향상하도록 또한 실행된다. 온도 순환 공정은 단지 예시로서 램프 어닐이 있다.
도 7의 d에서, 텅스텐막(005)이 적층된다. 텅수텐 적층 공정은 WF6와 같은 텅스텐 원료 가스를 포함하는 혼합가스를 포함한다.
텅스텐 막(005)의 적층 이후에, 텅스텐 막(005)은 에칭되어 플러그를 형성한다. 양호하게는, 텅스텐 에칭 백 공정은 텅스텐과 질화 티타늄 사이의 선택비 정도를 갖는다. 텅스텐 에칭 백 공정은 불소를 함유하는 에칭 가스로하는 반응 이온성 에칭이다.
텅스텐 에칭 백 공정은 비아 홀(021)의 외측에서의 질화 티타늄막(004)이 노출될 때 까지, 실행된다. 텅스텐 에칭 백 공정 이후의 콘택트 구조는 도 8의 a에 도시되어 있다.
텅스텐 막(005)의 에칭 백 이후에, 티타늄막(003) 및 질화 티나타늄막(004)이 에칭된다. 상기와 같은 에칭은 텅스텐(005)과 티타늄막(003/질화 티타늄(004)막 사이에서 선택적이다. 비아 홀(021) 외측의 티타늄/질화 티타늄(003/004)의 적층막의 일부가 제거되어 도 8의 b에 도시된 바와 같은 돌출형상을 갖는 텅스텐을 갖는 콘택트 구조를 남긴다.
돌출 형상을 갖는 텅스텐 플러그(005)를 형성하기 위해, 티타늄/질화 티타늄(003/004)의 적층막의 두께는 텅스텐(005)이 에칭 백 되는 경우에 발생된 리세스보다 동등하거나 클 수 있다. 티타늄/질화 티타늄(003/004)의 적층막의 에칭은 염소가스를 함유하는 원료가스로 하는 반응 플라즈마 에칭이다.
돌출 형상을 갖는 텅스텐 플러그의 형성 이후에, 텅스텐 플러그(005)의 전면상을 포함하는 제2의 배선막이 반도체 기판(001)의 전면에 형성된다. 제2의 배선막은 예시로서 알루미늄을 포함한다. 상기와 같은 제2의 배선막은 그후 패터닝되어 제2의 배선구조를 형성한다. 제2의 배선구조의 형성 이후의 반도체 장치는 도 8의 c에 도시되어 있다.
이와 같이, 제2의 실시예에 따르면, 비아 구조는 리세스와 반대되는 돌출 형상을 갖는 텅스텐 플러그(005)로 형성될 수 있다. 상기와 같은 형상은 종래의 접근방법보다 다른 막에 대해 두터운 티타늄 막(003)을 적층함으로로 형성된다. 이와 같이 하여, 비아의 플러그 로스가 방지된다.
또한, 제2의 실시예의 티타늄막(003)은 이센셜 이방성 스퍼터링법으로 적층되므로, 비아 홀(021)내의 티타늄막(003)의 두께는 비아 홀(021) 외부의 두께보다 적다. 이와 같이 하여, 보다 두터운 티타눔막(003)이 다른 종래의 접근방법에서와 같이 비아 홀(021)의 개구를 협소하게 하지 않으면서 제공될 수 있다. 비아 홀(021)의 개구는 감소되지 않으므로, 비아 홀(021)은 용이하게 매입되고 전술한 바와 같은 다른 종래의 경우에서와 같은 고 저항을 회피할 수 있다.
제1 및 제2의 실시에는 전술한 바와 같이, 입자층(예컨대, 티타늄)을 이방성으로 스퍼터링하는 방법을 기술했지만, 다른 방법도 사용될 수 있다. 예컨대, 제3의 실시예는 제1 또는 제2의 실시예의 여러 공정을 따르지만, 티타늄막을 이방성으로 스퍼터링하는 다른 방법을 포함할 수 있다.
롱 스로우(long throw) 스퍼터링 장치가 도 13에 도시되어 있다. 롱 스로우 스퍼터링 장치는 타켓(035)에 대해 꼭 평행으로 반도체 기판(032)을 지지할 수 있는 기판 홀더(031)를 포함한다. 타켓(035)은 적층된 재료(예컨대, 티타늄)로부터 형성된다.
타켓(035)은 DC전원(034)에 접속되고, 기판 홀더(031)는 접지되어 있다. 자석(033)은 타켓(035)의 일 표면상에 배치되고, 반대면은 반도체 기판(932)과 대면한다. 타켓(035)으로의 전압의 인가는 스퍼터링 입자를 발생시킨다.
롱 스로우 스퍼터링 장치는 챔버 압력 및 타켓(035)과 반도체 기판(032) 사이의 거리에 있어서 종래의 스퍼터링 장치와 다르다. 예컨대, 도 10에 도시되어 있는 바와 같이 종래의 스퍼터링법에서, 스퍼터링은 일반적으로 2.0 내지 10.0 mTorr 정도의 압력으로 실행된다. 이에 비해, 일 실시예에 따르면, 롱 스로우 스퍼터링법은 1.O mTorr 이하와 같은 저압으로 실행된다. 또한 타켓(035)과 반도체 기판(001) 사이의 거리는 종래의 스퍼퍼링 장치에서보다 약 3 내지 6배 정도이다.
저 스퍼터링 챔버압은 스퍼터링 입자에 대한 보다 긴 평균 자유 행정(mean free path)로 이어진다. 따라서, 타켓(035)으로부터 방출된 스퍼터링 입자(039)는 보다 직선의 행정(path)을 갖고, 종래의 스퍼터링 공저에서와 같은 다중산란이 되지 않는다.
타켓(035)과 반도체 기판(001) 사이의 보다 긴 거리는 보다 많은 스퍼터링 입자의 이방성에 이르게 된다. 더욱 상세하게는, 반도체 기판(032)에 대해 기울어진 각도(즉, 거의 비수직인 패스 성분을 갖는다)로 방출된 입자들은 스퍼터링 챔버의 측벽에 부착된다. 따라서, 반도체 기판(001)에 도달하는 스퍼터링입자의 거의 대부분은 수직 입사하고, 그에 따라, 재료(예턴대, 티타늄)의 이센셜 이방성 스퍼터링을 제공한다.
다양한 실시예가 직경이 0.3㎛ 이하인 콘택트 홀 또는 비아 홀에 대해 기술되었지만, 상기와 같은 특정의 콘택트 크기 및 형상은 본 발명을 반드시 한정하는 것으로서 받아들여서는 않된다.
그러나, 본 발명은 상기와 같은 비교적 소형의 콘택트 홀의 크기에 적합한 장점을 제공한다. 특히, 본 발명에 다른 방법은 0.3㎛ 이하의 콘택트 홀/비아 홀에, 보다 상세하게는 직경이 0.25㎛ 이하인 특정의 콘택트 홀/비아 홀에 유리한 점을 갖는다. 상기와 같은 소형의 콘택트/비아 홀에 대해, 텅스텐이 플러그 재료로서 종종 사용되어 전술한 바와 같은 결점이 발생하기 쉽다. 적층 특성을 개선하는 것을 추구 할 수 있지만, 상기와 같은 개선은 특정 배리어 메탈막의 선택과 같은 공정에서의 자유도를 제한한다. 따라서, 소형의 콘택트/ 비아 홀의 크기에 대해, 만족할 만한 적층 특성을 동시에 제공하는 것이 어렵고 플러그 로스의 감소를 실현하는 것이 어렵다. 본 발명은 플러그 로스를 동시에 감소하면서 만족할 만한 적층 특성을 제공하는데 있다.
다양한 실시예가 플러그를 형성할 홀 매입막(예컨대, 텅스텐)의 이전에 이방성으로 적층되는 제1의 막(예컨대, 티타늄)을 포함하는 콘택트 구조(비아 홀을 포함함)를 형성하는 구성 및 방법을 기술하였다. 이방성 적층은 이온 메탈 플라즈마법 등을 포함한다. 일 구성에서, 콘택트 홀 외측의 제1의 막 두께는 100nm 이상이다. 따라서, 홀 매입막 및 제1의 막의 에칭 백 이후에, 플러그는 상향의 돌출부를 갖는 형상을 갖는다. 이와 같이,콘택트/비아 홀은 플러그 로스 및 저항의 증가를 초래하지 않고 매입될 수 있다.
여기서 설명된 다양한 특정 실시예가 상세하게 기술되었지만, 본 발명은 다양한 변화, 대체, 수정 등을 본 발명의 본질에서 벗어남이 없이 포함한다. 따라서, 본 발명은 첨부된 청구항에 의해 한정된 것에만 제한되지 않는다.

Claims (20)

  1. 콘택트 홀 형성방법에 있어서,
    제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막을 통해 홀(hole)을 형성하는 단계와,
    이센셜(essential) 이방성 방식으로 티타늄층을 적층하는 단계와,
    질화 티타늄막을 형성하는 단계와,
    텅스텐막을 형성하는 단계와,
    텅스텐 막을 에칭하는 단계와,
    상기 티타늄 및 텅스텐막을 에칭하는 단계를 포함하는 것을 특징으로 하는 콘택트 홀 형성방법.
  2. 제 1항에 있어서,
    이센셜 이방성 방식으로 티타늄층을 적층하는 단계는 이온 메탈 플라즈마법, 콜리메이트 스퍼터링법 및 롱 스로우(long throw)법으로 구성된 일분으로부터 선택된 방법에 따라 티타늄을 적층하는 단계를 포함하는 것을 특징으로 하는 콘택트 홀 형성방법.
  3. 제 1항에 있어서,
    콘택트 홀을 형성하는 단계는 폭이 0.25㎛ 이하인 콘택트 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 콘택트 홀 형성방법.
  4. 내부에 형성된 콘택트 구조의 홀을 갖는 제1의 절연층의 전면에 제1의 도전층을 이방성으로 적층하는 단계와,
    콘택트 구조의 홀을 내부에 포함하는 도전 매입층을 상기 제1의 도전층의 전면에 형성하는 단계를 포함하는 단계를 포함하는 것을 특징으로 하는 형성방법.
  5. 제 4항에 있어서,
    제1의 도전층을 적층하는 단계는 이온 메탈 플라즈마 물리적 적층법을 포함하는 것을 특징으로 하는 형성방법.
  6. 제 5항에 있어서,
    적층에 관한 이온 메탈 플라즈마법은 챔버 코일에 약 2.0 내지 3.5 킬로와트의 정도 범위의 RF의 전원을 인가하는 것을 포함하는 것을 특징으로 하는 형성방법.
  7. 제 5항에 있어서,
    적층에 관한 이온 메탈 플라즈마법은 제1의 도전층 재료를 포함하는 타켓(target)에 2.0 내지 3.0 킬로와트 범위의 DC전원을 인가하는 것을 포함하는 것을 특징으로 하는 형성방법.
  8. 제 4항에 있어서,
    제1의 도전층을 적층하는 단계는 콜리메이트 스퍼터링법을 포함하는 것을 특징으로 하는 형성방법.
  9. 제 8항에 있어서,
    콜리메이트 스퍼터링법은 약 2의 종횡비를 갖는 콜리메이터(collimator)를 통해 스퍼터링 입자를 이동시키는 단계를 포함하는 것을 특징으로 하는 형성방법.
  10. 제 8항에 있어서,
    콜리메이트 스퍼터링법은 제1의 도전층 재료를 포함하는 타켓에 1.0 내지 2.0 킬로와트 범위의 DC 전원을 인가하는 단계를 포함하는 것을 특징으로 하는 형성방법.
  11. 제 4항에 있어서,
    제1의 도전층을 적층하는 단계는 롱 스로우 스퍼터링법을 포함하는 것을 특징으로 하는 형성방법.
  12. 제 11항에 있어서,
    상기 롱 스로우 스퍼터링법은 단지 1.0 mTorr의 압력으로 스퍼터링 챔퍼에서 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 형성방법.
  13. 제 4항에 있어서,
    상기 제1의 도전층은 티타늄을 포함하는 것을 특징으로 하는 형성방법.
  14. 제 4항에 있어서,
    상기 도전성 매입층을 형성하는 단계는 화확적 증착법(CVD)으로 텅스텐을 적층하는 단계를 포함하는 것을 특징으로 하는 형성방법.
  15. 제4항에 있어서,
    상기 제1의 도전층을 노출시키기 위해 상기 도전성 매입층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 형성방법.
  16. 제 15항에 있어서,
    상기 제1의 절연층을 형성하기 위해 상기 제1의 도전층을 에칭하고, 상기 도전 매입층으로부터 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 형성방법.
  17. 콘택트 구조 형성방법에 있어서,
    콘택트 홀의 표면상의 제2의 두께보다 두터운 콘택트 홀의 외측의 제1의 두께를 갖고 있는 내부에 형성된 콘택트 홀을 구비한 절연층의 전면에 제1의 도전층을 형성하는 단계와,
    콘택트 홀을 내부에 포함하는 상기 제1의 도전층의 전면에 도전성 매입층을 형성하는 단계를 포함하는 것을 특징으로 하는 단계를 포함하는 것을 특징으로 하는 콘택트 구조 형성방법.
  18. 제 17항에 있어서,
    상기 제1의 도전층은 티타늄을 포함하고 상기 제1의 두께는 적어도 100nm인것을 특징으로 하는 콘택트 구조 형성방법.
  19. 제 17항에 있어서,
    상기 도전성 매입층을 형성하기 이전에 상기 제1의 도전층상에 제2의 도전층를 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택트 구조 형성방법.
  20. 제 17항에 있어서,
    상기 도전성 매입층과 상기 제1의 도전층 사이의 선택비를 갖는 에칭으로 상기 도전성 매입층을 에칭하는 단계와,
    상기 제1의 도전층과 상기 도전성 매입층 사이의 선택비를 갖는 에칭으로 상기 제1의 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택트 구조 형성방법.
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