KR19980045143A - 반도체 장치의 평탄화 방법 - Google Patents
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Abstract
고밀도 플라즈마 화학기상증착(CVD) 방법을 이용한 반도체장치의 평탄화 방법이 개시되어 있다. 제1 절연막이 형성되어 있는 반도체기판 상에 도전선 및 제2 절연막을 순차적으로 증착한다. 사진식각 공정으로 상기 제2 절연막 및 도전선을 패터닝한다. 상기 결과물 전면에, 고밀도 플라즈마 CVD 방법으로 순수증착율/스퍼터식각율 (D/S)의 비율이 2.5 이하가 되도록 절연물질을 증착하여 층간절연막을 형성한다. 상기 제2 절연막이 도전선 대신 부식되어 층간절연막 내로 도전선 성분이 침투하지 않아 막의 특성이 열화되지 않는다. 또한, 상기 층간절연막이 증착과 동시에 평탄화되므로, 후속 공정의 진행이 용이해진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 고밀도 플라즈마 화학기상증착(High density plasma chemical vapor deposition; HDP CVD) 방법을 이용하여 평탄화를 이룰 수 있는 반도체장치의 평탄화 방법에 관한 것이다.
반도체장치가 고집적화됨에 따라, 다층 금속화 공정이 실용화되면서 포토리소그래피 공정의 마진을 확보하고 배선길이를 최소화하기 위하여 각 금속층 간에 형성되는 층간절연막(Intermetal dielectric layer; IMD)의 충분한 평탄화가 요구되고 있다. 평탄화를 달성하기 위한 방법으로는 화학기상증착(Chemical vapor deposition; 이하 CVD라 칭함) 산화막의 증착 및 식각, BPSG (Boro-Phospho-Silicate Glass) 리플로우(Reflow), 알루미늄 플로우 (Al Flow), SOG (Spin On Glass) 에치백 (Etch Back) 및 고밀도 플라즈마(HDP) CVD 방법 등이 있다.
특히, 고밀도 플라즈마란 높은 플라즈마 이온 밀도를 갖는 플라즈마 상태를 말하며, 고밀도 플라즈마 CVD 방법은 종래의 플라즈마 증대 CVD (Plasma enhanced CVD; 이하 PE-CVD라 칭함) 방법보다 이온화 효율을 향상시키기 위하여 훨씬 낮은 압력, 예컨대 수 mtorr에서 공정이 진행되고, 플라즈마 챔버 내에 전기장과 함께 자기장이 인가된다. 플라즈마란 이온, 전자 및 다양한 중성종들로 이루어진 부분적으로 이온화된 가스를 말하며, RF 전기장을 저전압에서 가스에 인가함으로써 발생된다. 플라즈마에 자기장을 인가하면 이를 상쇄시키기 위하여 플라즈마 속의 하전된 입자들, 예컨대 전자 및 이온들이 회전운동을 하게 되는데, 이때의 회전반경을 라모(Larmor) 반경이라 한다. 이는 플라즈마가 반자성체(Diamagnetic material)이기 때문에 생기는 현상이며, 라모 반경을 수식으로 표현하면 다음과 같다.
여기서, rl은 라모 반경을 나타내고, m은 충전된 입자의 직경을, v는 자장과 수직방향의 충전된 입자의 속도를, 그리고 B는 자기장의 세기를 나타낸다.
플라즈마를 발생하는 시스템의 크기, 예컨대 반응챔버의 반경이나 전극간의 간격에 비해 상기 라모 반경이 작을 경우 충전된 입자는 인가된 자기장을 따라 한정되는데, 전자의 경우는 이온보다 가벼우므로 시스템의 크기보다 훨씬 작은 라모 반경을 갖게 되어 자기장의 영향을 받는다. 즉, 전자가 전기장과 자기장의 힘에 의하여 회전운동을 하면서 이동하여 전자가 이동하는 거리가 커지게 된다. 따라서, 고밀도 플라즈마 CVD의 경우, 종래의 PE-CVD 보다 많은 가속 에너지를 얻을 수 있으며, 높은 이온화 밀도에 기인하여 더 많은 반응 라디칼이 생성된다. 이러한 고밀도 플라즈마 CVD 방법은 SiH4+ O2+ Ar을 소오스 가스들로 사용하며, 플라즈마 타입에 따라 유도결합 플라즈마(Inductively coupled plasma; ICP), 전자사이클로트론공명(Electron cyclotron resonance; ECR), 및 헬리콘(Helicon) 타입으로 나눌 수 있다.
도 1a 내지 1c는 종래의 고밀도 플라즈마 CVD 방법에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 소정의 도전성 패턴들, 예컨대 게이트나 비트라인 등이 형성되어 있는 반도체기판(10) 상에 제1 절연막(12)을 형성한다. 이어서, 상기 제1 절연막(12) 상에 금속물질을 증착하고 이를 사진식각 공정으로 패터닝하여 도전선(14)을 형성한다. 다음에, 상기 도전선(14) 상에 SiH4+ O2+ Ar을 소오스 가스들로 사용하는 고밀도 플라즈마 CVD 방법으로 층간절연막(16)을 형성한다.
이때, 고밀도 플라즈마 CVD 방법은 도전선(14) 사이의 갭(Gap)을 매립시키기 위한 직류(DC) 바이어스를 증착과 동시에 인가하기 때문에, 아르곤(Ar), 산소(O2), 및 SiH4의 스퍼터링 소오스의 이온화가 진행되고 스퍼터링을 위한 충분한 에너지가 공급된다. 따라서, 도 1a에 도시된 바와 같이, 증착과 스퍼터링 공정이 인-시튜(In-situ)로 연속적으로 진행됨으로써, 0.25 마이크론급 이하의 디자인 룰을 갖는 반도체 장치에서 보이드(Void) 없이 도전선(14) 사이의 갭을 매립시킬 수 있는 층간절연막(16)을 형성할 수 있다.
그러나, 종래의 고밀도 플라즈마 CVD를 이용한 반도체장치의 평탄화 방법에 의하면, 고밀도 플라즈마 CVD 공정을 진행할 때 평탄화 및 갭 매립을 위하여 스터퍼 식각량을 많이 할 경우 도 1c에 도시된 바와 같이 도전선(14)의 모서리가 식각되는 부식(Erosion) 현상이 발생한다. 특히, SiH4를 실리콘(Si) 소오스로 사용할 경우, [순수 증착율] / [스퍼터 식각율]의 비율이 2.5 이하가 되면 도전선(14)의 부식이 발생한다.
여기서, 순수 증착율(Net depositoin rate)이란 스퍼터 식각되면서 증착되는 증착율을 나타낸다. 스퍼터 식각율(Sputter etch rate)은 동일한 조건 하에서 Si 소오스 가스인 SiH4가스를 제외시켜 증착은 되지 않고 아르곤(Ar) 스퍼터 식각만 되게 했을 때의 SiO2의 스퍼터 식각율을 나타낸다.
이와 같이 도전선(14)이 부식되면, 고밀도 플라즈마 CVD막으로 이루어진 층간절연막(16) 내에 금속 성분이 침투하여 막의 특성이 열화된다.
따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 고밀도 플라즈마 CVD 방법으로 증착된 절연막 내에 도전선의 성분이 침투하지 않는 반도체장치의 평탄화 방법을 제공하는데 있다.
도 1a 내지 1c는 종래방법에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 4는 본 발명에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 고밀도 플라즈마 화학기상증착 방법을 이용하여 각각, D/S =3.0의 비율로 증착한 경우와 D/S = 2.0의 비율로 증착한 경우를 나타내는 SEM 사진들이다.
도면의 주요부분에 대한 부호의 설명
10, 100 ... 반도체기판12, 102 ... 제1 절연막
14, 104 ... 도전선
16, 108 ... 층간절연막
상기 과제를 이루기 위하여 본 발명은, 제1 절연막이 형성되어 있는반도체기판 상에 도전선 및 제2 절연막을 순차적으로 증착하는 단계; 사진식각 공정으로 상기 제2 절연막 및 도전선을 패터닝하는 단계; 및 상기 결과물 전면에, 고밀도 플라즈마 CVD 방법으로 순수증착율/스퍼터식각율 (D/S)의 비율이 2.5 이하가 되도록 절연물질을 증착하여 층간절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 평탄화 방법을 제공한다.
바람직하게는, 상기 제2 절연막은 SiO2, SiON, SiOF, SiN 및 SOG의 군에서 선택된 어느 하나로 형성한다.
상기 층간절연막을 형성하는 단계 후, 상기 층간절연막 상에 제3 절연막을 CVD 방법으로 증착하는 단계; 상기 제3 절연막, 층간절연막 및 제2 절연막을 식각하여 상기 도전선을 노출시키는 비아 홀을 형성하는 단계; 및 상기 비아 홀이 형성된 결과물 상에 도전선을 형성하는 단계를 더 구비할 수 있다.
또한, 상기 층간절연막을 형성하는 단계 후, 상기 층간절연막 상에 제3 절연막을 CVD 방법으로 증착하는 단계; 및 화학기계적 연마(Chemical mechanical polishing; 이하 CMP라 칭함) 방법에 의해 상기 제3 절연막을 연마하여 글로벌 평탄화를 이루는 단계를 더 구비할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2 내지 도 4는 본 발명에 의한 반도체장치의 평탄화 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 소정의 도전성 패턴들, 예컨대 게이트나 비트라인 등이 형성되어 있는 반도체기판(100) 상에, 상기 도전성 패턴들과 후속 공정에서 형성될 도전선을 절연시키기 위한 제1 절연막(102)을 형성한다. 이어서, 상기 제1 절연막(102) 상에 금속물질을 증착하여 도전선(104)을 형성한 후, 그 위에 절연물질, 예컨대 SiO2, SiON, SiOF 또는 SiN을 CVD 방법으로 증착하여 제2 절연막(106)을 형성한다.
도 3을 참조하면, 사진식각 공정으로 상기 제2 절연막(106) 및 도전선(104)을 패터닝한다.
도 4를 참조하면, 상기 제2 절연막(106) 및 도전선(104)이 패터닝된 결과물 전면에 SiH4+ O2+ Ar을 소오스 가스들로 사용하는 고밀도 플라즈마 CVD 방법을 순수증착율/스퍼터식각율 (이하, D/S라 칭함) 의 비율을 2.5 이하로 하여 절연물질을 증착함으로써 층간절연막(108)을 형성한다. 이때, 고밀도 플라즈마 CVD 방법은 도전선(104) 사이의 갭을 매립시키기 위한 직류(DC) 바이어스를 증착과 동시에 인가하기 때문에, 아르곤(Ar), 산소(O2), 및 SiH4의 스퍼터링 소오스의 이온화가 진행되고 스퍼터링을 위한 충분한 에너지가 공급된다. 따라서, 증착과 스퍼터링 공정이 인-시튜로 연속적으로 진행됨으로써, 보이드 없이 도전선(104) 사이의 갭을 매립시킬 수 있는 층간절연막(108)을 형성할 수 있다.
또한, 평탄화 및 갭 매립을 위하여 스터퍼 식각량을 많이 할 경우, 예컨대 D/S의 비율을 2.5 이하로 하면, 도 4에 도시된 바와 같이 도전선(104) 대신 제2 절연막(106)이 부식된다. 따라서, 고밀도 플라즈마 CVD막으로 이루어진 층간절연막(108) 내로 도전선 성분이 침투하지 않아 막의 특성이 열화되지 않는다.
이어서, 도시하지는 않았으나, 상기 층간절연막(108) 상에 제3 절연막, 예컨대 SiO2막을 CVD 방법으로 증착하고, 상기 제3 절연막, 층간절연막(108) 및 제2 절연막(106)을 식각하여 상기 도전선(104)을 노출시키는 비아 홀을 형성한 후, 상기 비아 홀이 형성된 결과물 상에 또다른 도전선을 형성하는 단계를 더 구비할 수 있다.
또한, 글로벌(global) 평탄화를 원할 경우, 상기 제3 절연막을 CVD 방법으로 증착한 후, CMP 방법에 의해 상기 제3 절연막을 연마하여 글로벌 평탄화를 이루는 단계를 더 구비할 수 있다. 이때, 상기 층간절연막(108)을 D/S의 비율을 2.5 이하로 하여 형성할 경우 그 자체로서 로컬(local) 평탄화가 이루어지므로, CMP로 제거하는 제3 절연막의 양을 줄일 수 있다.
도 5a 및 5B는 고밀도 플라즈마 CVD 방법을 이용하여 각각, D/S = 3.0의 비율로 증착한 경우와 D/S = 2.0의 비율로 증착한 경우를 나타내는 주사전자현미경(Scanning electron microscope; SEM) 사진들이다.
도 5a 및 5B로 부터 알 수 있듯이, D/S의 비율이 낮을수록 고밀도 플라즈마 CVD막을 증착한 상태에서 평탄화가 이루어지므로 후속 공정을 진행하기가 용이하다.
상술한 바와 같이 본 발명에 의한 반도체장치의 평탄화 방법에 의하면, 도전성 상부를 CVD 절연막으로 이루어진 제2 절연막으로 캡핑시킨 후, D/S의 비율을 2.5 이하로 하여 고밀도 플라즈마 CVD 방법으로 층간절연막을 형성한다. 따라서, 상기 제2 절연막이 도전선 대신 부식되어 층간절연막 내로 도전선 성분이 침투하지 않아 막의 특성이 열화되지 않는다. 또한, 상기 층간절연막이 증착과 동시에 평탄화되므로, 후속 공정의 진행이 용이해진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할수 있을 것이다.
Claims (1)
- 제1 절연막이 형성되어 있는 반도체기판 상에 도전선 및 제2 절연막을 순차적으로 증착하는 단계;사진식각 공정으로 상기 제2 절연막 및 도전선을 패터닝하는 단계; 및상기 결과물 전면에, 고밀도 플라즈마 화학기상증착 방법으로 순수증착율/스퍼터식각율 (D/S)의 비율이 2.5 이하가 되도록 절연물질을 증착하여 층간절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 평탄화 방법.
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| KR1019960063304A KR19980045143A (ko) | 1996-12-09 | 1996-12-09 | 반도체 장치의 평탄화 방법 |
Applications Claiming Priority (1)
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| KR1019960063304A KR19980045143A (ko) | 1996-12-09 | 1996-12-09 | 반도체 장치의 평탄화 방법 |
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| KR19980045143A true KR19980045143A (ko) | 1998-09-15 |
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| KR1019960063304A KR19980045143A (ko) | 1996-12-09 | 1996-12-09 | 반도체 장치의 평탄화 방법 |
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| KR (1) | KR19980045143A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299514B1 (ko) * | 1999-06-23 | 2001-11-01 | 박종섭 | 반도체 소자의 제조방법 |
-
1996
- 1996-12-09 KR KR1019960063304A patent/KR19980045143A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299514B1 (ko) * | 1999-06-23 | 2001-11-01 | 박종섭 | 반도체 소자의 제조방법 |
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