CN1321892A - 特定用途的基于事件的半导体存储器测试系统 - Google Patents

Abstract

一种用于测试半导体器件的半导体测试系统,设有多个不同的测试器模块和一算法模式产生器(ALPG),该算法模式产生器产生专用于被测器件中预期存储器的算法模式,从而获得低成本和特定用途的存储器测试系统。该半导体测试系统包括两个或更多个性能相互不同的测试器模块;一个用于产生算法模式的ALPG模块,该算法模式对该存储器是特定的;一测试系统主机,以容纳测试器模块和ALPG模块之组合;一测试固定装置,用于电连接该测试器模块和被测器件;一设置在该测试固定装置上的操作板,用于安装被测器件;及一主计算机,通过经测试器总线与测试器模块的通信,以控制该测试系统总的运行。

Description

特定用途的基于事件的半导体存储器测试系统

本发明涉及一种半导体测试系统，用于测试半导体集成电路，例如大规模集成(LSI)电路，更具体地说，是涉及一种低成本的半导体测试系统，该系统具有基于事件的测试器结构，其设置专用于测试特定型号的存储器件。本发明之基于事件的半导体存储器测试系统是通过自由组合多个性能相同或不同的测试器模块和一个算法模式产生模块而构成，该算法模式产生模块用于具体针对想要测试的存储器件产生一个算法测试模式，从而建立一低成本测试系统。除了安装在该测试系统的一主机中的该测试器模块和算法模式产生模块之外，还有一个只对于被测试的存储器才有的功能模块，该模块可以安装在测试固定装置中，从而构成一存储器测试系统，该系统既能实现存储器测试，又能实现与存储器测试相关的特别处理。

图1是表示一半导体测试系统之示例的示意方框图，该系统为常规技术中用于测试半导体集成电路(“被测器件”或“DUT”)的系统，也称为IC测试器。

在图1的示例中，一测试处理器11是一个专用的处理器，它设置于该半导体系统内，通过测试器总线TB以控制该测试系统的运行。根据测试处理器11的模式数据，一模式产生器12提供时序数据和波形数据分别给一时序发生器13和一波格式器14。测试模式由波格式器14采用模式产生器12的波形数据和时序发生器13的时序数据而产生，该测试模式通过驱动器15被提供给被测器件(DUT)。

在这种情况，被测器件(DUT)19是一存储器件，用于该DUT的测试模式包括地址数据、写入数据和控制数据。在该DUT的预定地址中写入预定数据后，地址中的数据被读出，以确定在存储器中的数据是否与该写入数据相同。

更具体地说，通过一模拟比较器16以一预定的起点电压为基准，把从该DUT19中读出的数据转换为逻辑信号；由逻辑(模式)比较器17，对该逻辑信号与所期望的、来自模式产生器12的数据值(写入数据)进行比较。该逻辑比较的结果被存储在故障存储器18并在以后的故障分析阶段被用到，该存储器18对应于该DUT的地址。在这种存储器测试中，用于写入或读出被测试存储器件的地址数据和写入数据可以是一个模式，该模式由一个基于数学算法的序列而产生。这样一个模式产生算法将根据特定的被测试存储器件之物理结构和测试目的而选择。

以上提到的电路结构被设置到该半导体测试系统的每一测试引线。因此，由于大规模半导体测试系统有大量的测试引线，例如从256个测试引线到2048个测试引线，相同数量的、如图1所示的电路结构被组合起来，实际的半导体测试系统成为一个很大的系统。图2所示为这样一个半导体测试系统的外观的一个示例。该半导体测试系统主要由一主机22、测试头24和工作站26组成。该工作站26是一台计算机，例如，配置有图形用户接口(GUI)，其功能是作为该测试系统与用户之间的接口。该测试系统的运行、测试程序的产生及测试程序的执行都是通过工作站26而被实施。主机22包括大量的测试引线，每一个都具有如图1所示的测试处理器11、模式产生器12、时序发生器13、波格式器14和比较器17。

测试头24包括大量的印刷电路板，每一电路板都具有如图1所示的引线电子线路20。驱动器15、模拟比较器16和用于切换被测器件引线的开关(未示出)被设置于引线电子线路20中。例如，测试头24为圆柱形，其中构成引线电子线路20的印刷电路板呈放射状排列。在测试头24的上表面，被测器件19被插入在操作板28之中心附近的测试槽中。

在引线电子线路20和操作板28之间，设置有一引线(测试)固定装置27，该固定装置27是一个接触式结构，用于通过它传送电信号。引线固定装置27包括大量的接触器，例如pogo引线(pogo-pin)，用于电连接引线电子线路20和操作板28。如以上所提到的，被测器件19从引线电子线路接收测试模式，并产生应答输出信号。

在常规的半导体测试系统中，为了产生施加于被测器件的测试模式，该测试数据已被采用，它由被称之为基于周期的格式(cyclebased format)来描述。在该基于周期的格式中，每一个在该测试模式中可变的格式是针对半导体测试系统的每一测试周期(测试器频率)而被描述。更明确地说，在该测试数据中的测试周期(测试器频率)描述、波形(波形种类、边缘时序)描述和向量描述详细说明了在特定测试周期中的测试模式。

在被测器件的设计阶段，在计算机辅助设计(CAD)的环境下，通过一测试台，所设计出的结果数据由一逻辑模拟处理而得以鉴定。然而，通过测试台而获得的该设计鉴定数据采用基于事件的格式来描述。在基于事件的格式中，特定测试模式中的每一个变化点(事件)被根据时间段描述，例如从“0”到“1”或从“1”到“0”。该时间段的定义，例如，采用从一预定参考点开始的绝对时间段或是在两个邻近事件之间的相对时间段。

本发明的发明人在美国专利申请号为09/340,371的文件中公开了两种测试模式之间的比较，一种是采用该基于周期的格式中的测试数据的测试模式构成，另一种是采用基于事件的格式中的测试数据的测试模式构成。本发明的发明人还提出了一种基于事件的测试系统，作为一种新概念的测试系统。在属于该发明之相同受让人的美国专利申请号为09/406,300的文件中，对于这种基于事件的测试系统的结构及运行给出了详细说明。

如上所述，在半导体测试系统中，设置了大量的印刷电路板以及诸如此类物等，其数量等于或大于测试引线的数量，导致一个在总体上非常大的系统。在常规的半导体测试系统中，印刷电路板等相互是相同的。

例如，在一高速及高鉴别力的半导体测试系统中，例如测试频率为500MHz，时序精度为80微微秒，印刷电路板对于所有的测试引线都具有同样强的能力，每一引线都能满足该测试频率和时序精度。因此，这种常规的半导体测试系统不可避免地变成一个成本非常昂贵的系统。而且，由于在每一测试引线采用相同的电路结构，该测试系统只能实施有限的测试类型。

例如，在用于测试存储器件的半导体测试系统中，用于产生施加于被测存储器的算法测试模式的算法模式产生器(ALPG)，其配置使得它能对于预期的存储器件产生任何类型的模式。然而，最适合于存储器件的算法模式根据存储器件的类型而不同。因此，在这种情况下，被测试的存储器的类型是有限的，这样的算法模式产生器导致其包括一些将在测试中从未被使用的功能，这就增加了总的成本。

而且，在常规的半导体存储器测试系统中，该算法模式产生器(ALPG)产生一个直接施加于被测存储器件的算法测试模式。在此情况下，该测试模式必须被以该被测存储器的实际运行速度而产生。因此，所设计的该算法模式产生器(ALPG)必须使其能够高速产生算法测试模式，从而导致成本的进一步增加。

常规的半导体测试系统之所以在如上所述的所有测试引线中设置相同的电路结构，结果使其不能通过具有不同的电路结构以同时实施两种或更多种类型不同的测试，其原因之一在于该测试系统的配置使其采用基于周期的测试数据而产生测试模式。在采用基于周期的概念产生测试模式的过程中，其软件和硬件都趋于复杂，因此，要在该测试系统中包含不同的电路结构和相关的软件，实际上是不可能的，这将使该测试系统更加复杂。而且，由于这些原因，对于用于存储器件测试的算法模式产生器(ALPG)而言，有必要实现高速运行并产生适于所有类型存储器件的测试模式。

为更清楚地解释以上提到的原因，根据图3所示的波形，对两种测试模式构成做简单的比较，即一种是采用基于周期的格式中的测试数据的测试模式构成，另一种是采用基于事件的格式中的测试数据的测试模式构成。更详细的比较被公开在以上提到的美国专利申请中，该申请属于与本发明相同的受让人。

如图3的示例所示，其中，测试模式的产生，是根据在大规模集成电路(LSI)的设计阶段中实施的逻辑模拟所得到的数据。该结果数据被存储在转储文件(dump file)37中，该转储文件37的输出中设有基于事件的格式的数据，该格式表示所设计之LSI器件的输入和输出中的变化，并具有图3右下方所示的说明38，例如，用于表示波形31。

在该示例中，假设通过采用以上的说明构成如波形31所示的测试模式，该波形31分别说明了产生于引线(测试器引线或测试通路)Sa和Sb的测试模式。描述该波形的事件数据由置位边缘San、Sbn及其时序(例如，从一参考点开始的时间段)、复位边缘Ran、Rbn及其时序组成。

在根据基于周期的概念的常规半导体测试系统中，为产生所用的测试模式，测试数据必须被分为测试周期(测试器频率)、波形(波形类型及其边缘时序)和向量。这种描述的示例如图3之中部和左部所示。在基于周期的测试模式中，如图3之中部的波形33所示，测试模式被分为各个测试周期(T1、T2和T3)以详细说明各测试周期的波形和时序(延时)。

对于这种波形、时序和测试周期的数据说明之示例参见时序数据(测试计划)36所示。波形的逻辑“1”、“0”或“Z”的示例如向量数据(模式数据)35所示。例如，在时序数据36中，测试周期由“频率”描述，以定义测试周期之间的时间间隔；波形由RZ(归零)、NRZ(未归零)和XOR(异或)来描述。此外，每一波形的时序由自相应的测试周期之一预定边缘开始的延时来限定。

如上文所述，由于常规半导体测试系统在基于周期的过程中产生测试模式，模式产生器、时序发生器和波格式器中的硬件结构趋于复杂，相应地，在这样的硬件中所用的软件也变得复杂。此外，由于所有的测试引线(例如在以上示例中的Sa和Sb)由共同的测试周期所限定，因而不可能同时在各测试引线中产生不同周期的测试模式。

因此，在常规的半导体测试系统中，同样的电路结构被用于所有的测试引线，在其中不可能组合不同电路结构的印刷电路板，结果，不可能同时以并行方式进行不同的测试，例如模拟块测试和数字块测试；而且，例如，高速型测试系统也需要包括低速硬件配置(例如高电压和大振幅发生电路及驱动截止电路，等等)，因此，在这样一个测试系统中，高速性能得不到充分的改善。

相反，为了通过采用基于事件的方法产生测试模式，只需要读出存储于事件存储器中的置位/复位数据和相关的时序数据，所需的硬件和软件结构非常简单。而且，每一个测试引线能够按照其是否有任何事件而独立地工作，而不是按照测试周期和各种相关的数据；因此，同时能够产生不同功能和频率范围的测试模式。

如上所述，该发明的发明人已提出了基于事件的半导体测试系统，在该基于事件的测试系统中，由于其所包含的硬件和软件在结构和内容上都很简单，有可能提出一种在其中的测试引线中具有不同硬件和软件的总的测试系统。而且，由于每个测试引线可相互独立地工作，能够同时以并行方式执行在功能和频率范围上相互不同的两个或更多个测试。由于基于事件的测试系统具有很强的灵活性，因而有可能同时对被测器件中的存储块和逻辑块进行测试。此外，有可能建立一个低成本的、基于事件的存储器测试系统，该系统专用于一种存储器件和一种测试目的。

因此，本发明的目的在于提供一种半导体测试系统，它通过在测试固定装置中设有对应于测试引线的不同能力的测试器模块和被用于特定用途的功能模块，实现特定的用途。

本发明的另一目的在于提供一种半导体测试系统，它通过设有逻辑测试器模块和对应于测试引线的存储测试器模块的任意组合，能够同时以并行方式测试系统集成电路(单芯片系统)中不同的功能芯，例如其中所设的处理器芯和存储器芯。

本发明的又一目的在于提供一种简单、成本低的半导体存储器测试系统，它通过组合对应于测试引线的不同能力的测试器模块和为特定用途所设计的算法模式产生器模块，从而能够根据所测存储器件之类型或测试目的进行配置。

本发明的又一目的在于提供一种简单、成本低的半导体存储器测试系统，它通过组合对应于测试引线的不同能力的测试器模块、为特定用途所设计的算法模式产生器模块和与所测存储器件有特定关系的功能模块，从而能够根据所测存储器件之类型或测试目的进行配置。

本发明的又一目的在于提供一种简单、成本低的半导体存储器测试系统，它通过组合对应于测试引线的不同能力的测试器模块和由现场可编程门阵列(FPGA)构成的算法模式产生器模块，从而能够根据所测存储器件之类型或测试目的进行配置。

本发明的又一目的在于提供一种半导体存储器测试系统，它设有对应于测试引线的不同能力的测试器模块，其中，在测试系统主机和测试器模块之间的接口规格实现了标准化，以在主机中自由地容纳不同引线数和性能的测试器模块。

本发明的又一目的在于提供一种半导体测试系统，它能以低成本测试所测半导体器件，并进一步加强其性能以满足未来的需要。

本发明的半导体存储器测试系统，包括两个或更多个测试器模块，它们的性能彼此不同；一算法模式产生器(ALPG)模块，用于产生算法模式，该算法模式对于被测存储器件是特定的；一测试系统主机，用于在其中安装两个或更多个测试器模块和ALPG模块的组合；一测试固定装置，设置于该测试系统主机上，用于电连接该测试器模块和被测器件；一设置于该测试固定装置中的功能模块，用于实现一个功能，该功能对于被测存储器件是特定的、并与该被测存储器件的测试结果有关；及一主计算机，通过经测试器总线与该测试系统中的测试器模块和ALPG模块进行通信，该主计算机用于控制该测试系统总的运行。

本发明的半导体存储器测试系统利用该ALPG模块，该模块的设计令其只产生对于特定存储器件或测试目的所需的算法模式。因而在本发明中，可以选择性地构成测试器模块和ALPG模块的各种组合，从而建立一个低成本的测试系统，该系统对于预期的被测存储器件是特定的。

在本发明的半导体存储器测试系统中，该功能模块被设置于测试固定装置中，该测试固定装置电连接于测试器模块和被测器件，这样的测试固定装置根据被测器件或预期的目的而用其它的测试固定装置替代。该测试器模块由多个测试器板组成，其中，在主计算机的控制下，每个测试器板提供测试模式给相应的器件引线，并鉴定被测器件的响应输出。

在本发明的基于事件的存储器测试系统中，专为特定用途所设计的功能模块被安装在测试固定装置(引线固定装置)中。因此，该测试系统能够实现专用于被测存储器件的功能及与测试结果相关的功能，例如被测存储器件中存储单元的修复。结果，通过根据被测存储器件而替代测试固定装置，能够实现一种结构简单、成本低的半导体存储器测试系统。

在本发明的半导体存储器测试系统中，每个测试引线能相互独立地工作。因此，两个或更多个测试引线组能够同时以并行方式实现对不同器件或器件中不同的块的测试。因此，能够同时并行地测试单芯片系统(system-on-chip)IC中的多个不同的功能块(芯)，例如逻辑芯和存储芯。

由于本发明的半导体测试系统具有模块化结构，根据被测器件的类型和测试目的，可以自由地构成所需的测试系统。而且，该基于事件的测试系统的硬件能够得到显著地缩减，而该测试系统的软件能够被显著地简化。因而，不同能力和性能的测试器模块能够被共同安装在同一测试系统中。而且，该基于事件的测试系统之总的物理尺寸被大大减小，从而导致成本的进一步降低、减小底面积和节省相关的成本。

以下结合附图说明本发明的优选实施例。

图1是常规技术中的一种半导体测试系统(LSI测试器)的基本配置方框图；

图2是常规技术中的一种半导体测试系统的示例的外形示意图；

图3是用于比较两个示例的图表，其中一个示例是在常规半导体测试系统中产生基于周期的测试模式的说明，另一个示例是在本发明之半导体测试系统中产生基于事件的测试模式的说明；

图4是测试系统配置的示例的方框图，用于由本发明的基于特定用途的、基于事件的存储器测试系统对存储器件进行测试；

图5是根据本发明的事件测试器中电路配置之示例的方框图，该事件测试器设置于事件测试器板中，该事件测试器板被组合在一测试器模块中；

图6是通过组合本发明的多个测试器模块而建立的一半导体测试系统的示意图，该测试系统具有被分为不同性能的测试引线；

图7A是半导体测试系统配置之示例的方框图，该系统用于测试包含存储器的半导体器件；

图7B是半导体测试系统配置之另一示例的方框图，该系统用于测试包含存储器的半导体器件；

图8是一种用于提供事件数据给测试器模块、使得由ALPG模块产生算法模式的结构方框图；

图9是显示根据本发明之半导体测试系统的示例之组件的外形示意图。

本发明的实施例参见图4至图9所示。图4所示是本发明之半导体测试系统的基本结构方框图，用于测试其中包含存储块和逻辑块的半导体器件。在该示例中，假设所测半导体器件中的存储块具有修复能力，即使当存在有缺陷的存储单元时，有缺陷的存储单元能够由多余的存储单元替代，从而恢复该存储块。

在本发明的半导体测试系统中，测试头(测试器主机)的设置使得一个或多个模块化测试器(以下称为“测试器模块”)被有选择地安装于其中。该被安装的测试器模块可以是多个相同的、取决于所需测试器引线数的测试器模块，或是不同测试器模块的组合，例如高速模块HSM和低速模块LSM。对于需作存储器测试的被测器件，为该存储器测试所专门设置的测试器模块135也可以被包括在如图7所示的测试系统中。

以下将参照图6进行说明。每一测试器模块被配置以多个事件测试器板43，例如8块测试器板。此外，每一事件测试器板包括多个事件测试器66，这些事件测试器对应多个测试器引线，例如32个事件测试器对应32个测试器引线。因此，在图4所示的示例中，一事件测试器板43处理该器件的存储块测试，而其它事件测试板43用于该器件的逻辑块测试。

在图4的测试系统中，多个事件测试器板43通过系统总线64受控于测试器控制器41，该控制器是该测试系统的主计算机。如上所述，例如，8块事件测试器板43可以被安装在一个测试器模块中。尽管在图4中未示出，本发明之测试系统的典型配置是由两个或更多个如图6所示的测试器模块组成。

在图4的测试系统中，事件测试器板43施加一测试模式(测试信号)给被测器件19，并检验由于该测试模式致使该被测器件发出的响应信号。在该例中，根据测试结果，为了以被测存储器的多余存储区中的存储单元替代被测存储器中的缺陷存储单元，在该测试系统中设置一修复模块48。以下将说明，这样一个功能模块被设置于该测试系统的一测试固定装置(引线固定装置)中。

每一事件测试器板43包括作为例如32个通道的事件测试器661-6632、接口53、处理器67和存储器68。每一事件测试器66对应一个测试器引线，其内部结构与相同测试器板的其它事件测试器的结构相同。在该例中，事件测试器66包括一事件存储器60、一事件执行单元47、一驱动器/比较器61和测试结果存储器57。

该事件存储器60存储事件数据，用于产生测试模式。事件执行单元47根据该事件存储器60中的事件数据而产生测试模式。该测试模式通过该驱动器/比较器61而被施加于被测器件(DUT)19。在此情况下，用于被测器件之存储块的测试模式是一算法序列，在该系统中采用一算法模式产生器(ALPG)模块(如图7)。因此，该ALPG模块提供事件数据给该事件存储器，用于产生算法测试模式。

图5所示的方框图更详细地显示了事件测试器板43中的事件测试器66配置的示例。在上述的美国专利申请号09/406,300及美国专利申请号09/259,401中，对于基于事件的测试系统做了更详细的说明，这两项专利申请属于该发明的相同受让人。在图5中，与图4中之方块相同的方块以相同的参考标号表示。

接口53和处理器67通过系统总线64而连接在测试器控制器或主计算机41上(见图4)。例如，接口53用于转送测试器控制器41的数据至事件测试器板中的一寄存器(未示出)，以把事件测试器分配给被测器件的输入/输出引线。例如，当主计算机41发送一组分配地址到系统总线64，接口53解释该组分配地址，并允许主计算机的数据被存储在特定的事件测试器板中的寄存器。

例如，处理器67被设置在每一事件测试器板43中，并控制事件测试器板43中的运行，包括事件(测试模式)的产生、对被测器件输出信号的鉴定和故障数据的采集。该处理器67能够被设置在每一测试器板上或是每几个测试器板上。此外，处理器67并不总是有必要设置在该事件测试器板43中，但是由测试器控制器41能够直接实现对该事件测试器板的相同的控制功能。

例如，在最简单的情况下，地址控制器58是一程序计数器，该地址控制器58控制被传送至故障数据存储器57和事件存储器60的地址。该事件时序数据作为一测试程序，从主计算机被传送至事件存储器60并被存储在其中。

该事件存储器60存储如上所述的事件时序数据，该数据定义了该事件中的每一时序(从“1”到“0”和从“0”到“1”的改变点)。例如，事件时序数据被存储为两种数据，一种表现为参考时钟周期的整数倍，而另一种表现为参考时钟周期的几分之一。优选的是，该事件时序数据在被存储于事件存储器60之前先被压缩。

在图5的实施例中，图4中的事件执行单元47的设置采用一解压单元62、一时序计数/比例逻辑(timing count/scaling logic)63和事件发生器64。该解压单元62对事件存储器60的压缩时序数据进行解压缩(再现)。该时序计数/比例逻辑63通过总计或修改事件时序数据，产生每一事件的时间长度数据。该时间长度数据由自一预定参考点起的时间长度(延时)表示每一事件的时序。

事件发生器64根据时间长度数据产生一测试模式，并通过驱动器/比较器61，向被测器件(DUT)提供该测试模式。因此，通过鉴定其响应输出，测试该被测器件(DUT)19的一个特定引线。如图4所示，该驱动器/比较器61主要由一驱动器和一比较器构成，其中驱动器驱动被施加于该特定器件引线的测试模式，比较器确定器件引线之输出信号的电压电平，并将该输出信号和所期望的逻辑数据进行比较，该输出信号是由该测试模式引发的。

在以上所概述的事件测试器中，被施加于被测器件的输入信号、与被测器件的输出信号相比较的期望信号是由基于事件格式的数据产生的。在该基于事件格式中，在输入信号和期望信号上的改变点之信息是由动作信息(置位和/或复位)和时间信息(自一特定点的时间长度)构成。

如上所述，在常规的半导体测试系统中，已采用基于周期的方法，该方法所需的存储容量小于基于事件之结构所需容量。在基于周期的测试系统中，输入信号和期望信号的时间信息是由周期信息(频率信号)和延时信息构成。输入信号和期望信号的动作信息是由波形数据和模式数据构成。在此设置中，延时信息能够只由有限数量的数据来限定。而且，为了灵活地产生模式数据，其测试程序必须包括在其中许多循环、跳转和(或)子程序。因此，常规的测试系统需要复杂的结构和操作过程。

在基于事件的测试系统中，没有必要采用基于周期的常规测试系统中那么复杂的结构和操作过程，因此容易增加测试引线的数量和(或)在相同的测试系统中组合不同性能的测试引线。尽管基于事件的测试系统需要大容量的存储器，但这种存储器容量的增加并不是主要问题，因为在当今，存储器密度的增加和存储器成本的降低都得到了迅速地、不断地发展。

如上所述，在基于事件的测试系统中，每一个测试引线或每一组测试引线能够彼此独立地进行测试工作，因此，在必须进行多个不同类型的测试的情况下，例如在测试单芯片系统时，该芯片包括多个诸如逻辑芯和存储芯的功能块(芯)，这种不同类型的测试能够同时以并行方式得以实施。而且，这种不同类型测试的开始和结束时序能够被独立地建立。

图6是通过组合本发明的多个测试器模块而建立的一半导体测试系统的示意图，该测试系统具有被分为不同性能的测试引线。

例如根据连接到测试头124的测试固定装置127的引线数、被测器件的类型和被测器件的引线数，测试头124配置有多个测试器模块。以后将说明，测试固定装置127和测试器模块之间的接口(连接)规格被标准化，以便使任何测试器模块能够被安装在该测试头(系统主机)中的任何位置。

测试固定装置127包括大量的弹性连接器，如pogo引线，以实现与测试器模块和操作板128的电连接和机械连接。被测器件19被插入操作板128上的测试槽，因而与该半导体测试系统建立了电信息交流。尽管在图6中未示出，如图7A和图7B所示，在本发明中，一功能模块被安装于测试固定装置127中，该功能模块专用于预期的测试(例如修复模块48用于存储器修复)。因此，本发明的测试固定装置127的设计专门针对于特定的测试应用，例如针对被测试的器件一种类型。

操作板128被设置在测试固定装置127上。例如，被测器件(DUT)19被插入在操作板128上的测试槽中，因而与该半导体测试系统建立电信息交流。如上所述，图4中所示的存储器修复模块48被安装在测试固定装置，然而，它也能够被安装在操作板128上，安装方式与被测器件(DUT)19相似。

该修复模块48具有与被测存储器件中多余存储区之结构有关的数据。在以下情况下，即作为存储器测试的结果，在被测存储器件中的存储单元中发现缺陷时，该修复模块48通过采用多余存储区的存储单元替代该有缺陷的存储单元，以修复该被测存储器件。因此，修复模块48确定一种替代该存储单元的有效方法，并实施该修复方法。一种典型的修复方法的实现，是根据为该存储器件所规定的预定规则，切断该存储器件中的电路图形(circuit pattern)。由于对特定被测存储器件的修复方法包括采用电脉冲切断电路图形，最好是在该存储器修复模块48中包括用于产生这种电脉冲的驱动器。

每一个测试器模块125设有预定数量的引线组。例如，一个高速模块HSM安装对应128个测试引线(测试通道)的印刷电路板，而一个低速模块LSM安装对应256个测试引线的印刷电路板。列出这些数目只是为了说明起见，其它不同数目的测试引线也是可能的。

如上所述，在该测试器模块中的每一个印刷电路板设有事件测试器，该事件测试器产生测试模式，并通过操作板128，将同一测试模式加在被测器件19的对应引线上。该被测器件19响应于该测试模式的输出信号通过操作板128，被发送到该测试器模块中的事件测试器板，从而将该输出信号与期望信号进行比较，以判定该被测器件合格或有缺陷。

每一测试器模块设有设有接口(连接器)126，该连接器126的设置使其适于测试固定装置127的标准规格。例如，在测试固定装置127的标准规格中，对于预期的测试头，连接器引线的结构、引线的阻抗、引线之间的距离(引线间距)和引线的相对位置都被规定。通过在所有测试器模块上采用符合该标准规格的接口(连接器)126，能够自由地构建测试器模块之不同组合的测试系统。

由于本发明的配置，能够建立具有最佳性能价格比并与被测器件相适应的的测试系统。而且，通过替代一个或多个测试模块，能够使测试系统的性能得到改善。因此，能够延长该测试系统总的使用寿命。而且，本发明的测试系统能够容纳多个性能相互不同的测试模块，因此，采用相应的测试模块能够直接实现该测试系统所需的性能，因而，该测试系统的性能可以容易地、直接地得以改善。

图7A和图7B的方框图显示用于测试存储器件所设置的半导体测试系统的示例。在图7A和图7B所示的示例中，该测试系统的配置，使得被测器件中的逻辑块和存储块同时被测试。在图7A和图7B所示的示例中，还有一修复模块132被设置在测试固定装置127中。这一功能模块是根据被测存储器件的具体特征而选择的。因此，在被测存储器件没有用于修复的多余存储区之情况下，在该测试系统中采用不具备修复模块132的测试固定装置。为使说明简单，图6中的接口126在此未示出。此外，测试器模块125简单地用TM表示，尽管其中的每一个依测试目的可以彼此相同或不同。

在图7A的半导体测试系统中，该测试系统包括用于逻辑测试的测试器模块125、用于存储测试的测试器模块135和算法模式产生器(ALPG)模块137。这些模块通过接口126而被自由地安装在设置于系统主机上的槽中，接口126根据标准接口规格而设计。在被测存储器件具有为修复目的而设计的多余区之情况下，通过组合其中设有存储修复模块的测试固定装置127，该测试系统能够实现存储器测试处理和存储器件修复处理。

如上所述，在此例中，测试器模块125被用于逻辑测试，测试器模块135被用于存储测试。基本上，对于逻辑测试或存储测试，没有必要使用不同的测试器模块。然而，由于存储测试和逻辑测试的要求相互不同，采用专为存储测试或逻辑测试所设计的测试器模块有益于实现更高的性能价格比。

通过测试固定装置127和操作板128，由测试器模块125所产生的测试模式被提供至被测器件19的逻辑块。该被测器件(DUT)19的逻辑块响应该测试模式所产生的输出信号，与测试器模块125之期望值模式进行比较，以判定其输出信号是否合格。通过测试固定装置127和操作板128，由测试器模块135产生的存储测试模式被提供至被测器件19的存储块。存储于该存储块中的数据被读出并与测试器模块135之期望值模式进行比较，以判定该被测器件19中特定存储单元是否合格。

当使用具有特定数学序列(算法测试模式)的测试模式用于测试被测器件19的存储块时，该ALPG模块137提供用于产生算法测试模式的事件数据给测试器模块135。该ALPG模块137是被设计而用于产生事件数据，该事件数据仅对用于为有限类型的存储器件产生算法模式是必要的，从而实现低成本和小尺寸。在此设置下，采取事件数据序列之形式的算法模式由测试器模块135产生，并用于特定的被测存储器件。

这里所述的结构示例，用于自ALPG模块提供事件数据至测试器模块135，以产生算法模式。图8的方框图显示为此目的之一结构示例。该ALPG模块137以事件格式存储算法模式。数据存储器的实例之一是数千兆字节或数万兆位(未来或许是数十万兆字节)的硬盘。在硬盘子单元中，有可能设置多个小硬盘，设置方式是使每一个小硬盘对应于该测试系统的测试引线。另一种方法是，小硬盘的数量可以小于测试系统的测试引线数。尽管该算法模式要求大的存储容量，由于当今对于增大硬盘的存储容量并减小其尺寸的发展迅速，采用这一结构能够容易地适应将来的数据增长。

硬盘中的事件数据被传输到测试器模块135中的事件发生器154(对应于图4中的事件存储器60和事件执行单元47)。由事件发生器154所产生的算法测试模式经驱动器152被传送至该被测器件。

优选的是，以上提到的硬盘子单元158可分离地设置并对应于ALPG模块137。在此设置下，该算法模式数据可在脱机时被写入硬盘，而把其它子单元用于ALPG模块137。这有益于改善该测试系统的测试效率，特别是当这样一个测试系统被用于半导体器件的生产阶段。因此，在研究和开发使用中，该ALPG模块137可以配置以一种与硬盘不同的存储器，为实时算法模式产生事件数据。

如上所述，由于通过组合基于事件的测试器模块，所有与该测试有关的信号可以由事件时序数据处理，为占用硬盘的算法模式的事件数据能够在ALPG模块中被实现。

再参考图7A，对于被测存储器件的测试结果数据也被提供至修复模块132，该修复模块132预先设有与其物理结构有关的数据和关于该被测存储器件中多余存储区之使用的规则。因此，根据该测试结果数据，修复模块132确定一个修复算法，用于以多余存储区中的存储单元替代有缺陷的存储单元。如上所述，这种存储单元的典型的替换的实施，是通过采用激光脉冲或电信号切断被测存储器件的内部电路图形。在该图形切断是由电信号实现的情况下，通过组合设有电流驱动器的修复模块132，本发明的测试系统能够实现被测存储器件的测试和修复。

如图7B所示的半导体测试系统之示例基本上与图7A所示相同。然而有小的区别。区别之一是，存储测试器模块135和算法模式产生器(ALPG)模块137的连接，是通过一传输装置，例如数据超高速缓存器流水线(data cache pipeline)138。这种高速数据传输在本技术领域是众所周知的，它采用一种高级控制技术，例如管道传输和并行传输(pipelining and paralleling)。通过在流水线138中适当设置级(寄存器)数，数据从ALPG模块137到测试器模块135的传输速率能够大大低于从测试器模块135到被测器件的传输速率。因此，该ALPG模块137能够以低成本建立。

另一区别在于，ALPG模块137包括现场可编程门阵列(FPGA)139，作为该ALPG模块的子单元或作为ALPG模块本身。被装入在该FPGA子单元139的数据被转换为与FPGA之格式相对应的数据格式，并被写入该FPGA子单元139。

在上述的配置中，专用于一种被测存储器件的算法模式能够由该FPGA139以低成本产生。例如该FPGA中的数据由HDL(硬件描述语言)写入。图7B还显示了一种情况，即根据RTL(寄存器传送语言)模式的文件141，产生ALPG模块137或FPGA139的事件数据，该数据用于产生算法模式。这种RTL模式文件是由半导体器件设计工程师使用测试台142创建的，一般用HDL描述。

如上所述，与为所有类型的算法模式所设计的常规ALPG不同的是，在本发明中，用于存储器测试的是一种特定用途的ALPG，它所能产生的算法模式仅适用于特定的被测存储器件。因而，它能够建立一种结构简单、成本低的存储器测试系统。而且，如上所述，当被测存储器件设有可修复存储结构时，通过组合安装有修复模块132的测试固定装置127，本发明的测试系统也能完成存储器修复处理。

本发明之半导体测试系统的外形示例参见图9的示意图。在图9的示例中，例如，主计算机(主系统计算机)41是具有图形用户接口(GUI)的工作站。该主计算机41的功能是作为一个用户接口和控制器，以控制该测试系统的总的运行。该主计算机41通过系统总线64(见图4和图5)与该测试系统的内部硬件相连。

常规的半导体测试系统根据基于周期之概念而配置的，使用模式产生器和时序发生器，而本发明之基于事件的测试系统却不需要。因此，通过在测试头(或测试器主机)124中安装所有模块化的事件测试器，有可能显著地降低整个测试系统的物理尺寸。

如以上所述，本发明的半导体存储器测试系统采用ALPG模块，该模块的设计，使其只产生对于特定存储器件或测试目的所必要的算法模式。因此，在本发明中，可以有选择地构成测试器模块和ALPG模块的各种不同组合，从而建立一个低成本的测试系统，该系统对于预期被测试的存储器件是特定的。

在本发明的半导体存储器测试系统中，功能模块被设置于测试固定装置中，该测试固定装置电连接于测试器模块和被测器件，根据被测试器件或预期的目的，这种测试固定装置可用其它测试固定装置替代。该测试器模块包括多个测试器板，其中，在主计算机的控制下，每一块测试器板提供测试模式给相应的器件引线，并鉴定被测器件的响应输出。

在本发明之基于事件的存储器测试系统中，专为特定用途而设计的功能模块被安装在测试固定装置(引线固定装置)中。因此，该测试系统能够实现专门针对该被测存储器件的功能，以及与测试结果有关的功能，例如被测存储器件中存储单元的修复。结果，根据被测存储器件替换测试固定装置，能够实现结构简单、成本低的半导体存储器测试系统。

在本发明的半导体存储器测试系统中，每一测试引线能够独立于其它引线而工作。因此，两个或更多个测试引线组能够同时以并行方式测试不同的器件或器件中不同的块。因而，在一单芯片系统IC中多个不同的功能块(芯)，例如逻辑芯和存储芯，能够同时以并行方式被测试。

由于本发明的半导体测试系统具有模块化结构，根据被测试器件的类型和测试目的，能够自由地构成所需的测试系统。而且，该基于事件的测试系统的硬件能够被显著地缩减，而该测试系统的软件能够被显著地简化。因而，不同能力和性能的测试器模块能够被安装组合在同一测试系统中。此外，该基于事件的测试系统之总的物理尺寸能够被显著地减小，导致进一步降低成本、减小底面积及节省相关的成本。

Claims (14)

1、一种半导体测试系统，包括：

两个或更多个测试器模块，它们的性能彼此相同或不同；

一算法模式产生器(ALPG)模块，用于产生算法模式，该算法模式对于被测器件中的存储器是特定的；

一测试系统主机，用于在其中容纳测试器模块和ALPG模块的任意组合；

一测试固定装置，设置于该测试系统主机上，用于电连接该测试器模块和被测器件；

一操作板，设置在测试固定装置上，用于安装被测器件；及

一主计算机，通过经测试器总线与该测试系统中的测试器模块进行通信，该主计算机用于控制该半导体测试系统总的运行。

2、根据权利要求1所述的半导体测试系统，其中，当被测器件包括逻辑功能和存储功能时，该多个测试器模块包括用于对被测器件进行逻辑测试的逻辑测试器模块和进行存储测试的存储测试器模块，从而实现同时以并行方式的逻辑测试和存储测试。

3、根据权利要求1所述的半导体测试系统，其中还包括安装在测试固定装置中的功能模块，该模块是特为被测器件中的存储器之功能而设计的。

4、根据权利要求3所述的半导体测试系统，其中的功能模块是一个存储修复模块，用于确定一个修复算法以在存储器中执行存储修复处理。

5、根据权利要求1所述的半导体测试系统，其中的ALPG模块由现场可编程门阵列(FPGA)组成。

6、根据权利要求2所述的半导体测试系统，其中的ALPG模块通过由流水线组成的数据传输装置，将用于产生算法模式的事件数据转送到存储测试器模块。

7、根据权利要求1所述的半导体测试系统，其中用于连接测试固定装置和测试器模块的规格被标准化。

8、根据权利要求1所述的半导体测试系统，其中，许多测试器引线被可变地分配给测试器模块。

9、根据权利要求1所述的半导体测试系统，其中，许多测试器引线被可变地分配给测试器模块，这种测试引线的分配及其修改由来自主计算机的地址数据进行调整。

10、根据权利要求1所述的半导体测试系统，其中，每一个测试器模块包括多个事件测试器板，每一个事件测试器板被分配至预定数量的测试引线。

11、根据权利要求1所述的半导体测试系统，其中，每一个测试器模块包括一内部控制器，其中，该内部控制器根据主计算机发来的指令，由测试器模块产生一个测试模式，并鉴定被测器件的输出信号。

12、根据权利要求10所述的半导体测试系统，其中，每一个测试器模块包括多个事件测试器板，其中每一个事件测试器板包括一内部控制器，根据主计算机的指令，该内部控制器控制自该测试器模块产生一个测试模式，并鉴定被测器件的输出信号。

13、根据权利要求1所述的半导体测试系统，其中，每一个测试器模块包括多个事件测试器板，每一事件测试器板被分配至一个测试引线，其中每一事件测试器板包括：

一控制器，根据主计算机的指令，控制由测试器模块产生测试模式，并鉴定被测器件的输出信号；

一事件存储器，用于存储对于每一事件的时序数据；

一地址序列发生器，在该控制器的控制下，用于提供地址数据给事件存储器；

根据事件存储器的时序数据而用于产生测试模式的装置；及

一驱动器/比较器，用于将测试模式转送到被测器件的相应的引线，并接收被测器件的响应输出信号。

14、一种半导体测试系统，包括：

两个或更多个测试器模块，它们的性能彼此相同或不同；

一算法模式产生器(ALPG)模块，用于产生算法模式，该算法模式对于被测器件中的存储器是特定的；

一测试系统主机，用于在其中容纳测试器模块和ALPG模块的任意组合；

一测试固定装置，设置于该测试系统主机上，用于电连接该测试器模块和被测器件；

一功能模块，设置于该测试固定装置中，用于实现与被测器件中存储器的性质有关的功能；

一操作板，设置在测试固定装置上，用于安装被测器件；及

一主计算机，通过经测试器总线与该测试系统中的测试器模块进行通信，该主计算机用于控制该测试系统总的运行。

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