CN1754154A - 在非易失性存储器中存储插针校准数据、命令和其他数据的半导体测试系统 - Google Patents

Abstract

一种在非易失性存储器中存储插针校准数据、命令和其他数据的半导体测试系统，该系统接受来自多个供货商的插针卡，每个插针卡都包括一能存储特定校准数据的本地非易失性存储器。测试系统中的每个插针卡都能对被测元件执行不同类型的测试。插针卡上的非易失性存储器被用来存储插针卡校准数据，且与负载板和插座相关的校准数据也可被本地存储于每个插针卡的非易失性存储器中。与插针卡插槽相关的校准数据可被存储于测试系统底板上的非易失性存储器中并被用于校准插针卡的槽对槽偏斜。本地非易失性存储器还可被用于存储在模块、现场控制器和系统控制器中生成的或在其之间传送的命令、数据和错误信息，这样如果发生系统错误，将不必重新生成这些信息。

Description

在非易失性存储器中存储插针校准数据、命令和其他数据的半导体测试系统

技术领域

本发明涉及一种用于测试例如IC等半导体元件的半导体测试系统，特别是涉及一种半导体测试系统，其中与影响每个插针单元测试精确度的各种参数相关的校准数据被存储在插针卡内的非易失性存储器中，并且与插针卡插槽相关的校准数据被存储在所述插针卡中或连接所述插针卡的底板中的非易失性存储器中，并且命令、数据或错误信息被存储在非易失性存储器中，从而在一旦发生诸如掉电等系统错误时将保留此信息。

本申请主张2003年1月10日申请的、题为“在非易失性存储器中存储插针校准数据的半导体测试系统”的美国实用型中请案第10/340,349号的优先权，该申请案是2000年4月12日申请的、题为“在非易失性存储器中存储插针校准数据的基于事件的测试系统”的美国实用型申请案第09/547,752号的部分延续案(CIP)，并与以下申请案相关：2003年11月26日申请的、题为“RF和混合信号/模拟测试用测试头模块”的美国临时中请案；2003年2月14日申请的、题为“开发半导体集成电路测试程序的方法与结构”的美国临时申请案第60/447,839号；和2003年2月24日申请的、题为“测试集成电路的方法和装置”的美国临时申请案第60/499,622号。所述申请案的全部内容作为参考并入本说明书以用于所有目的。

背景技术

在使用半导体测试系统(如IC测试机)对半导体元件(如IC和LSI)进行测试的过程中，IC测试机以预定的测试计时(timings)用适当的测试插针向待测半导体IC元件提供一测试信号或测试图案(test pattern)。IC测试机响应测试信号接收来自被测IC元件的输出信号。所述输出信号以预定计时经由选通信号(strobe signal)进行选通或采样以便与期望的输出数据进行比较，从而确定该IC元件的功能是否正常。

驱动器建立测试信号的预期振幅、阻抗和转换速率(slew rate)并将测试信号发送到被测元件。模拟(analog)比较器按将与预定阈电压进行比较的选通信号的计时对来自被测元件的输出响应信号进行采样。驱动器和模拟比较器通常都组装在一个被称作插针电子仪的组块中。由于插针电子仪涉及测试信号和响应信号的模拟值以及用于DC参数测量的DC电流和电压，因此需要对插针电子仪中的参数进行校准以确保精确测量。本发明针对于在半导体测试系统中存储这些校准数据、命令和其他数据。

传统上，相对于半导体测试系统的测试机速率或测试机周期来界定测试信号和选通信号的计时。此种测试系统有时被称作基于周期的测试系统。另一种测试系统被称为基于事件的测试系统，其中由来自事件存储器的事件数据直接基于每个插针产生所需的测试信号和选通信号。本发明更适用于此种基于事件的半导体测试系统，尽管本发明也可应用于传统的基于周期的半导体测试系统。

在基于事件的系统中，采用了事件这一概念，其指任何用于测试被测半导体元件的信号的逻辑状态的改变。例如，这些改变是测试信号的上升和下降沿(edge)或是选通信号的计时沿。事件计时是就距离一参考时间点的时间长度来定义的。通常，该参考时间点是前一事件的计时。另一选择是，该参考时间点是所有事件共用的固定开始时间。

在基于事件的系统中，由于计时存储器(事件存储器)中的计时数据不需要包括每一个测试周期中的有关波形、向量、延迟等复杂的信息，因此可以极大地简化对计时数据的描述。如上所述，在基于事件的系统中，存储于事件存储器中的每个事件的计时(事件)数据通常都由当前事件和上一事件之间的时间差来表达。通常，相邻事件之间的时间差(时间增量(deltatiming))是很小的，不同于自固定开始点(绝对时间)的时间差，存储器中的数据大小也可以是很小的，因此可减小存储器容量。

如上所述，半导体测试系统中的插针电子仪需要进行校准以实现元件参数的精确测量。举例来说，半导体测试系统中可能会需要的校准数据类型包括：(1)参考驱动电压补偿；(2)参考比较(阈值)电压补偿；(3)驱动电流负载补偿；(4)连接到测试插针的参数(DC电压和电流)测量电路补偿；(5)用于触发比较的计时选通补偿；及(6)用于驱动测试插针激励(测试讯号)的计时触发器的补偿。存在其他也可以影响测度结果的准确度和精度的误差因素。这些其他误差因素包括在插针卡与被测元件之间提供的性能板和插针固定夹具(HiFix和固定夹具)中的信号传播延迟时间。

驱动器和模拟比较器通常都组装在被称为插针单元或插针电子仪的组块中。发送到被测元件(device under test，DUT)的测试信号和自DUT接收的输出信号必需通过信号通道，由于现代测试系统的硬件和物理尺寸的原因，此可产生相当大的信号退化。参见图9的实例测试系统80，来自插针卡98上插针单元82的测试向量需要通过驱动器/比较器电路84、电线86、“弹簧插针”88(pogo pin)、负载板92上的迹线90、插槽94，且最终进入被测元件96。输出信号必需经由类似的通道返回插针单元82。

这些通道通常都很长，并具有寄生电阻和电容(RC)，其能够减慢信号，减慢上升和下降时间，减小电压摆动，等等。由于对被测元件的测试要求对输入测试信号的AC和DC特性的精确控制和对输出信号时间与参数的精确测量，因此插针单元82中的测试信号和输出信号需要被校准以解决信号退化并确保精确测量。

开放结构测试系统的示范性一般结构如图10所示。该开放结构测试系统使用来自多个供货商(在图10的实例中为供货商A到供货商F)的插针卡100。每个插针卡100都是为特定供货商和特定被测元件而设计并因此不同于其他插针卡。由于使用了来自不同供货商的插针卡，这种测试系统的校准存在很大的困难。

在现有的测试系统中，每个插针卡的出厂和现场校准数据被保存在外部存储元件中，如软磁盘或光盘中。该存储数据作为在物理上与相关插针卡分离的实体被交付给用户。由于插针卡与校准数据是分开的，因此在插针卡安装到测试系统和插针卡或ATE的维护期间，必需密切跟踪这些物品以便做好产品记录。在开放结构测试系统中，由于存在多供货商插针及其相关的分立校准数据，这种分立设置使情况更为复杂。

除了跟踪供货商插针及其相关的分立校准数据存在困难，将校准数据与插针卡分离也会产生额外的负担。例如，分立校准数据的存在要求测试系统由外部存储元件定位并读取正确的校准数据(正确的供货商和插针卡类型)，并对插针卡进行设置。还有，如果外部存储设备损坏(比如软磁盘损坏)，所有的插针卡校准数据都会丢失。在具有来自多个供货商的开放结构测试系统中，不时会有若干插针发生问题。但是，对这些插针的识别和校正可能会需要对系统中所有的插针都进行完全的出厂校准。这一过程需要运输和连接专用校准设备，可能会非常耗时。此外，当插针卡被移动到系统中的另一个插槽或是新的系统中时，就必需将校准数据拷贝并映射到新的插槽中。安装新插针要求校准文件伴随着插针，还要求对校准和相关数据文件进行更新和映射。当为了维护而将若干插针卡自系统取下时，必需特别注意确保将它们放回到原来被取下的同一插槽中。

因此，有必要建立一种维护测试系统中校准数据的有效方法，使得能够在特定时间间隔或在每次给电(power up)时进行各种参数的补偿，并消除由于校准数据与插针分立而带来的货物记录、设置和校准中的困难。

图13所示为开放结构测试系统在更高一级的方块图。在图13中，模块132可以是功能单元，如数字插针卡、模拟卡、元件供电电源(DPS)，或波形发生器等仪器。借助包括系统接口总线142(如OPENSTAR^TM总线)的底板140，可以获得至该模块的物理连接。系统接口总线可包括逻辑电路、迹线和插针。系统控制器134或现场控制器(site controller)136之一是用户干预点。系统控制器提供到现场控制器136的入口(gateway)和多现场/多被测元件环境下现场控制器的同步。系统控制器和多个现场控制器以主-从配置的方式工作。系统控制器控制整体系统操作并确定某一特定现场控制器应该执行的功能。每个现场控制器自身都足以对被测元件138进行测试。现场控制器控制并监测该现场内各种模块的操作。图13所示的开放结构测试系统在2003年2月14申请的题为“开发半导体集成电路测试程序的方法和结构”的美国临时专利申请案第60/447,839号和2003年2月24日申请的题为“测试集成电路的方法和装置”的美国临时专利申请案第60/449,622号中详细说明。

整个平台包括提供标准接口的硬件和软件构架，通过这些标准接口可以使用各种硬件和软件模块。该体系结构是一个模块化系统，其具有模块控制软件和底板通信库，允许模块到模块、现场控制器到模块、现场控制器到现场控制器、和系统控制器到现场控制器的通信。

数据和命令利用预定的协议在系统控制器、现场控制器、模块和系统总线接口之间传递。在当今的测试系统中，测试数据和命令在发送前被存储于发送系统控制器、现场控制器、模块或系统总线接口的RAM中，而数据和命令在被接收时存储于接收系统控制器、现场控制器、模块或系统总线接口的RAM中。但是，如果系统万一遇到系统出错，如掉电需要重新启动，RAM中的数据就会丢失，系统重新启动后需要将数据或命令重新发送。

因此，有必要建立一种即使在系统出错时也能够保存数据和命令的方式，从而即使在重新启动后也不需要重新发送数据和命令。

发明内容

因此，本发明的一个目的是提供一种具有多个插针卡的半导体测试系统，在所述插针卡中本地存储有校准数据，其中每个插针卡都包括多个插针单元，每个插针单元都被配置成一个基于事件的测试机、基于周期的测试机、模拟测试机、参数测试机、功能测试机、混合信号测试机、存储器测试机，或其任意组合。

本发明的另一目的在于提供一种半导体测试系统，其中具有多个插针单元的每个插针卡都包括用于存储插针卡中的插针单元所涉及的各种参数的校准数据的非易失性存储器。

本发明的又一目的在于提供一种半导体测试系统，其中每个插针卡都包括多个插针单元，该些插针单元被配置成基于事件的测试机、基于周期的测试机、模拟测试机、参数测试机、功能测试机、混合信号测试机、存储器测试机，或其任意组合，其中所述多个插针单元还包括用于存储插针单元中所涉及的各种参数的校准数据的非易失性存储器。

本发明的又一目的在于提供一种具有多个插针卡的半导体测试系统，每个插针卡都包括多个插针单元，所述插针单元被配置成一个基于事件的测试机、基于周期的测试机、模拟测试机、参数测试机、高速功能测试机、混合信号测试机、存储器测试机，或其任意组合，所述半导体测试系统具有节省成本、无故障、安全和简单的管理其中使用的所有插卡校准数据的方式。

本发明的又一目的在于提供用来存储在模块、现场控制器和系统控制器之间传送的命令和数据的高速非易失性存储器

在本发明中，半导体测试系统由大量用于测试被测半导体元件(DUT)的测试通道(test channel)构成。所述测试系统包括多个插针卡，每个插针卡中都具有用以建立测试通道的一部分的多个插针单元，每个插针卡内都提供用来存储校准数据的非易失性存储器，所述校准数据用来补偿安装在对应插针卡内的插针单元中所涉及的误差因素。每个插针卡内还可提供一个微处理器，用来管理校准数据并执行对应插针卡中的所有插针单元的校准程序，其中每个插针单元都被配置成一个基于事件的测试机、基于周期的测试机、模拟测试机、参数测试机、功能测试机、混合信号测试机、存储器测试机，或其任意组合。

校准数据包括用来补偿在测试被测元件中与对应插针卡中使用的参数有关的误差因素的数据。例如，校准数据包括用来补偿误差因素的数据，所述误差因素包括测试图案的计时和参考电压、选通信号的计时和参考比较电压。

在另一个方面，本发明的测试系统还包括：只有被测元件才有的、用来将该被测元件安装于其上的性能板，并且该性能板具有用来将信号发送到被测元件或自被测元件发送信号的信号通道；及用来将测试系统中的多个插卡与性能板相互连接的插针夹具。在这种配置结构中，校准数据较佳包括用来补偿误差因素的数据，所述误差因素包括性能板和插针夹具中的测试图案的计时和参考电压、选通信号的计时、参考比较电压和信号传播延迟。

根据本发明，半导体测试系统被配置成在每个插针卡中都包括一个用于存储校准数据的非易失性存储器，用来对该插针卡中所有插针单元中的误差因素进行补偿。由于存储校准数据的存储器是固定地提供给插针卡的，因此测试系统的制造商和用户对校准数据的管理得到简化，例如存货记录程序、插针卡更换、更新校准数据等等。由于插针卡包括本地处理器，因此包括插针卡中插针单元数据映射的校准程序也得到简化。根据本发明，基于事件的测试系统能够实现以具成本效率、无故障、安全和简单方式来管理所有插针卡校准数据。

插针卡上的非易失性存储器被用来存储校准数据以便补偿由于插针卡、负载板或插座导致的退化。与插针卡插槽相关的校准数据可被存储于测试系统底板上的非易失性存储器中并被用于校准插针卡槽对槽偏斜。

可存储于插针卡或测试系统底板的非易失性存储器中的校准数据的实例包括但不限于：(i)参考驱动电压补偿；(ii)参考比较电压补偿；(iii)驱动电流负载补偿；(iv)连接到测试针的参数测量电路补偿；(v)用来触发比较的计时选通补偿；及(vi)用于驱动测试针激励的计时触发器补偿

一种接受来自多个供货商的插针卡的开放体系结构测试系统中的每个插针卡都包括其中能够存储特定校准数据的本地非易失性存储器，所述开放体系结构测试系统能够提供特定的好处。例如，在插针卡上本地获得校准信息可使硬件配置能够容易地进行并允许使用来自多个供货商的不同插针卡。由于每个插针卡都能够携带校准数据，因此不需要额外的相关数据文件来从外部光盘(CD)读取校准数据。此外，用户不需要在测试系统或相关主计算机中保留任何特定的插针卡插槽映射文件信息或任何特定插针卡校准文件信息。在插针卡上本地获得校准信息还可提高系统的可靠性，因为需要在系统外部维护的信息变少了，结果是校准数据与其相关插针卡紧密耦合。测试系统还能够容易地通过以新的校准数据来更新非易失性存储器中的校准数据而得到更新，以补偿随时间变化的组件值。

本发明与现有技术相比具有明显的优点和有益效果。经由上述可知，本发明是有关于一种在非易失性存储器中存储插针校准数据、命令和其他数据的半导体测试系统，该半导体测试系统接受来自多个供货商的插针卡，每个插针卡都包括一个能够存储特定校准数据的本地非易失性存储器。测试系统中的每个插针卡都能够对被测元件执行不同类型的测试。插针卡上的非易失性存储器被用来存储插针卡校准数据，并且与负载板和插座相关的校准数据也可被本地存储于每个插针卡的非易失性存储器中，用于信号退化的补偿。与插针卡插槽相关的校准数据(例如：槽对槽偏斜)可被存储于测试系统底板上的非易失性存储器中并被用于校准插针卡的槽对槽偏斜。本地非易失性存储器还可被用于存储在模块、现场控制器和系统控制器中生成的或在其之间传送的命令、数据和错误信息，这样如果万一发生系统错误，将不必重新生成这些信息。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明的基于事件的测试系统的基本结构示意性方块图。

图2是图1所示插针电子仪和来自事件发生器的相关驱动事件(测试信号)和采样事件(选通信号)的更为详细结构的方块图。

图3是包括位于被测元件与插针卡之间的性能板和插针夹具的基于事件的测试系统的外观的一实例的示意图。

图4是本发明的基本概念的示意性方块图，其中校准数据存储于测试系统中每个插针卡内所提供的非易失性存储器中。

图5是在测试系统中存储校准数据的另一方法的示意性方块图，其中独立于插针卡而提供的外部存储设备存储校准数据。

图6是具有多个插针卡的基于事件的测试系统中的结构的一实例的方块图，其中每个插针卡都包括多个插针单元或事件测试机。

图7是本发明另一实施例中的概念的一实例的示意性方块图，其中校准数据包括用来补偿性能板和插针夹具中所涉及的传播延迟时间的数据。

图8是用“C”程序语言编写的用于在测试系统给电时初始化校准过程的示例性程序。

图9是用于常规自动测试设备系统中测试图案的例示性通道的示意图。

图10是开放体系结构测试系统的示例性示意图。

图11是根据本发明的实施例的将校准数据存储于插针卡上的非易失性存储器中的开放体系结构测试系统的更为详细的示例性方块图。

图12是根据本发明的实施例的将插针卡插槽校准数据存储于底板上非易失性存储器中的开放体系结构测试系统的示例性方块图。

图13是根据本发明的实施例的开放体系结构测试系统的更高层次的方块图。

图14是根据本发明的实施例的模块和系统总线接口更为详细的地示例性方块图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的在非易失性存储器中存储插针校准数据、命令和其他数据的半导体测试系统其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

图1是半导体测试系统基本结构的实例的例示性方块图，该半导体测试系统最好是基于事件的测试系统。该基于事件的测试系统包括：与系统总线(插针总线)14连接的主计算机12和总线接口13、内部总线15、地址控制逻辑电路18、故障存储器17、由事件计数存储器20和事件游标存储器(event vernier memory)21构成的事件存储器、事件求和与定标逻辑电路(event summing and scaling logic)22、事件生成器24、插针电子仪(驱动器和比较器)26。基于事件的测试系统用来对被测半导体元件(DUT)28进行评估，被测半导体元件28通常是与插针电子仪26连接的存储器IC(如随机存取存储器(RAM)和快闪存储器)或逻辑IC(如微处理器和数字信号存储器)。

主计算机12的一个实例是其中具有UNIX、Window NT或Linux操作系统的工作站。主计算机12的功能是作为一个用户接口使用户能够对测试操作的开始和停止发出命令，加载测试程序和其他测试条件，或者在主计算机中执行测试结果分析。主计算机12通过系统总线14和总线接口13与硬件测试系统接口连接。尽管未图示，但是主计算机12较佳连接到一个通信网络以便自其它测试系统或计算机网络发送或接收测试资料。

内部总线15是硬件测试系统内的总线，且通常连接到大多数功能块，例如地址控制逻辑电路18、故障存储器17、事件求和与定标逻辑电路22、事件发生器24。地址控制逻辑电路18的一个实例是测试机处理器，其不包括在硬件测试系统中并且用户无法访问。测试机处理器18根据来自主计算机12的测试程序和条件向测试系统中的其他功能块提供指令。故障存储器17将测试结果(例如被测半导体元件28的故障信息)存储于地址控制逻辑电路18所定义的地址中。存储于故障存储器17中的信息用于被测半导体元件的故障分析阶段。

地址控制逻辑电路(地址序列发生器)18向事件计数存储20和事件游标存储器21提供地址数据。在实际的测试系统中，提供多组事件计数存储器和事件游标存储器，每组事件计数存储器和事件游标存储器可对应于测试系统的一个测试插针。事件计数和游标存储器为测试信号和选通信号的每个事件存储计时数据。事件计数存储器20存储为参考时钟整数倍数(整数部分)的计时数据，而事件游标存储器21存储参考时钟小数(小数部分)的计时数据。在本发明中，每个事件的计时数据使用与前次事件的时差(延迟时间或时间增量)来表达。

事件求和与定标逻辑电路22用于根据来自事件计数存储器20和事件游标存储器21的时间增量产生显示每个事件整体时间的数据。这种整体计时数据基本上是通过整数倍数据与小数数据求和产生。在计时数据的求和处理期间，在计时计数和偏差逻辑电路22中还执行小数数据(对整数数据的偏差)的进位操作。此外，在产生整体计时的处理过程中，可以使用定标系数对计时数据进行修改，从而使整体时间也相应得到了修改。

事件发生器24根据来自事件求和与定标逻辑电路22的整体计时数据实际生成事件。由此生成的事件(测试信号和选通信号)通过插针电子仪26提供给被测半导体元件28。基本上，插针电子仪26由大量组件形成，每个组件都包括驱动器和比较器以及开关，以便建立与被测半导体元件28的输入和输出关系。

图2是展示具有驱动器35和模拟比较器36的插针电子仪26更为详尽的结构的方块图。事件发生器24产生驱动事件，借助驱动器35将该驱动事件作为测试信号(测试图案)提供给被测半导体元件28的输入插针。事件发生器24还产生提供给模拟比较器36的采样事件，作为对被测半导体元件28的输出信号进行采样的选通信号。图案比较器38将模拟比较器36的输出信号与来自事件发生器24的预期信号进行比较。如果两者之间存在不匹配，就会向图1中的故障存储器17发送一个故障信号。

尽管图中未展示，但是插针电子仪26还包括用来执行DC参数测试的电路。该DC参数测试包括：对特定元件插针中的DC电流的测量，同时向该插针提供参考DC电压；或对特定元件插针DC电压的测量，同时向该插针提供参考DC电流。插针电子仪26还可包括用于为元件插针改变被测元件端子电阻器的电源电压的电路布置。

由于插针电子仪26涉及如以上所述的各种模拟参数，并且这些参数根据测试系统中所使用的组件、测试系统中物理位置和布局、以及时间和环境的改变而发生变化。因此，有必要对这些参数进行校准以确保对待测半导体元件的精确测试。

这里再重复一遍半导体测试系统中可能会需要的校准数据类型的实例，即：(1)参考驱动电压补偿；(2)参考比较(阈值)电压补偿；(3)驱动电流负载补偿；(4)对连接到测试插针参数(DC电压和电流)测量电路的补偿；(5)用于触发比较的计时选通的补偿；及(6)用来驱动测试插针激励(测试信号)的计时触发器的补偿。

应该注意到在真正的测试系统中，通过性能板和插针夹具(性能板适配器)将测试信号提供给被测元件。图3是基于事件的测试系统的外观的实例的示意图，该测试系统包括位于被测元件和插针电子仪(安装在插针卡上)之间的性能板和插针夹具。在半导体元件测试中，性能板和插针夹具中涉及的信号传播延迟也影响到测试精确性和精度。

在图3所示的实例中，被测半导体元件(DUT)28置于针对某一类型的待测元件的性能板48之上。多个插针卡安装在主构架44上。性能板和插针卡(图中未展示)通过插针夹具(性能板适配器)47连接。通常，插针夹具是一个具有大量用来将插针卡与性能板48电连接的柔性接触插针(如弹簧插针(pogo-pin))的机械组块。

如上所述，半导体测试系统必需按照各种参数校准以便对半导体元件参数进行精确的测量。校准数据由制造商获得并且作为出厂校准数据存储于存储设备中。用户可对存储设备中的校准数据进行修改或增加以作为现场校准数据。基于该校准数据，在固定时间间隔或在每次给电时对各种参数中存在的错误进行补偿。

图4是根据本发明在测试系统中存储校准数据的基本概念的示意图。在本发明中，每个插针卡43都包括用来存储校准数据的存储器75。存储器75是非易失性存储器，如快闪存储器，以便在电源关闭后也能保留数据。非易失性存储器75存储同一插针卡43中插针单元66的所有校准数据。这种非易失性存储器可为各种形式，例如独立的存储器或是其他存储设备的一部分。

此外，在本发明的开放体系结构实施例中，插针卡43可能是由一个或多个供货商提供。在本发明的开放体系结构实施例中，开放体系结构测试系统接受来自多个供货商的插针卡43，每个插针卡都包括一个能够存储特定校准数据的本地非易失性存储器75，如EEPROM或快闪存储器。测试系统中的每个插针卡都可与不同的被测元件对应，并且能够对被测元件执行不同类型的测试，包括高速功能测试、参数测试、模拟测试、混合信号测试、存储器测试、等等。

当测试某一特定被测元件时，专用于该被测元件的插针卡被安装到测试系统中特定的插槽中，并且测试系统必需被配置以通过用于特定插槽的弹簧插针将被测元件与专用于该被测元件的插针卡连接(参见图9)。插针卡、插槽硬件(弹簧插针、连线等)、负载板和插座都可构成信号退化，因此在测试被测元件时必需使用这些项目中的每一个的校准数据。

与插针卡、负载板和插座相关的校准数据对于每个被测元件类型都是不同的，因为每种被测元件的插针卡、负载板和插座都会不相同。因此在插针卡上使用非易失性存储器使测试系统能够在每个插针卡上本地存储该校准数据并利用该校准数据对这些因素进行补偿。在另一实施例中，负载板上的非易失性存储器可最初被用于存储负载板和插座校准数据。系统处理器可直接从负载板上利用存储在负载板上的校准数据，或在使用前将校准数据转移到插针卡上的非易失性存储器中。这种转移可在系统给电时自动发生，或是在用户命令指示下发生。

替代实施例可在插针上采用只读存储器(ROM)，但是ROM的使用产生某些局限。当在插针卡上使用ROM存储特定插槽负载板和插座校准数据时，该插针卡的使用就会被局限在固定插槽上。换句话说，由于ROM数据是不能被改变的，例如，如果ROM中存储了针对插槽A的负载板和插座校准数据，那么该插针卡就只能在插槽A中使用。如果插针卡被插入插槽B，ROM中的校准数据就是无效的。

在对图4中的本发明进行更为详细的说明之前，首先对先前方案进行说明。图5的方块图给出了这样的一个实例，其中所有插针卡、因而测试系统所有插针单元的校准数据都被存储在外部存储设备77中。

外部存储设备77保存插针卡中关于所有插针单元的出厂和现场校准数据。存储设备77，例如，是一个与插针卡分开的软磁盘或光盘，并被插入测试机控制器的主计算机以从中读取校准数据。每个插针单元的校准数据都由，例如，主计算机中准备好的映射文件78分配。应该注意到，尽管普通的测试系统的插针卡上可以使用动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)接收和存储来自外部存储设备77的校准数据，但是不能去除外部存储设备77，因为当自系统移除插针卡和掉电时DRAM/SRAM中的内容都会丢失。

本发明的发明人发现，图5所示的具有独立于测试系统中插针卡的外部存储77的结构由于下述原因具有缺陷：

校准项目和校准数据在插针卡货品清单中、安装到测试系统和系统维护时必需密切跟踪。分离造成了总制造和维护成本的增加。由于需要使用更为复杂的系统配置软件将外部校准数据与其目标插针卡相关联，因此对软件的要求也提高了。而且，校准数据在插针卡外部还产生以下缺陷：

(1)要求测试系统自外部存储设备读取校准数据并配置插针卡；

(2)如果外部存储设备崩溃，则所有插针卡的校准数据都会丢失，这就要求测试系统中所有插针的全新出厂校准，这将是一个漫长的过程，并且需要运输和连接专用校准设备。

(3)当插针卡被移到新的测试系统时，校准数据必需被拷贝并映射到新系统的卡槽中。

(4)在测试系统上安装新插针卡时需要伴随所述插针卡的插针卡校准文件和对目标测试系统的校准映射和数据文件的更新。

(5)当从测试系统上取出若干插针卡进行维护时，必需注意将其放回到取出时所在的同一插槽中。

回到图4所示的本发明，校准数据存储在于每个插针卡43中提供的校准存储器75中。校准存储器75是能够在电源关闭后保留数据的非易失性存储器。每个插针卡都具有一个微处理器，其能够读取校准存储器并写入插针单元寄存器(图中未展示)。本发明在目标插针卡中的非易失性存储器中存储校准数据的优点如下：

(1)插针卡校准信息位于固定位置处的插针板上，易于配置入硬件。

(2)每个插针板都能够携带其自身的原始出厂校准数据，不必安装额外的相关数据文件。

(3)不会要求用户保留任何一个特定插针卡插槽映射文件信息。该工作将由存储在每个卡上的非易失性存储器中的数据自动完成。

(4)不会要求用户保留任何一个特定插针卡校准文件信息。该工作将由存储在每个卡上的非易失性存储器中的数据自动完成。

(5)由于系统外部需要保留的信息更少且校准数据紧密地直接与其相关插针卡耦合，因此测试系统的可靠性会得到提高。

(6)系统能够容易地使用新校准数据更新非易失性存储器从而补偿组件值随时间的改变。

(7)校准存储系统在待补偿的测试系统插针卡上有效地本地存储校准数据。

(8)非易失性存储器系统存储将被用于被测元件的测量和激励生成中的处理器可编址的校准数据。

图6是本发明的基于事件的半导体测试系统的基本结构的方块图。测试系统包括多个插针卡43。此外，每个插针卡都包括对应多个测试机插针的多个插针单元(事件测试机)66，如对应于32个测试机插针的32个插针单元。在图6所示的测试系统中，多个事件插针卡43通过系统总线(插针总线)14而被测试机控制器控制，该测试机控制器是测试系统的主计算机。

在图6中，插针卡43向被测元件28施加测试图案(测试信号)，并检查作为测试图案结果的来自被测元件的响应输出信号。如上文图3所示，在插针卡43和被测元件28之间，测试系统包括插针夹具47和性能板48。

例如，对于32个测试机插针，每个插针卡43都包括插针单元661-6632接口53、处理器67和存储器75。在基于事件的测试系统中，每个插针单元66对应每个测试机插针，并且在相同的测试机板中具有相同的内部结构。在本例中，插针单元66包括事件存储器60、事件执行单元(事件求和、定标和事件生成)47、插针电子仪(驱动器和比较器)26和测试结果(故障)存储器57。存储器75按照前述方式存储校准数据和其他数据。

事件存储器60存储事件数据以便产生测试图案。事件执行单元47基于来自事件存储器60的事件数据产生测试图案。通过插针电子仪26将测试图案施加到被测元件。插针电子仪26中的比较器将被测元件的输出信号与期望信号进行比较，比较结果被存储在测试结果存储器57中。

如图6中虚线所示，被测元件28和插针电子仪26通过插针夹具48和性能板48连接到一起。自插针电子仪(驱动器)26到被测元件28的测试信号可能会受到插针夹具和性能板中的信号传播延迟时间的影响。同样，自被测元件28到插针电子仪26(比较器)的输出信号可能会受到插针夹具和性能板中的信号传播延迟时间的影响。

因此，图7是本发明另一实施例的方块图，其中校准数据包括补偿性能板和插针夹具中的传播延迟时间的数据。尽管有关插针夹具47和性能板48中的传播延迟时间的信息与插针卡43没有直接关系，但是却与插针单元总信号通道长度有关。因此，有必要将与以下各物相关校准数据存储到插针卡43中的非易失性存储器75中：(1)特定性能板传播延迟时间校准数据，和(2)插针卡到插针夹具传播延迟时间校准数据。

根据本发明的开放体系结构实施例的具有非易失性存储器的插针卡的更为具体的方块图如图11所示。为了简化附图和便于说明，图中每个插针卡112仅展示了一个插针单元120。每个插针单元120都与一个测试机通道相关联。一般来说，每个插针卡112都会具有多个插针单元120，如8个或16个插针单元。如图11所示，每个插针卡112都具有一个本地控制器122，如内置微处理器，其能够从非易失性存储器104读出校准数据并将其写入插针单元寄存器。

内置处理器122或外部主中央处理单元(CPU)102可对底板106中的内部插针总线128进行存取操作。主CPU 102可以包含在具有UNIX、WindowsNT或Linux操作系统的主计算机(如工作站)中。主计算机的功能是作为一个用户接口使用户能够在主计算机中发出测试操作开始和结束指令，加载测试程序和其他测试条件或执行测试结果分析。主计算机通过每个插针卡112中的内部插针总线128和插针总线接口(PBI)电路108与测试系统连接。包括处理器122的PBI 108在测试机控制器(主CPU 102)和插针卡处理器122之间提供同步总线协议。尽管图中未展示，但是主计算机较佳连接到通信网络以发送或接收来自其他测试系统或计算机网络的测试信息。

每个插针卡112内的内部地址/数据总线130连接到插针卡的大部分功能块，例如处理器122、向量存储器124、非易失性存储器104、故障存储器126和波形发生器110。处理器122基于来自主计算机的测试程序和条件为测试系统中的其他功能块提供指令。故障存储器126存储测试结果，如被测元件的故障信息。故障存储器126中存储的信息用于被测元件的故障分析阶段。

快闪或非易失性存储器104包括含有几个位(bit)的状态寄存器，其或者控制即将在被测元件上执行的操作，或者显示已经在进行中的命令状态。该寄存器在要求相对较长时间来完成的命令期间能够被轮询(poll)。例如，整体擦除(bulk erase，BE)命令要求一小段时间才能完成。页面编程(pageprogram，PP)和区块擦除(sector erase，SE)命令也都会要求一小段时间。在这些操作中，只有状态寄存器读操作(RDSR)会被接受，而其他所有操作都被忽略。这些命令(PP、SE和BE)都被频繁使用。BE和SE命令在两种情况下使用：(1)在数据初始化编程期间；及(2)在更新存储器中所存储的数值期间。快闪或非易失性存储器104擦除命令将寄存器中的所有位都设定为逻辑高。PP操作可仅将一个位设置为逻辑低。更新存储于快闪或非易失性存储器104中的数据要求以下操作序列：(1)从包含将要被改变数值的区块中读出所有数据；(2)发出SE命令以擦除该区块；及(3)发出PP命令以将所有数据写回该区块。该数据中包含的是更新后的值。

图11中所示的可存储于插针卡112中的非易失性存储器104中的校准数据的实例包括但不限于：(i)参考驱动电压补偿；(ii)参考比较电压补偿；(iii)驱动电流负载补偿；(iv)连接到测试插针的参数测试电路补偿；(v)用来触发器比较的计时选通补偿；和(vi)用来驱动测试插针激励的计时触发器补偿。

由于与插针卡插槽相关的校准数据(例如，槽对槽偏斜)是从属于测试系统而非插针卡，因此插针卡插槽校准数据不能被初始存储于插针卡非易失性存储器中。但是，可以将插针卡插槽校准数据存储于其他地方，且一但将插针卡安装到特定插槽后，则将专用于该特定插槽的插针卡校准数据转移到该插针卡的非易失性存储器中。在图12所示的本发明的实施例中，与插针卡插槽相关的校准数据可被初始的存储于底板116上的非易失性存储器118中，并且，在主中央处理单元(CPU)114的控制下，或者直接由存储器118使用以对插针卡进行校正或在使用前转移到插针卡上的非易失性存储器。这种转移可以是在系统给电时自动发生的，或者是用户命令下发生的。在另一实施例中，系统ROM能够被用来初始地存储插针卡插槽校准数据。

在一实现实例中，插针卡上的非易失性存储器能够为每个插针单元保留两个二位制32位校准数据录入(entry)、一个对参考驱动电压的校正偏移和一个对参考比较电压的校正偏移。非易失性存储器是可询址的，并且能够作为“C”语言结构的阵列被格式化。在这种布置结构中，插针单元寄存器是可编址的并能够作为“C”语言结构的阵列被格式化。例如，存储器可以被命名为“CALIBRATION_MEMORY”，且每个插针单元的阵列可以被命名为“PIN_UNIT”。当插针卡被置入测试系统中并供电后，内置处理器会运行给电功能以便初始化并开始校准配置例程。

图8是用“C”编程语言编写的程序的实例，该程序用于在测试系统给电时启动校准程序。在该“C”语言实例中，非易失性存储器的地址被命名为“CALIBRATION_MEMORY”，插针单元的地址被命名为“PIN_UNIT”。当测试系统供电后，插针卡中的内置处理器会执行给电功能以便将其自身初始化并开始校准程序。对图8的说明仅是示例性的，在本发明的范围内还可以进行许多其他方式的校准，例如在内置处理器的汇编语言中实现一个阵列结构。

为了简化揭示内容，本文仅对校准数据的存储进行了详细说明。但是，本发明的方法和装置还能够用于在每个插针卡本地存储其他信息。例如，可以使用类似的方式利用非易失性存储器(如EEPROM或快闪存储器)在每个插针卡上本地存储测试条件和测试序列。对于测试序列，由于通常是采用不同的测试项目(例如参数测试、AC测试、DC测试、功能测试、扫描测试等)对IC进行测试，因此测试序列描述这些测试在IC上的施加次序。对于测试条件，应该理解每个测试都可包含多个测试图案。例如，对两个输入门的功能测试具有4种图案(00、01、10、11)。这些图案是施加在IC输入端的二进制元组(binary tuple)。每项测试还要求某一条件的规范，如I/O插针的电压和电流电平(例如：Vih、Vil、Voh、Vol、Iil、Iih、Iol和Ioh)。其他测试条件可以与计时相关；如选通的持续时间、等待时间等。每项测试的测试序列、测试条件和向量都由测试程序描述。测试机在执行该测试程序时，测试序列、测试条件和向量被施加到IC。

根据本发明，半导体测试系统被配置以包括一个存储每个插针卡中的校准数据的非易失性存储器，从而补偿该插针卡中所有插针单元中的误差因素。由于存储校准数据的存储器是固定地提供给插针卡的，因此制造商和用户对校准数据的管理得到简化，例如存货记录程序、插针卡更换、更新校准数据等等。由于插针卡包括本地处理器，因此包括插针卡中插针单元数据映射的校准程序也得到简化。根据本发明，测试系统能够实现以具成本效率、无故障、安全和简单的方式管理所有插针卡校准数据。

再次参看图13所示的示例性开放体系结构系统，数据和命令在系统控制器134、现场控制器136、模块132之间传递，有时利用预定的协议通过系统总线接口142传递。以特定协议进行的这些通信可以在模块和系统控制器之间、模块和现场控制器之间、现场控制器之间、模块之间、现场控制器和系统控制器之间传递，代表5种类型的通信。这5种类型的通信中的每一种类型还可进一步划分为命令通信和数据通信。

图14是根据本发明的实施例的模块132和系统总线接口142更为具体的示例性方块图。在图14中，数据和命令在被发送之前存储在模块和系统总线接口中的非易失性存储器(例如闪存或EEPROM)中，并且数据和命令在被接收时也存储于模块和系统总线接口中的非易失性存储器中。尽管图14中未展示，但是数据和命令在被发送之前和被接收之时还可以存储在系统控制器和现场控制器的非易失性存储器中。注意，尽管图14中所示的存储器为FIFO结构，但是其他结构也是可能的。图14的模块和系统总线接口描述于2003年11月26日申请的题为“RF和混合信号/模拟测试的测试头模块”的美国临时申请案中。

非易失性存储器可包括，但不限于，快闪或EEPROM存储器。非易失性存储器能够存储数据和命令，而不必担心系统崩溃或掉电的发生和引发数据和命令的丢失，如果丢失会要求重新生成和/或重新发送数据或命令。例如，如果发生总线错误或电源故障等系统错误，则在常规的系统中就会执行恢复序列导致整个系统的重新初始化。但是，如果命令或数据存储在根据本发明实施例的非易失性存储器中，则尽管可能需要对总线的重新初始化，但是存储的数据或命令不必在发送装置中重新生成或是在重新发送到接收装置。在较佳实施例中，非易失性存储器是高速、电子非易失性存储器，而不是可能会过于缓慢的较慢存储设备，如硬盘。

图14还展示了本发明的额外的实施例。在图14中，错误寄存器144存储可用于诊断和故障排除的错误信息。在常规系统中，错误寄存器在RAM中实现，因此当系统重新初始化时这些错误寄存器的内容就会丢失。为了防止错误信息的丢失，在系统能够被重新初始化之前必需执行非常耗时的读出错误信息的操作。但是在本发明的实施例中，错误寄存器在非易失性存储器中实现，这样如果系统发生错误，系统能够被立即重新初始化而不会丢失错误寄存器中的内容。因此，可以避免在重新初始化之前读出错误信息这一耗时步骤。之后，如果要求进行诊断或故障排除，就可以将错误信息读出。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (13)

1、一种在具有系统总线的通信系统中自系统错误有效恢复的方法，其特征在于该方法包括以下步骤：

将待从发送装置发送或正由接收装置接收的命令或数据存储到所述发送或接收装置中的本地非易失性存储器中；以及

在检测到系统错误时执行恢复序列，以便在检测到系统错误时重新初始化所述系统总线而不需要重新生成或重新发送存储于本地非易失性存储器中的所述命令或数据。

2、根据权利要求1所述的方法，其特征在于该方法还包括以下步骤：

将在所述发送或接收装置中生成的错误信息存储到所述发送或接收装置的本地非易失性存储器中；和

在检测到系统错误时执行所述恢复序列以便重新初始化所述系统总线而不需要首先从所述本地非易失性存储器中读出所述错误信息。

3、一种在具有系统总线的通信系统中自系统错误有效恢复的方法，其特征在于该方法包括以下步骤：

将在发送装置或接收装置中生成的错误信息存储到所述发送或接收装置中的本地非易失性存储器中；和

在检测到系统错误时执行恢复序列以便重新初始化所述系统总线而不需要首先自所述本地非易失性存储器中读出所述错误信息。

4、一种具有系统总线并能够有效地自系统错误恢复的测试系统，其特征在于该系统包括：

一个第一本地非易失性存储器，其位于第一测试装置中，存储即将被发送或接收的命令或数据；和

一个处理器，其被编程以在检测到系统错误时执行恢复序列，从而在发生系统错误时重新初始化所述系统总线而不需要重新生成或重新发送存储于所述第一本地非易失性存储器中的命令或数据。

5、根据权利要求1所述的测试系统，其特征在于其中所述的第一本地非易失性存储器还被用来存储在所述第一测试装置中生成的错误信息；和

所述处理器还经编程以在检测到系统错误时执行所述恢复序列，从而重新初始化所述系统总线而不需要首先从所述第一本地非易失性存储器中读出所述错误信息。

6、一种具有系统总线并能够有效地自系统错误恢复的测试系统，其特征在于该系统包括：

一个第一本地非易失性存储器，其位于第一测试装置中，存储在所述第一装置中的错误信息；和

一个处理器，其被编程以在检测到系统错误时执行恢复序列以便重新初始化所述系统总线而不需要首先从所述第一本地非易失性存储器中读出所述错误信息。

7、根据权利要求1所述的测试系统，其特征在于其中所述的第一测试装置是一个发送装置，所述测试系统还包括：

一个第二本地非易失性存储器，其位于接收装置中，存储即将被接收的命令或数据；

其中所述处理还被编程以在检测到系统错误时执行恢复序列以便在发生系统错误时重新初始化所述系统总线而不需要重新生成或重新发送存储在所述第一或第二本地非易失性存储器中的所述命令或数据。

8、根据权利要求7所述的测试系统，其特征在于其中所述的发送装置和接收装置，作为一对，是选自由一个模块和一个系统控制器、一个模块和一个现场控制器、两个现场控制器、两个模块，或一个现场控制器和一个系统控制器组成的组。

9、一种用于存储校准数据并补偿测试系统信号退化的方法，其特征在于该方法包括以下步骤：

将校准数据存储到一或多个测试系统插针卡中的每一者上的本地非易失性存储器中；和

对每个插针卡执行校准程序，用以根据所述校准数据补偿预期的信号退化而不需要从外部存储器中检索校准数据。

10、根据权利要求9所述的存储校准数据的方法，其特征在于该方法还包括以下步骤：处理存储于一个或多个所述测试系统插针卡的本地非易失性存储器中的负载板和插座校准数据以便补偿负载板和插座退化。

11、根据权利要求9所述的存储校准数据的方法，其特征在于该方法还包括以下步骤：处理存储于所述插针卡可存取的负载板非易失性存储器中的负载板和插座校准数据以便补偿负载板和插座退化。

12、根据权利要求9所述的存储校准数据的方法，其特征在于该方法还包括以下步骤：处理存储于所述插针卡可存取的底板非易失性存储器中的与插针卡插槽之间的偏斜相关的校准数据以便补偿插针卡之间的偏斜。

13、根据权利要求9所述的存储校准数据的方法，其特征在于该方法还包括以下步骤：处理存储于一个或多个所述测试系统插针卡的所述本地非易失性存储器中的测试条件或测试序列数据以便在器件测试期间应用。

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