KR20050105169A - 비휘발성 메모리에 핀 교정 데이터, 명령 및 다른 데이터를저장하는 반도체 시험 시스템 - Google Patents

비휘발성 메모리에 핀 교정 데이터, 명령 및 다른 데이터를저장하는 반도체 시험 시스템 Download PDF

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Abstract

다중 벤더로부터 핀 카드를 수용하는 반도체 시험 시스템이 개시된다. 각 핀 카드는 특정 교정 데이터가 저장될 수 있는 로컬 비휘발성 메모리를 포함한다. 상기 시험 시스템의 각 핀 카드는 DUT에 다른 타입의 시험을 실행할 수도 있다. 핀 카드 상의 비휘발성 메모리는 핀 카드 교정 데이터를 저장하는데 사용되고, 로드보드 및 소켓 관련 교정 데이터 또한 신호 열화에 대한 보상을 위해 각 핀 카드의 비휘발성 메모리에 국부적으로 저장될 수도 있다. 핀 카드 슬롯 관련 교정 데이터(즉, 슬롯 대 슬롯 기울기)는 시험 시스템 백플레인 상의 비휘발성 메모리에 저장될 수 있고 핀 카드의 슬롯 대 슬롯 기울기를 교정하기 위해 사용될 수 있다. 로컬 비휘발성 메모리는 또한 모듈들, 사이트 제어기들, 및 시스템 제어기에서 생성 중인 또는 이들 간에 전송되는 명령, 데이터, 및 에러 정보를 저장하는데 사용될 수 있고, 이렇게 해서 이러한 정보는 만약 시스템 에러가 발생해도 재생성될 필요가 없다.

Description

비휘발성 메모리에 핀 교정 데이터, 명령 및 다른 데이터를 저장하는 반도체 시험 시스템{SEMICONDUCTOR TEST SYSTEM STORING PIN CALIBRATION DATA, COMMANDS AND OTHER DATA IN NON-VOLATILE MEMORY}
관련 출원들의 상호 참조
본 출원은, "핀 교정 데이터를 비휘발성 메모리에 저장하는 이벤트 기반의 시험 시스템(Event-based Test System Storing Pin Calibration Data in Non-Volatile Memory)"이라는 명칭으로 2000.4.12.자로 출원된 미합중국 실용 특허출원 제 09/547,752호의 일부계속(CIP) 출원이고, "RF 및 혼합신호/아날로그 시험을 위한 시험 헤드 모듈(Test Head Modules for RF and Mixed-Signal/Analog Testing)"이라는 명칭으로 2003.11.26.자로 출원된 미국 임시 특허출원, "반도체 집적 회로를 위한 시험 프로그램을 향상시키는 방법 및 구조(Method and Structure to Develop a Test Programm for Semiconductor Integrated Circuits)"라는 명칭으로 2003.2.14.자로 출원된 미국 임시 특허출원 제 60/447,839호 및 "집적 회로를 시험하는 방법 및 장치(Method and Apparatus for Testing Integrated Circuits)"라는 명칭으로 2003.2.24.자로 출원된 미국 임시 특허출원 제 60/449,622호와 관련된, "비휘발성 메모리에 핀 교정 데이터를 저장하는 반도체 시험 시스템(Semiconductor Test System Storing Pin Calibration Data in Non-Volatile Memory)"이라는 명칭으로 2003.1.10.자로 출원된 미합중국 실용특허 출원 제 10/340,349호를 우선권 주장의 기초로 하고, 상기 출원을 그 참조를 통해 본 명세서에 편입시킨다.
본 발명은 대체로 집적회로(ICs)와 같은 반도체 디바이스를 시험하는 반도체 시험 시스템에 관한 것이며, 특히, 각 핀 유닛에 대한 시험 정확성에 영향을 주는 다양한 파라미터들에 관한 교정 데이터(calibration memory)가 핀 카드 내의 비휘발성 메모리에 저장되고, 핀 카드 슬롯(slot)에 관한 교정 데이터가 핀 카드 또는 백플레인-이를 통해 핀 카드들이 접속된다- 내의 비휘발성 메모리에 저장되며, 명령, 데이터, 또는 에러 정보-전력 손실과 같은 시스템 에러가 있는 경우 이러한 정보를 보유하기 위해-가 비휘발성 메모리에 저장되는 반도체 시험 시스템에 관한 것이다.
IC 테스터와 같은 반도체 시험 시스템에 의한 집적회로(ICs) 및 고밀도 집적회로(LSIs)와 같은 반도체 디바이스의 시험에 있어서, 시험 대상인 반도체 IC 디바이스에는 IC 테스터에 의해 적절한 테스터 핀에서 적절한 시험 타이밍에 생성된 시험 신호들과 시험 패턴들이 제공된다. IC 테스터는 테스트 신호에 응하여 피시험 IC 디바이스로부터 출력 신호를 수신한다. 출력 신호들은 스트로브되거나 스트로브 신호에 의해 소정의 타이밍으로 샘플링되고, IC 디바이스가 제대로 기능하고 있는지 여부를 결정하기 위해 기대치 출력 데이터와 비교된다.
시험 신호는, 시험 신호의 계획된 진폭, 임피던스, 및 슬루 레이트(slew rate)를 정하는 드라이버를 통해 피시험 디바이스로 전송된다. 피시험 디바이스로부터의 출력 응답 신호는 스트로브 신호의 타이밍에 의해 아날로그 비교기에 의해 샘플링되고, 소정의 역전압(threshold voltage)과 비교된다. 일반적으로 드라이버와 아날로그 비교기는 모두 핀 일렉트로닉스(pin electronics)라 불리는 블럭 내에 조립된다. 핀 일렉트로닉스는 DC 파라메트릭(parametric) 측정을 위한 DC 전압과 전류 뿐만 아니라 시험 신호와 응답 신호의 아날로그 값들을 포함하기 때문에, 정확한 측정을 보장하기 위해서는 핀 일렉트로닉스 내의 파라미터들이 교정될 필요가 있다. 본 발명은 그러한 교정(calibration) 데이터, 명령, 및 다른 데이터를 반도체 시험 시스템에 저장하는 것에 관한 것이다.
종래, 시험 신호와 스트로브 신호의 타이밍은 반도체 시험 시스템의 테스터 속도(tester rate) 또는 테스터 주기(tester cycle)에 비례하여 정의된다. 이러한 시험 시스템은 종종 주기 기반(cycle based) 시험 시스템으로 불린다. 시험 시스템의 다른 타입은 이벤트 기반(event based) 시험 시스템으로 불리고, 요구되는 시험 신호와 스트로브 신호가 핀 마다 이벤트 메모리로부터의 이벤트 데이터에 의해 생성된다. 본 발명은 종래의 주기 기반 반도체 시험 시스템에도 적용될 수 있지만, 이러한 이벤트 기반 반도체 시험 시스템에 보다 적절하다.
이벤트 기반 시험 시스템에 있어서, 피시험 반도체 디바이스를 시험하는데 사용될 신호의 로직 상태의 변화가 이벤트의 개념으로서 채용된다. 예컨대, 그러한 변화는 시험 신호의 상승 및 하강 엣지(edge) 또는 스트로브 신호의 타이밍 엣지이다. 이벤트의 타이밍은 기준 시간점(reference timing point)으로부터의 시간 길이에 대하여 정의된다. 대체로, 그러한 기준 시간점은 이전의 이벤트의 타이밍이다. 또는, 그러한 기준 시간점은 모든 이벤트들에 공통적인 고정된 시작 시간이다.
이벤트 기반 시험 시스템에서, 타이밍 메모리(이벤트 메모리) 내의 타이밍 데이터는 각각의 모든 시험 주기에서의 파형, 벡터, 지연 등과 같은 복잡한 정보를 포함할 필요가 없기 때문에, 타이밍 데이터의 표현은 극적으로 간단해 질 수 있다. 상기 이벤트 기반 시험 시스템에서, 앞서 살펴본 바와 같이, 대체로 이벤트 메모리에 저장된 각각의 이벤트에 대한 타이밍(이벤트) 데이터는 현재의 이벤트와 바로 전의 이벤트 사이의 시간 차이에 의해 표현된다. 대체로, 인접한 이벤트 간의 그러한 시간 차이(델타 시간(delta time))는 고정된 시작점(절대 시간)으로부터의 시간 차이와 달리 작고, 메모리 내의 데이터의 크기 또한 작아질 수 있어서 메모리 용량을 저감시킨다.
앞서 살펴본 바와 같이, 반도체 시험 시스템 내의 핀 일렉트로닉스 회로는 디바이스 파라미터들의 정확한 측정을 달성하기 위한 교정을 필요로 한다. 반도체 시험 시스템에서 요구될 수 있는 교정 데이터의 타입들의 일 예는, (1) 기준 구동 전압의 보상, (2) 기준 비교(역) 전압의 보상, (3) 구동 전류 부하의 보상, (4) 시험 핀에 접속된 파라메트릭(DC 전압 및 전류) 측정의 보상, (5) 비교를 일으키는데 사용되는 타이밍 스트로브의 보상, 및 (6) 시험 핀 자극(시험 신호)을 구동하는데 사용되는 타이밍 트리거의 보상을 포함한다. 시험 결과의 정확성과 해상도에 또한 영향을 주는 다른 에러 인자들이 있다. 그러한 다른 에러 인자들은 핀 카드들과 피시험 디바이스 사이에 제공되는 퍼포먼스 보드(performance board) 및 핀 설치물(HiFix 및 설치물) 내의 신호 전달 지연 시간을 포함한다.
대체로 드라이버와 아날로그 비교기는 모두 핀 유닛 또는 핀 일렉트로닉스로 알려진 블럭 내에 조립된다. 피시험 디바이스(DUT)로 보내진 시험 신호와 DUT로부터 수신된 출력 신호는 근래의 시험 시스템의 하드웨어 및 물리적 크기에 기인하는 상당한 신호의 열화를 일으킬 수 있는 신호 경로를 통과해야 한다. 일 예인 도 9의 시험 시스템(80)을 참조하면, 핀 카드(98) 상의 핀 유닛(82)으로부터의 시험 벡터는 최종적으로 DUT(96)에 이르기까지, 드라이버/비교기 회로(84), 배선(86), "포고핀(pogo pins)"(88), 로드 보드(load board)(92) 상의 트레이스(trace)(90), 소켓(94)을 거쳐야 한다. 출력 신호는 유사한 경로를 통해 핀 유닛(82)으로 돌아가야 한다.
이러한 경로들은 대체로 길고, 신호를 늦추고, 상승 및 하강 시간을 늦추고, 전압 스윙(swing)을 줄이는 등의 작용을 할 수 있는 기생 저항 및 용량(RCs)을 포함한다. DUT의 시험은 입력 시험 신호의 AC 및 DC 특성의 정밀한 제어와 출력 신호 타이밍 및 파라메트릭의 정밀한 측정을 요구할 수 있기 때문에, 핀 유닛(82) 내의 시험 신호와 출력 신호는 신호의 열화를 없애고 정확한 측정을 보장하기 위해 교정될 필요가 있다.
개방 구조 시험 시스템의 일반적인 구성의 일 예는 도 10에 도시된다. 이러한 개방 구조 시험 시스템은 다중 벤더(도 10의 예에서 벤더 A 내지 벤더 F)로부터 핀 카드(100)들을 사용한다. 각 핀 카드(100)의 설계는 벤더 및 DUT에 따라 특정되고, 따라서 다른 핀 카드들과 다르다. 다른 벤더들로부터 핀 카드들을 사용함에 기인하여, 이러한 시험 시스템은 중요한 교정의 요구에 직면한다.
현존하는 시험 시스템에서, 각 핀 카드의 제조공정 및 필드 교정 데이터는 플로피 디스크 또는 콤팩트 디스크와 같은 외부 저장 장치에 저장된다. 이러한 저장된 데이터는 사용자에게 관련된 핀 카드와는 물리적으로 분리된 엔티티(entity)로서 제공된다. 교정 데이터와 핀 카드의 이러한 분리 때문에, 이러한 항목들은 핀 카드를 시험 시스템으로 장착하는 동안, 그리고 핀 카드 또는 ATE(자동 시험 장비) 보수 중, 목록 관리의 목적으로 밀접하게 추적되어야 한다. 다중 벤더 핀 카드와 이들과 연관있는 분리된 교정 데이터의 존재는 개방 구조 시험 시스템에 공동 배치(co-location)의 부족을 가져온다.
벤더 핀 카드들과 이들과 연관있는 분리된 교정 데이터를 추적하는데 있어서의 어려움과는 별도로, 핀 카드로부터 분리된 교정 데이터를 갖는 것은 추가적인 기능적 부담을 가져온다. 예를 들어, 분리된 교정 데이터의 존재는, 시험 시스템이 외부 저장 장치로부터 정확한 교정 데이터(정확한 벤더 및 피 카드 타입)의 위치를 알아내고 이를 독출하며, 상기 카드를 배열할 것을 요구한다. 또한, 만약 (오류가 있는 플로피 디스크와 같이) 외부 저장 장치에 오류가 있으면, 모든 카드 교정 데이터를 잃을 수도 있다. 다중 벤더로부터의 핀 카드를 구비한 개방 구조 시험 시스템에서, 때때로 몇 개 핀의 오작동이 일어날 수 있다. 그러나, 그러한 핀들의 동일성을 확인하고 수정하는 것은 이 시스템 내의 모든 핀들에 대한 제조 공정상의 복잡한 교정을 요구한다. 이는 특별한 교정 장비의 이송과 접속을 요구하는 시간이 오래 걸리는 과정이다. 이에 더하여, 핀 카드가 시스템 또는 다른 시스템의 내부의 다른 슬롯으로 이동되면, 교정 데이터는 반드시 복제되고 상기 새로운 슬롯으로 매핑되어야 한다. 새로운 핀 카드를 장착하는 것은 교정 파일이 이 핀 카드를 동반할 것을 요구하고, 또한 교정 및 관련 데이터 파일의 갱신 및 매핑을 요구한다. 유지보수를 위해 몇몇 핀 카드가 시스템으로부터 제거될 때, 이들이 제거되었던 그 슬롯에 다시 배치될 것을 보장하기 위해서는 특별한 관리가 취해져야 한다.
따라서, 다양한 파라미터들의 교정이 일정한 시간 간격으로 또는 동력 공급시마다 실행될 수 있도록 시험 시스템 내의 교정 데이터를 유지하고, 교정 데이터가 핀 카드로부터 분리될 때 일어나는 목록 관리, 배열, 및 교정에 있어서의 어려움을 제거하는 효율적인 방법을 구축할 필요가 있다.
개방 구조 시험 시스템의 더 상위 레벨에서의 블록도는 도 13에 도시된다. 도 13에서, 모듈(132)은 디지털 핀 카드, 및 아날로그 카드와 같은 기능 유닛, 디바이스 전원(devive power supply;DPS), 또는 파형 생성기와 같은 기구일 수 있다. 상기 모듈로의 물리적 접속은 OPENSTARTM 버스와 같은 시스템 인터페이스 버스(system interface bus)(142)를 포함하는 백플레인(140)을 통해 이루어진다. 시스템 인터페이스 버스는 로직, 트레이스, 및 핀을 포함할 수 있다. 시스템 제어기(134) 또는 사이트(site) 제어기(136)들 중 하나는 사용자와 상호 작용하는 지점이다. 시스템 제어기는 사이트 제어기(136)로의 게이트웨이와, 다중 사이트/다중 DUT 환경에서 사이트 제어기들의 동기화(synchronization)를 제공한다. 시스템 제어기와 다중 사이트 제어기들은 마스터-슬레이브(master-slave) 구조로 작동한다. 시스템 제어기는 전체 시스템 작동을 제어하고 특정 사이트 제어기가 수행해야 하는 기능을 결정한다. 각 사이트 제어기는 그 자체로 DUT(138)를시험하기에 충분하다. 사이트 제어기는 사이트 내의 다양한 모듈들의 작동을 제어하고 모니터한다. 도 13의 개방 구조 시험 시스템은 "반도체 집적 회로를 위한 시험 프로그램을 향상시키는 방법 및 구조(Method and Structure to Develop a Test Programm for Semiconductor Integrated Circuits)"라는 명칭으로 2003.2.14.자로 출원된 미국 임시 특허출원 제 60/447,839호 및 "집적 회로를 시험하는 방법 및 장치(Method and Apparatus for Testing Integrated Circuits)"라는 명칭으로 2003.2.24.자로 출원된 미국 임시 특허출원 제 60/449,622호에 설명되어 있다.
전체 플랫폼(platform)은 표준 인터페이스를 제공하는 하드웨어 및 소프트웨어 구조로 이루어지며, 다양한 하드웨어 및 소프트웨어 모듈들이 상기 표준 인터페이스를 통해 채용될 수 있다. 이러한 구조는, 모듈 제어 소프트웨어와 모듈 대 모듈, 사이트 제어기 대 모듈, 사이트 제어기 대 사이트 제어기, 및 시스템 제어기 대 사이트 제어기 통신을 허용하는 백플레인 통신 라이브러리(library)를 구비한 모듈화된 시스템이다.
데이터 및 명령은 시스템 제어기, 사이트 제어기들, 모듈들 및 소정의 프로토콜을 사용하는 시스템 버스 인터페이스 사이를 통과한다. 오늘날의 시험 시스템에서, 시험 데이터와 명령은 전송되기에 앞서 전송 시스템 제어기, 사이트 제어기, 모듈 또는 시스템 버스 인터페이스의 램(RAM)에 저장되고, 수신될 때 수신 시스템 제어기, 사이트 제어기, 모듈 또는 시스템 버스 인터페이스의 RAM에 저장된다. 그러나, 만약 시스템이 재초기화를 요구하는 동력 손실과 같은 시스템 에러에 직면한다면, 시스템이 재초기화 되었을 때 데이터 및 명령의 재전송이 요구되고 RAM 내의 데이터는 손실된다.
따라서, 재초기화를 한 후 조차도 데이터 및 명령의 재전송이 필요하지 않도록, 시스템 에러 중에도 명령 및 데이터를 저장하는 방법을 구축할 필요가 있다.
도 1은 본 발명의 이벤트 기반 시험 시스템의 기본 구조를 도시하는 개략적인 블록도이다.
도 2는 도 1의 핀 일렉트로닉스에 관한 보다 상세한 구조와 이벤트 생성기로부터의 관련된 구동 이벤트(시험 신호) 및 샘플링 이벤트(스트로브 신호)를 도시하는 블록도이다.
도 3은 피시험 디바이스와 핀 카드 사이에 퍼포먼스 보드와 핀 설치물을 포함하는 이벤트 기반 시스템의 외양의 일예를 도시하는 개략도이다.
도 4는 상기 시험 시스템 내의 각 핀 카드에 제공되는 비휘발성 메모리에 교정 데이터가 저장되는, 본 발명의 기본 개념을 도시하는 개략적인 블록도이다.
도 5는 핀 카드와 별도로 제공되는 외부 저장 장치가 교정 데이터를 저장하는, 교정 데이터를 상기 시험 시스템에 저장하는 다른 접근 방식을 도시하는 개략적인 블록도이다.
도 6은 복수의 핀 카드를 갖고 각 핀 카드는 복수의 핀 유닛 또는 이벤트 테스터를 포함하는 이벤트 기반 시험 시스템 내의 구조의 일 예를 도시하는 블록도이다.
도 7은 교정 데이터가 퍼포먼스 보드와 핀 설치물에 포함된 전달 지연 시간을 보상하는 데이터를 포함하는, 본 발명의 또 다른 실시예의 개념을 도시하는 개략적인 블록도이다.
도 8은 상기 시험 시스템에서 동력 공급시 교정 처리를 개시하는 "C" 프로그래밍 언어로 쓰여진 프로그램의 일 예를 도시한다.
도 9는 종래의 자동 시험 장비(Automatic Test Equipment) 시스템에서 시험 패턴을 위한 경로의 일 예를 도시한다.
도 10은 개방 구조 시험 시스템의 일 예를 도시한 것이다.
도 11은 본 발명의 일 실시예에 의한 핀 카드 상의 비휘발성 메모리에 저장된 교정 데이터와 개방 구조 시험 시스템의 일 예를 상세히 도시한 블록도이다.
도 12는 본 발명의 일 실시예에 의한 백플레인 상의 비휘발성 메모리에 저장된 핀 카드 슬롯 교정 데이터와 개방 구조 시험 시스템의 일 예를 도시한 블록도이다.
도 13은 본 발명의 일 실시예에 의한 개방 구조 시험 시스템의 더 상위 레벨에서의 블록도의 일예이다.
도 14는 본 발명의 일 실시예에 의한 모듈 및 시스템 버스 인터페이스의 일 예를 상세히 도시한 블록도이다.
따라서, 본 발명은 교정 데이터가 핀 카드 상에 국부적으로 저장되는 복수의 핀 카드들을 갖고, 각 핀 카드는 각각이 이벤트 기반의 테스터(event based tester), 주기 기반의 테스터(cycle based tester), 아날로그 테스터(analog tester), 파라메트릭 테스터(parametric tester), 기능 테스터(functional tester), 혼합 신호 테스터(mixed signal tester), 메모리 테스터(memory tester), 또는 이들의 어떤 조합으로서 형성되는 복수의 핀 유닛을 포함하는, 반도체 시험 시스템을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 그 내부에 복수의 핀 유닛을 갖는 각 핀 카드가 상기 핀 카드 내의 핀 유닛에 포함된 다양한 파라미터들의 교정 데이터를 저장하기 위해 비휘발성 메모리를 포함하는 반도체 시험 시스템을 제공하는 것이다.
본 발명의 다른 목적은, 각 핀 카드가 이벤트 기반의 테스터, 주기 기반의 테스터, 아날로그 테스터, 파라메트릭 테스터, 기능 테스터, 혼합 신호 테스터, 메모리 테스터, 또는 이들의 어떤 조합으로서 형성되는 복수의 핀 유닛들을 포함하고, 상기 복수의 핀 유닛들은 또한 그 내부에 핀 유닛에 포함된 다양한 파라미터들의 교정 데이터를 저장하는 비휘발성 메모리를 포함하는, 반도체 시험 시스템을 제공하는 것이다.
본 발명의 다른 목적은, 복수의 핀 카드들을 갖고, 각 핀 카드는 이벤트 기반의 테스터, 주기 기반의 테스터, 아날로그 테스터, 파라메트릭 테스터, 타이밍 오류 탐색 기능 테스터(at-speed functional tester), 혼합 신호 테스터, 메모리 테스터, 또는 이들의 어떤 조합으로서 형성되는 복수의 핀 유닛들을 포함하는 반도체 시험 시스템을 제공하는 것이고, 상기 반도체 시험 시스템은 그 내부에 사용되는 핀 카드들 모두에 대한 교정 데이터를 관리하는 비용면에서 효율적이고, 에러가 없고, 안전하고 간단한 방법을 구비한다.
본 발명의 또 다른 목적은 모듈들, 사이트 제어기들 및 시스템 제어기 사이에 전송되는 명령 및 데이터를 저장하는 고속의 비휘발성 메모리를 제공하는 것이다.
본 발명에 있어서, 반도체 시험 시스템은 피시험 반도체 디바이스(DUT)를 시험하는 다수의 시험 채널로 구성된다. 상기 시험 시스템은 복수의 핀 카드들로 구성되고, 각각의 핀 카드는 상기 시험 채널의 일부를 구성하기 위해 그 내부에 복수의 핀 유닛들을 가지며, 각 핀 카드의 내부에는 대응하는 핀 카드 내에 장착된 핀 유닛에 포함된 에러 인자들을 보상하는 교정 데이터를 저장하기 위한 비휘발성 메모리가 제공된다. 또한, 마이크로프로세서가 상기 교정 데이터를 관리하고 대응하는 핀 카드 내의 전체 핀 유닛들에 대해 교정 절차를 수행하기 위하여 각 핀 카드의 내부에 제공될 수 있고, 각 핀 유닛은 이벤트 기반의 테스터, 주기 기반의 테스터, 아날로그 테스터, 파라메트릭 테스터, 기능 테스터, 혼합 신호 테스터, 메모리 테스터, 또는 이들의 어떤 조합으로서 형성된다.
상기 교정 데이터는 DUT를 시험하는 데 있어서 대응하는 핀 카드에서 사용되는 파라미터들에 관한 에러 인자들을 보상하는 데이터를 포함한다. 예를 들어, 교정 데이터는 시험 패턴의 타이밍과 기준 전압, 스트로브 신호의 타이밍 및 기준 비교 전압을 포함하는 에러 인자들을 보상하는 데이터를 포함한다.
다른 측면에서, 본 발명의 시험 시스템은 DUT에 고유하고, 그 위에 DUT를 장착하며, DUT로, 그리고 DUT로부터 신호를 전송하는 신호 경로를 갖는 퍼포먼스 보드와, 상기 퍼포먼스 보드와 상기 시험 시스템 내의 복수의 핀 카드들을 상호 접속하는 핀 설치물을 또한 포함한다. 이러한 구성에서, 교정 데이터는 시험 패턴의 타이밍과 기준 전압, 스트로브 신호의 타이밍, 기준 비교 전압, 및 퍼포먼스 보드와 핀 설치물 내의 신호 전달 지연을 포함하는 에러 인자들을 보상하는 데이터를 포함하는 것이 바람직하다.
본 발명에 의하면, 반도체 시험 시스템은 핀 카드 내의 모든 핀 유닛들의 에러 인자들을 보상하기 위해 각 핀 카드 내에 교정 데이터를 저장하는 비휘발성 메모리를 포함하도록 구성된다. 상기 교정 데이터를 저장하는 메모리는 핀 카드에 고정적으로 제공되기 때문에, 상기 시험 시스템의 제조자 또는 사용자에 의한 교정 데이터의 관리는 목록 관리, 핀 카드 교체, 교정 데이터의 갱신 등과 같은 처리 과정에서 단순화된다. 핀 카드는 로컬 마이크로프로세서(local microprocessor)를 포함하기 때문에, 핀 카드 내의 핀 유닛들을 위한 데이터 매핑을 포함하는 교정 처리 또한 단순화된다. 본 발명에 의하면, 이벤트 기반 시험 시스템은 모든 핀 카드들에 대한 교정 데이터를 관리하는 비용 효율적이고, 에러가 없고, 안전하고 단순한 방법을 달성할 수 있다.
핀 카드 상의 비휘발성 메모리는 핀 카드, 로드 보드 또는 소켓에 기인하는 열화를 보상하기 위해 교정 데이터를 저장하는데 사용된다. 핀 카드 슬롯에 관련된 교정 데이터는, 시험 시스템 백플레인 상의 비휘발성 메모리에 저장되고 핀 카드의 슬롯 대 슬롯 기울기를 교정하는데 사용될 수 있다.
핀 카드 또는 시험 시스템 백플레인의 비휘발성 메모리에 저장될 수 있는 교정 데이터의 예는, (ⅰ)기준 구동 전압의 보상, (ⅱ)기준 비교 전압의 보상, (ⅲ)구동 전류 부하의 보상, (ⅳ)시험 핀에 접속된 파라메트릭 측정 회로의 보상, (ⅴ)비교를 일으키는데 사용되는 타이밍 스트로브의 보상, 및 (ⅵ) 시험 핀 자극을 구동하는데 사용되는 타이밍 트리거의 보상이 있는데, 이에 제한되지는 않는다.
다중 벤더로부터 핀 카드를 수용하고, 각 핀 카드가 특정 교정 데이터가 저장될 수 있는 로컬 비휘발성 메모리를 포함하는, 개방 구조 시험 시스템은 특별한 이점을 제공할 수 있다. 예를 들어, 핀 카드 상에 국부적으로 사용가능한 교정 정보를 갖는 것은 하드웨어의 용이한 구성을 허용하고, 다중 벤터로부터 다른 핀 카드들의 사용을 가능하게 한다. 각 핀 카드는 교정 데이터를 포함할 수 있기 때문에, 외부의 콤팩트 디스크(compact disc;CD)로부터 교정 데이터를 독출하기 위해 추가의 관련 데이터 파일이 요구되지 않는다. 이에 더하여, 사용자는 특정의 핀 카드 슬롯 매핑 파일 정보 또는 특정의 핀 카드 교정 파일 정보를 상기 시험 시스템 또는 관련된 호스트 컴퓨터 내에 유지할 필요가 없다. 핀 카드 상에 국부적으로 사용가능한 교정 정보를 갖는 것은, 시스템 외부에서 더 적은 정보가 유지되면 되기 때문에, 시스템 신뢰도를 또한 향상시키고, 그 결과 교정 데이터가 그와 연관된 핀 카드에 긴밀하게 연결된다. 상기 시험 시스템은 또한, 비휘발성 메모리 내의 교정 데이터를 시간에 따른 성분값의 변화를 보상하는 새로운 교정 데이터로 갱신함으로써 용이하게 갱신될 수 있다.
도 1은 시험 시스템, 바람직하게는 이벤트 기반 시험 시스템의 반도체 시험 시스템 내의 기본 구조의 일 예를 도시하는 개략적인 블록도이다. 이벤트 기반 시험 시스템은 시스템 버스(핀 버스)(14)에 접속되는 호스트 컴퓨터(12)와 버스 인터페이스(13), 내부 버스(15), 어드레스 제어 로직(18), 실패 메모리(17), 이벤트 카운트 메모리(20)와 이벤트 버니어(vernier) 메모리(21)로 구성되는 이벤트 메모리, 이벤트 합산 및 크기조정 로직(22), 이벤트 생성기(24), 및 핀 일렉트로닉스(드라이버 및 비교기)(26)를 포함한다. 상기 이벤트 기반 시험 시스템은, 일반적으로 램(RAM) 및 플래쉬 메모리와 같은 메모리 IC 또는 마이크로프로세서 및 디지털 신호 프로세서와 같은 메모리 IC인, 피시험 반도체 디바이스(semiconductor device under test;DUT)(28)를 평가하며, 상기 DUT(28)는 핀 일렉트로닉스(26)에 접속된다.
호스트 컴퓨터(12)의 일 예는 UNIX, 윈도우 NT, 그 내부의 리눅스 오퍼레이팅 시스템이다. 호스트 컴퓨터(12)는 사용자가 시험의 시작 및 종료 동작을 지시하거나, 시험 프로그램 및 다른 시험 조건을 로딩하거나, 또는 상기 호스트 컴퓨터 내에서 시험 결과 해석을 수행할 수 있게 하는 사용자 인터페이스로서 작동한다. 호스트 컴퓨터(12)는 시스템 버스(14) 및 버스 인터페이스(13)를 통해 하드웨어 시험 시스템과 상호 작용한다. 도시되어 있지 않지만, 호스트 컴퓨터(12)는 바람직하게는 통신 네트워크에 접속되어 다른 시험 시스템 또는 컴퓨터 네트워크와 시험 정보를 송수신한다.
내부 버스(15)는 하드웨어 시험 시스템 내의 버스이고 일반적으로 어드레스 제어 로직(18), 실패 메모리(17), 이벤트 합산 및 크기조정 로직(22), 및 이벤트 생성기(24)와 같은 기능 블럭의 대부분에 접속된다. 어드레스 제어 로직(18)의 일 예는 하드웨어 시험 시스템에 독점적이고 사용자는 접근 불가능한 테스터 프로세서(tester processor)이다. 테스터 프로세서(18)는 호스트 컴퓨터(12)로부터 시험 프로그램 및 조건을 기초로 시험 시스템 내의 다른 기능 블럭들에 지시를 제공한다. 실패 메모리(17)는 DUT(28)의 실패 정보와 같은 시험 결과를 어드레스 제어 로직(18)에 의해 정의된 어드레스에 저장한다. 실패 메모리(17)에 저장된 정보는 피시험 디바이스의 실패 해석 단계에서 사용된다.
어드레스 제어 로직(어드레스 순서 결정 장치)(18)은 어드레스 데이터를 이벤트 카운트 메모리(20)와 이벤트 버니어 메모리(21)에 공급한다. 실제 시험 시스템에서는, 복수 셋트의 이벤트 카운트 메모리(20)와 이벤트 버니어 메모리(21)가 제공될 것이고 이들 각 셋트는 시험 시스템의 시험 핀에 대응할 수 있다. 상기 이벤트 카운트 및 버니어 메모리는 시험 신호와 스트로브 신호의 각 이벤트에 대해 타이밍 데이터를 저장한다. 이벤트 카운트 메모리(20)는 기준 클록의 정수배(정수부)인 타이밍 데이터를 저장하고, 이벤트 버니어 메모리(21)는 기준 클럭의 소수(소수부)인 타이밍 데이터를 저장한다. 본 발명의 내용에서, 각 이벤트에 대한 타이밍 데이터는 이전 이벤트로부터의 시간 차이(지연 시간 또는 델타 시간)에 의해 표현된다.
이벤트 합산 및 크기 조정 로직(22)은 이벤트 카운트 메모리(20)와 이벤트 버니어 메모리(21)로부터의 델타 타이밍 데이터를 기초로 각 이벤트의 전체 타이밍을 보이는 데이터를 생성한다. 기본적으로, 그러한 전체 타이밍 데이터는 정수부 데이터 및 소수부 데이터를 합산함으로써 생성된다. 타이밍 데이터를 합산하는 과정에서, 소수부 데이터의 이월(carry over) 동작(정수부 데이터로 오프셋) 또한 타이밍 카운트 및 오프셋 로직(22)에서 실행된다. 또한, 전체 타이밍을 생성하는 과정에서, 타이밍 데이터는 크기조정 인자에 의해 수정되고 이에 따라 전체 타이밍이 수정된다.
이벤트 생성기(24)는 실제로는 이벤트 합산 및 크기조정 로직(22)으로부터의 전체 타이밍 데이터를 기초로 이벤트를 생성한다. 이렇게 생성된 이벤트(시험 신호 및 스트로브 신호)는 핀 일렉트로닉스(26)를 통해 DUT(28)에 공급된다. 기본적으로, 핀 일렉트로닉스(26)는 다수의 구성 요소로 구성되고, 이들 각각은 DUT(28)에 대한 입출력 관계를 설정하기 위한 스위치 뿐만 아니라 드라이버 및 비교기를 포함한다.
도 2는 드라이버(35) 및 아날로그 비교기(36)를 갖는 핀 일렉트로닉스(26) 내의 보다 상세한 구조를 도시하는 블록도이다. 이벤트 생성기(24)는 드라이버(35)를 통해 DUT(28)의 입력 핀에 시험 신호(시험 패턴)로서 공급되는 구동 이벤트를 생성한다. 이벤트 생성기(24)는 또한 DUT(28)의 출력 신호를 샘플링하기 위한 스트로브 신호로서 아날로그 비교기(36)에 공급되는 샘플링 이벤트를 생성한다. 아날로그 비교기(36)의 출력 신호는 패턴 비교기(38)에 의해 이벤트 생성기(24)로부터의 기대치 데이터와 비교된다. 만약 이들 둘이 불일치하면, 실패 신호가 도 1의 실패 메모리(17)로 전송된다.
도시되어 있지는 않지만, 핀 일렉트로닉스(26)는 또한 DC 파라메트릭 시험을 수행하는 회로를 포함한다. DC 파라메트릭 시험은 기준 DC 전압을 특정 디바이스 핀에 공급하는 동안 이 핀에 흐르는 DC 전류의 측정 또는 기준 DC 전류를 특정 디바이스 핀에 공급하는 동안 이 핀에서의 DC 전압의 측정을 포함한다. 핀 일렉트로닉스(26)는 또한 디바이스 핀에 대한 피시험 디바이스 터미널 저항으로의 소스(source) 전압을 변경하는 회로 배열을 포함할 수도 있다.
핀 일렉트로닉스(26)는 앞서 살펴본 다양한 아날로그 파라미터들을 포함하고, 그러한 파라미터들은 시간 및 환경 변화 뿐 아니라 시험 시스템에 사용되는 구성 요소, 시험 시스템 내에서의 물리적 위치 및 배치에 따라 변화한다. 따라서, 피시험 반도체 디바이스에 대한 정확한 시험 결과를 보장하기 위해서는 이러한 파라미터들을 교정할 필요가 있다.
반도체 시험 시스템에서 요구될 수 있는 교정 데이터의 타입들의 일 예를 다시 살펴보면, (1) 기준 구동 전압의 보상, (2) 기준 비교(역) 전압의 보상, (3) 구동 전류 부하의 보상, (4) 시험 핀에 접속된 파라메트릭(DC 전압 및 전류) 측정의 보상, (5) 비교를 일으키는데 사용되는 타이밍 스트로브의 보상, 및 (6) 시험 핀 자극(시험 신호)을 구동하는데 사용되는 타이밍 트리거의 보상이다.
실제 시험 시스템에서 시험 신호는 퍼포먼스 보드 및 핀 설치물을 통해 피시험 디바이스로 공급된다는 점에 유의해야 한다. 도 3은 피시험 디바이스와 (핀 카드 상에 장착된) 핀 일렉트로닉스 사이에 퍼포먼스 보드와 핀 설치물을 포함하는 이벤트 기반 시스템의 외양의 일예를 도시하는 개략도이다. 퍼포먼스 보드와 핀 설치물이 수반하는 신호 전달 지연 또한 반도체 디바이스 시험에 있어서 시험 정확성 및 해상도에 영향을 준다.
도 3의 예에서, 피시험 반도체 디바이스(28)는 시험될 디바이스의 타입에 고유한 퍼포먼스 보드(48) 상에 배치된다. 복수의 핀 카드는 메인 프레임(44) 내에 설치된다. 퍼포먼스 보드와 핀 카드(도시되지 않음)는 핀 설치물(47)에 의해 접속된다. 일반적으로, 핀 설치물은, 핀 카드를 퍼포먼스 보드(48)에 전기적으로 접속시키는 포고 핀(pogo pin)과 같은 다수의 탄성있는 접촉 핀들을 갖는 기계적 블럭이다.
앞서 살펴본 바와 같이 , 반도체 시험 시스템은 반도체 디바이스 파라미터의 정확한 측정을 위하여 다양한 파라미터에 관하여 교정되어야 한다. 교정 데이터는 제조자에 의해 획득되고 제조공정 교정 데이터로서 저장 장치에 저장된다. 교정 데이터는 수정되거나 사용자에 의해 상기 저장 장치에 필드 교정 데이터로서 부가될 수도 있다. 상기 교정 데이터를 기초로, 다양한 파라미터에 포함된 에러는 일정한 시간 간격으로 또는 동력 공급시 마다 보상된다.
도 4는 상기 시험 시스템에 교정 데이터를 저장하는, 본 발명의 기본 개념을 도시하는 개략적인 블록도이다. 본 발명에서, 각 핀 카드(43)는 그 내부에 교정 데이터를 저장히는 메모리(75)를 포함한다. 상기 메모리(75)는, 전원이 차단될 때 데이터를 유지하도록 하기 위한 플래쉬 메모리와 같은 비휘발성 메모리이다. 비휘발성 메모리(75)는 동일한 핀 카드(43) 내의 핀 유닛(66)들에 대한 모든 교정 데이터를 저장한다. 그러한 비휘발성 메모리는 자립형 메모리 또는 다른 저장 장치의 일부와 같이 다양한 형태일 수 있다.
이에 더하여, 본 발명의 개방 구조 실시예에서, 핀 카드(43)들은 하나 또는 그 이상의 벤더로부터 공급될 수 있다. 본 발명의 개방 구조 실시예에서, 개방 구조 시험 시스템은 다중 벤더로부터 핀 카드(43)들을 수용하고, 각 핀 카드는 특정 교정 데이터가 저장될 수 있는 EEPROM 또는 플래쉬 메모리와 같은 로컬(local) 비휘발성 메모리(75)를 포함한다. 상기 시험 시스템의 각 핀 카드는 서로 다른 DUT에 대응할 수 있고, 이 DUT에 대해 타이밍 오류 탐색 기능 시험(at-speed functional testing), 파라메트릭 시험, 아날로그 시험, 혼합 신호 시험, 메모리 시험 등을 포함하는 다른 타입의 시험들을 행할 수도 있다.
특정 DUT가 시험되어야 할 때, 그 DUT에 특정된 핀 카드가 시험 시스템 내의 특정 슬롯에 설치되고, 상기 DUT에 특정된 로드 보드 및 소켓 조립체가 시험 시스템에 장착되며, 시험 시스템은 특정 슬롯(도 9 참조)에 대한 포고 핀을 경유하여 상기 DUT에 특정된 핀 카드에 DUT를 접속시키도록 구성되어야 한다. 상기 핀 카드, 슬롯 하드웨어(포고 핀, 배선 등), 로드 보드, 및 소켓은 모두 신호의 열화에 기여하고, 따라서 DUT를 시험할 때 이러한 항목들의 각각에 대한 교정 데이터가 사용되어야 한다.
교정 데이터에 관련된 핀 카드, 로드 보드, 및 소켓은 각 DUT에 대해 다를 것이므로, 이들은 DUT 타입에 따라 다양할 것이다. 따라서, 핀 카드 상의 비휘발성 메모리를 사용하는 것은, 시험 시스템이 교정 데이터를 각 핀 카드에 국부적으로 저장하도록 하고 이러한 인자들을 보상하기 위해 상기 데이터를 이용하도록 한다. 또 다른 실시예에서, 로드 보드 상의 비휘발성 메모리는 초기에 로드 보드 및 소켓 교정 데이터를 저장하기 위해 사용될 수 있다. 시스템 프로세서는 상기 로드 보드 상에 저장된 교정 데이터를 로드 보드로부터 직접 이용할 수 있고, 또는 상기 교정 데이터를 사용 전에 핀 카드 상의 비휘발성 메모리로 이동시킬 수도 있다. 이러한 이동은 시스템의 전원을 켤 때 자동적으로 일어날 수도 있고, 또는 사용자 명령의 지시로 일어날 수도 있다.
다른 실시예들은 핀 카드 상의 롬(ROM)을 채용할 수도 있지만, ROM의 사용은 일정한 제한을 야기한다. ROM이 슬롯에 특정된 로드 보드 및 소켓의 교정 데이터를 저장하기 위해 핀 카드 상에서 사용될 때, 그러한 핀 카드의 사용은 고정된 슬롯으로 제한될 것이다. 달리 말하면, ROM 데이터는 변경될 수 없기 때문에 만약 ROM이 예컨대 슬롯 A에 특정된 로드 보드 및 소켓 교정 데이터를 저장한다면, 상기 핀 카드는 슬롯 A에만 사용될 수 있다. 만약 상기 핀 카드가 슬롯 B에 삽입된다면, ROM 교정 데이터는 무용하게 된다.
도 4에 도시된 본 발명을 더 상세히 살펴보기에 앞서, 이전의 접근 방식에 관하여 설명한다. 이러한 예는 도 5의 블록도에 도시되고, 모든 핀 카드, 즉, 시험 시스템의 모든 핀 유닛들에 대한 교정 데이터가 외부 저장 장치(77)에 저장된다.
외부 저장 장치(77)는 핀 카드의 모든 핀 유닛들에 관하여 제조공정 및 필드 교정 데이터를 저장한다. 저장 장치(77)는, 예컨대, 핀 카드로부터 분리된 플로피 디스크 또는 콤팩트 디스크이고, 테스터 제어기의 호스트 컴퓨터에 삽입되고 그로부터 교정 데이터가 독출된다. 각 핀 유닛에 대한 교정 데이터는 예컨대, 호스트 컴퓨터 내에 마련된 매핑 파일(78)에 의해 분배된다. 외부 저장 장치(77)로부터 교정 데이터를 수신하고 저장하기 위해 종래의 시험 시스템의 핀 카드 상에 동적 램(DRAM) 또는 정적 램(SRAM)을 사용할 수 있지만, 핀 카드가 상기 시스템으로부터 제거되고 전원이 차단될 때 DRAM/SRAM에 저장된 내용이 사라지기 때문에 외부 저장 장치(77)가 제거될 수 없다는 점에 유의하여야 한다.
본 발명의 발명자들은 상기 시험 시스템의 핀 카드로부터 분리된 외부 저장 장치(77)를 갖는 도 5의 구조는 다음과 같은 결함으로 불리하다는 것을 발견했다.
(1) 시험 시스템이 외부 저장 장치로부터 교정 데이터의 위치를 찾아내고 이를 독출하며, 핀 카드를 배열할 것이 요구된다.
(2) 만약 외부 저장 장치가 손상된다면, 모든 핀 카드에 대한 교정 데이터가 손실되어 시험 시스템 내의 모든 핀들의 새로운 제조공정 교정이 요구되고, 이는 특별한 교정 장비의 이송과 접속을 요구하는 시간이 오래 걸리는 과정이 될 수 있다.
(3) 핀 카드가 새로운 시험 시스템으로 이동될 때, 교정 데이터는 반드시 복제되고 상기 새로운 시스템의 카드 슬롯으로 매핑되어야 한다.
(4) 새로운 핀 카드를 시험 시스템에 설치하는 것은 핀 카드에 동반하는 핀 카드 교정 파일을 요구하고, 표적 시험 시스템의 교정 매핑 및 데이터 파일의 갱신을 요구한다.
(5) 몇몇 핀 카드들이 유지보수를 위해 시험 시스템으로부터 제거될 때, 이들이 제거되었던 그 슬롯에 다시 배치되도록 관리되어야 한다.
도 4에 도시된 본 발명으로 돌아가면, 교정 데이터는 각 핀 카드(43)에 설치된 교정 메모리(75)에 저장된다. 교정 메모리(75)는 전원이 차단되었을 때 데이터를 유지할 수 있는 비휘발성 메모리이다. 각 핀 카드는 교정 메모리를 독출하고 핀 유닛 레지스터(도시되지 않음)에 기입할 수 있는 마이크로 프로세서를 구비한다. 표적 핀 카드 내의 비휘발성 메모리에 교정 데이터를 저장하는 본 발명의 이점은 다음과 같다.
(1) 핀 보드 상의 고정된 위치에 배치된 카드 교정 정보를 가지고, 하드웨어로 용이하게 구성된다.
(2) 추가적인 관련 데이터 파일들을 설치함이 없이 각 보드는 자기 고유의 제조공정 교정 데이터를 수반할 수 있다.
(3) 사용자는 특정 핀 카드 슬롯 매핑 파일 정보를 보유할 것이 요구되지 않는다. 이는 각 핀 카드 상의 비휘발성 메모리에 데이터를 저장함으로써 자동적으로 이루어진다.
(4) 사용자는 특정 핀 카드 교정 파일 정보를 보유할 것이 요구되지 않는다. 이는 각 핀 카드 상의 비휘발성 메모리에 데이터를 저장함으로써 자동적으로 이루어진다.
(5) 시스템 외부에서 더 적은 정보가 관리되고 교정 데이터는 그와 관련된 핀 카드에 직접적으로 긴밀하게 접속되므로, 시험 시스템의 신뢰도가 향상될 것이다.
(6) 시험 시스템은 비휘발성 메모리를 시간이 경과함에 따른 구성요소 값의 변화를 보상하기 위한 새로운 교정 데이터로 용이하게 갱신할 수 있다.
(7) 교정 저장 시스템은 교정 데이터를 보상될 시험 시스템 핀 카드 상에 국부적으로, 따라서 효율적으로 저장한다.
(8) 비휘발성 메모리 시스템은 피시험 디바이스에 대한 측정 및 자극 생성에 사용될 프로세서에 의해 어드레스로 불러낼 수 있는 교정 데이터를 저장한다.
도 6은 본 발명의 이벤트 기반 반도체 시험 시스템의 기본 구조를 도시하는 블록도이다. 상기 시험 시스템은 복수의 핀 카드(43)를 포함한다. 또한, 각 핀 카드는 복수의 테스터 핀에 대응하는 복수의 핀 유닛(이벤트 테스터)(66), 예컨대, 32 테스터 핀에 대한 32 핀 유닛을 포함한다. 도 6의 시험 시스템에서, 복수의 이벤트 핀 카드(43)는 시스템 버스(핀 버스)(14)를 통해, 시험 시스템의 호스트 컴퓨터인 테스터 제어기에 의해 제어된다.
도 6에서, 핀 카드(43)는 시험 패턴(시험 신호)을 피시험 디바이스(28)에 인가하고, 시험 패턴에 따른 피시험 디바이스로부터의 응답 출력 신호를 검사한다. 상기 시험 시스템은, 앞서 살펴본 도 3에 도시된 바와 같이, 핀 카드(43)와 피시험 디바이스(28) 사이에 핀 설치물(47)과 퍼포먼스 보드(43)를 포함한다.
각 핀 카드(43)는 예컨대, 32개의 테스터 핀들을 위한 핀 유닛들(661 내지 6632), 인터페이스(53), 프로세서(67), 및 메모리(75)를 포함한다. 각 핀 유닛(66)은 이벤트 기반 시험 시스템 내의 각 테스터 핀에 대응하고, 같은 테스터 보드 내에서는 같은 내부 구조를 갖는다. 이러한 예에서, 핀 유닛(66)은 이벤트 메모리(60), 이벤트 실행 유닛(이벤트 합산, 크기조정 및 이벤트 생성)(47), 핀 일렉트로닉스(드라이버 및 비교기)(26), 및 시험 결과(실패) 메모리(57)를 포함한다. 상기 메모리(75)는 다른 데이터 뿐만 아니라 앞서 살펴본 교정 데이터도 저장한다.
상기 이벤트 메모리(60)는 시험 패턴을 생성하는 이벤트 데이터를 저장한다. 이벤트 실행 유닛은 이벤트 메모리(60)로부터의 이벤트 데이터를 기초로 시험 패턴을 생성한다. 상기 시험 패턴은 핀 일렉트로닉스(26)를 통해 피시험 디바이스로 공급된다. 피시험 디바이스의 출력 신호는 핀 일렉트로닉스(26) 내의 비교기에 의해 기대치 신호와 비교되고, 그 결과는 시험 결과 메모리(57)에 저장된다.
도 6에 점선으로 도시된 바와 같이, 피시험 디바이스(28) 및 핀 일렉트로닉스(26)는 핀 설치물(48) 및 퍼포먼스 보드(48)에 의해 상호 접속한다. 핀 일렉트로닉스(드라이버)(26)로부터 피시험 디바이스로의 시험 신호는 핀 설치물 및 퍼포먼스 보드의 신호 전달 지연 시간에 의해 영향을 받을 수 있다. 이와 유사하게, 피시험 디바이스(28)로부터 핀 일렉트로닉스(비교기)(26)로의 출력 신호는 핀 설치물 및 퍼포먼스 보드의 신호 전달 지연 시간에 의해 영향을 받을 수 있다.
이에 따라, 도 7은 교정 데이터가 퍼포먼스 보드와 핀 설치물의 전달 지연 시간을 보상하는 데이터를 포함하는, 본 발명의 또 다른 실시예를 도시하는 개략적인 블록도이다. 핀 설치물(47) 및 퍼포먼스 보드(48)의 전달 지연 시간에 관한 정보는 핀 카드(43)에 직접적으로 연관되지는 않지만, 핀 유닛의 총 신호 경로 길이에는 연관된다. 이렇게 해서, (1) 특정 퍼포먼스 보드의 전달 지연 시간 교정 데이터 및 (2) 핀 카드(43)의 비휘발성 메모리(75) 내의 핀 카드에서 핀 설치물로의 전달 지연 시간 교정 데이터에 관한 교정 데이터를 저장하는 것이 유용하다.
본 발명의 개방 구조 실시예에 의한 비휘발성 메모리를 갖는 핀 카드의 더 상세한 블록도는 도 11에 도시된다. 도시와 설명의 단순화를 위해, 핀 카드(112) 당 하나의 핀 유닛(120)만을 도시한다. 각 핀 유닛(120)은 하나의 테스터 채널과 연관된다. 일반적으로, 각 핀 카드(112)는 8 또는 16 핀 유닛과 같은 다중 핀 유닛(120)을 가질 것이다. 도 11에 도시된 바와 같이, 각 핀 카드(112)는 교정 데이터를 비휘발성 메모리(104)로부터 독출하고 핀 유닛 레지스터에 기입할 수 있는 내장 마이크로프로세서와 같은 로컬(local) 제어기(122)를 갖는다.
백플레인(106) 내의 내부 핀 버스(128)는 내장 프로세서(122)와 외부 호스트 중앙 처리 유닛(CPU)(102) 중 어느 하나에 의해 접근가능하다. 호스트 CPU(102)는 UNIX, 윈도우즈 NT, 또는 리눅스 오퍼레이팅 시스템을 갖는 워크스테이션과 같은 호스트 컴퓨터에 포함될 수 있다. 상기 호스트 컴퓨터는 사용자가 시험의 시작 및 종료 동작을 지시하거나, 시험 프로그램 및 다른 시험 조건을 로딩하거나, 또는 상기 호스트 컴퓨터 내에서 시험 결과 해석을 수행할 수 있게 하는 사용자 인터페이스로서 기능한다. 호스트 컴퓨터는 내부 핀 버스(128) 및 각 핀 카드(112) 내의 핀 버스 인터페이스(PBI) 회로(108)를 통해 시험 시스템과 상호 작용한다. 프로세서(122)를 포함하는 PBI(108)는 테스터 제어기(호스트 CPU(102))와 핀 카드 프로세서(122) 간의 동기화 버스 프로토콜을 제공한다. 도시되지는 않았지만, 호스트 컴퓨터는 바람직하게는 통신 네트워크에 접속되어 다른 시험 시스템 또는 컴퓨터 네트워크와 시험 정보를 송수신한다.
각 핀 카드(112) 내의 내부 어드레스/데이터 버스(130)는 프로세서(122), 벡터 메모리(124), 비휘발성 메모리(104), 실패 메모리(126), 및 파형 생성기(110)와 같은 핀 카드 내의 대부분의 기능 블럭들에 접속된다. 프로세서(122)는 호스트 컴퓨터(12)로부터 시험 프로그램 및 조건을 기초로 시험 시스템 내의 다른 기능 블럭들에 지시를 제공한다. 실패 메모리(126)는 DUT의 실패 정보와 같은 시험 결과를 저장한다. 실패 메모리(126)에 저장된 정보는 DUT의 실패 해석 단계에서 사용된다.
플래쉬 또는 비휘발성 메모리(104)는 DUT 상에서 수행되어야 하는 동작들을 제어할 또는 진행 중에 이미 명령의 상태를 보이는 몇 비트를 포함하는 상태 레지스터를 포함한다. 이 레지스터는 완성시까지 상대적으로 긴 시간을 요구하는 명령 중에 폴링(polling)될 수 있다. 예를 들어, 벌크 이레이즈(bulk erase;BE) 명령은 완성시까지 짧은 기간을 요구할 것이다. 페이지 프로그램(page program;PP) 및 섹터 이레이즈(sector erase;SE) 명령 또한 짧은 기간을 요구한다. 이러한 동작 중에, 상태 레지스터 독출 동작(status register read operation; RDSR)만이 수용될 수 있고, 다른 것은 모두 무시된다. 이러한 명령들(PP, SE. 및 BE)의 각각은 자주 사용된다. BE 및 SE 명령은, 두 개의 환경에서, 즉, (1) 데이터의 초기 프로그램 중, (2) 메모리에 저장된 값들의 갱신 중에 사용된다. 플래쉬 또는 비휘발성 메모리(104)는 레지스터 내의 각 비트를 논리적 "high"로 설정하는 명령을 지운다. PP 처리는 하나의 비트를 논리적 "low"로 설정하는 것만 가능하다. 플래쉬 또는 비휘발성 메모리(104)에 저장된 데이터를 갱신하는 것은, (1) 변경되어야 하는 값을 포함하는 섹터로부터 모든 데이터를 독출하고, (2) 상기 섹터를 지우기 위해 SE 명령을 내리고, (3) 상기 섹터에 모든 데이터를 다시 기입하는, 동작 시퀀스를 요구한다. 갱신된 값(들)은 이 데이터에 포함된다.
도 11에 도시된 바와 같이 핀 카드(112)의 비휘발성 메모리(104)에 저장될 수 있는 교정 데이터의 예는 (i) 기준 구동 전압의 보상, (ⅱ) 기준 비교 전압의 보상, (ⅲ) 구동 전류 부하의 보상, (ⅳ) 시험 핀에 접속된 파라메트릭 측정 회로의 보상, (ⅴ) 비교를 일으키는데 사용되는 타이밍 스트로브의 보상, 및 (ⅵ) 시험 핀 자극을 구동하는데 사용되는 타이밍 트리거의 보상을 포함하지만 이에 제한되지는 않는다.
핀 카드 슬롯에 관련된 교정 데이터(즉, 슬롯 대 슬롯 기울기)는 시험 시스템에 종속적이고 핀 카드에는 종속적이지 않기 때문에, 핀 카드 슬롯 교정 데이터는 핀 카드 비휘발성 메모리에 초기에 저장될 수 없다. 그러나, 핀 카드 슬롯 교정 데이터를 다른 곳에 저장하고, 핀 카드가 특정 슬롯에 설치되면 이 핀 카드 슬롯에 특정된 핀 카드 교정 데이터를 상기 핀 카드의 비휘발성 메모리로 이송하는 것이 가능하다. 도 12에 도시된 본 발명의 일 실시예에서, 핀 카드 슬롯에 연관된 교정 데이터는 초기에 백플레인(116) 상의 비휘발성 메모리(118)에 저장될 수 있고, 호스트 중앙 처리 유닛(CPU)(114)의 제어 하에 상기 핀 카드를 교정하기 위해 메모리(118)로부터 직접 사용되거나 또는 사용 전에 상기 핀 카드 상의 비휘발성 메모리로 이동될 수도 있다. 이러한 이동은 시스템에 동력을 공급할 때 자동적으로 일어날 수도 있고, 사용자 명령의 지시로 일어날 수도 있다. 다른 실시예에서, 시스템 ROM은 초기에 핀 카드 슬롯 교정 데이터를 저장하기 위해 사용될 수 있다.
실행예에서, 핀 카드 상의 비휘발성 메모리는 각 핀 유닛에 대한 두 개의 이진수 32 비트 교정 데이터 엔트리(entry), 기준 구동 전압에 대한 수정 오프셋(correction offset) 및 기준 비교 전압에 대한 수정 오프셋을 보유할 수 있다. 비휘발성 메모리는 어드레스로 불러낼 수 있고 "C"언어 구조의 배열로서 포맷될 수 있다. 이러한 구조에서, 핀 유닛 레지스터들은 어드레스로 불러낼 수 있고 "C"언어 구조의 배열로서 포맷될 수 있다. 예를 들어, 메모리는 "CALIBRATION_MEMORY"로, 각 핀에 대한 배열은 "PIN-UNIT"으로 이름붙여질 수 있다. 핀 카드가 시험 시스템에 배치되고 동력이 인가될 때, 내장 프로세서는 교정 과정을 초기화하고 개시하기 위해 동력 공급 기능을 가동할 것이다.
도 8은 상기 시험 시스템에서 동력 공급시 교정 처리를 개시하는 "C" 프로그래밍 언어로 쓰여진 프로그램의 일 예를 도시한다. 이러한 "C" 언어의 예에서, 비휘발성 메모리는 "CALIBRATION_MEMORY"라는 이름으로 어드레스가 지정되고, 핀 유닛들은 "PIN-UNIT"이라는 이름으로 어드레스가 지정된다. 동력이 시험 시스템에 인가될 때, 핀 카드 내의 내장 프로세서는 그 자신을 초기화하고 교정 처리를 개시하기 위해 동력 공급 기능을 실행한다. 도 8의 도시는 단지 예이고, 본 발명의 개념 내에서 내장 프로세서의 어셈블리 언어로 실행되는 배열 구조와 같은 교정을 수행하는 다른 많은 방법들이 가능하다.
설명의 용이성을 위해, 여기서는 교정 데이터의 저장에 대해서만 설명하였다. 그러나, 본 발명의 방법 및 장치는 다른 정보를 각 핀 카드 상에 국부적으로 저장하는데도 사용될 수 있다. 예를 들어, 시험 조건과 시험 시퀀스는 유사한 방법으로 EEPROM 또는 플래쉬 메모리와 같은 비휘발성 메모리를 사용하여 각 핀 카드 상에 국부적으로 저장될 수 있다. 시험 시퀀스와 관련하여, 집적 회로들(ICs)은 파라메트릭 시험, AC 시험, DC 시험, 기능 시험, 스캔(scan) 시험 등과 같은 다양한 시험들을 사용하여 시험될 때가 많기 때문에, 시험 시퀀스는 이러한 시험들이 집적회로(IC)에 적용되는 순서를 기술한다. 시험 조건과 관련하여, 각 시험은 다중 패턴을 포함할 수 있다는 것을 인식하여야 한다. 예를 들어, 두 개의 입력 게이트의 기능 시험은 4개의 패턴들(00, 01, 10, 11)을 갖는다. 패턴들은 IC의 입력에 인가되는 2진수 집합들이다. 각 시험은 또한 입출력 핀(예컨대, Vih, Vil, Voh, Vol, Iill, Iih, Iol 및 Ioh)에서의 전압 및 전류 레벨과 같은 특정 조건들의 사양을 요구할 수도 있다. 다른 시험 조건들은 스트로브의 존속 시간, 대기 시간 등과 같은 관련된 타이밍 일 수도 있다. 각 시험에 대한 시험 시퀀스, 시험 조건, 및 벡터들은 시험 프로그램에 의해 기술된다. 테스터가 이 시험 프로그램을 실행할 때, 시험 시퀀스, 시험 조건, 및 벡터가 IC에 인가된다.
본 발명에 의하면, 반도체 시험 시스템은 각 핀 카드 내의 모든 핀 유닛들의 에러 인자들을 보상하기 위한 교정 데이터를 저장하는 비휘발성 메모리를 상기 핀 카드 내에 포함하도록 구성된다. 교정 데이터를 저장하는 메모리는 핀 카드에 고정적으로 제공되기 때문에, 제조자 및 사용자에 의한 교정 데이터의 관리는 목록 관리, 핀 카드 교체, 교정 데이터의 갱신 등과 같이 단순화된다. 핀 카드는 로컬 마이크로프로세서를 포함하기 때문에, 상기 핀 카드 내의 핀 유닛들에 대한 데이터 매핑을 포함하는 교정 처리 또한 단순화된다. 본 발명에 의하면, 상기 시험 시스템은 비용 효율적이고, 에러가 없으며, 안전하고 단순한, 모든 핀 카드에 대한 교정 데이터의 관리 방법을 성취할 수 있다.
도 13의 개방 구조 시스템의 예를 다시 참조하면, 데이터 및 명령은, 때로는 소정의 프로토콜을 사용하는 시스템 버스 인터페이스(142)를 통해, 시스템 제어기(134), 사이트 제어기(136), 모듈(132) 사이를 통과한다. 이러한 특정 프로토콜에서의 통신은 통신의 다섯 계층의 통신을 나타내며, 시스템 제어기 간에, 모듈들과 사이트 제어기 간에, 사이트 제어기들 간에, 모듈들 간에, 그리고 사이트 제어기와 시스템 제어기 간에 이루어진다.
도 14는 본 발명의 실시예에 의한 모듈(132) 및 시스템 버스 인터페이스(142)의 일 예를 보다 상세히 도시한 블록도이다. 도 14에서, 데이터 및 명령은 전송되기 전에 상기 모듈 및 시스템 버스 인터페이스 내의 비휘발성 메모리(예컨대, 플래쉬 또는 EEPROM)에 저장되고, 데이터 및 명령은 또한 그들이 수신되는 중에 상기 모듈 및 시스템 버스 인터페이스 내의 비휘발성 메모리에 저장된다. 도 14에 도시되어 있지는 않지만, 데이터 및 명령은 전송되기에 앞서 그리고 그들이 수신되는 중에, 시스템 제어기 및 사이트 제어기 내의 비휘발성 메모리에 저장될 수도 있다. 도 14에 도시된 메모리의 조직은 FIFO이지만, 다른 조직도 가능하다는 점에 유의하여야 한다. 도 14의 모듈 및 시스템 버스 인터페이스는 "RF 및 혼합신호/아날로그 시험을 위한 시험 헤드 모듈(Test Head Modules for RF and Mixed-Signal/Analog Testing)"이라는 명칭으로 2003.11.26.자로 출원된 미국 임시 특허출원에서 설명된다.
비휘발성 메모리는 플래쉬 또는 EEPROM 메모리를 포함할 수 있지만, 이에 제한되지 않는다. 비휘발성 메모리는 시스템이 다운되거나 또는 동력 공급에 문제가 일어나 데이터 또는 명령의 재생성 및/또는 재전송을 요구하는 데이터 및 명령의 손실이 발생할 것이라는 염려 없이 저장될 수 있도록 한다. 예를 들어, 버스 에러 또는 동력 공급의 실패와 같은 시스템 에러가 발생하면, 종래의 시스템에서는 전체 시스템이 재초기화 되어야 하는 복구 시퀀스가 실행된다. 그러나, 만약 명령 및 데이터가 본 발명의 실시예들에 의한 비휘발성 메모리에 저장된다면, 버스의 재초기화는 필요할 수 있지만 저장된 데이터 및 명령은 전송 엔티티(entity)에서 재생성되거나 수신 엔티티(receiving entity)로 재전송될 필요가 없다. 바람직한 실시예에서, 비휘발성 메모리는 지나치게 느릴 수도 있는 하드디스크와 같은 저속의 기억 장치가 아닌 고속의, 전자식 비휘발성 메모리이다.
도 14는 또한 본 발명의 부가적인 실시예를 도시한다. 도 14에서, 에러 레지스터(144)는 진단 및 고장 수리를 위해 사용될 수 있는 에러 정보를 저장한다. 종래의 시스템에서, 에러 레지스터는 RAM에서 동작되고, 시스템이 재초기화될 때 이러한 에러 레지스터의 내용물이 소실된다. 이러한 에러 정보의 소실을 방지하기 위해, 시스템이 재초기화 될 수 있기 전에 에러 정보를 독출하는 시간 소모적인 동작이 수행되어야만 한다. 그러나, 본 발명의 실시예들에서 에러 레지스터는 비휘발성 메모리에서 동작되고, 이렇게 해서 만약 시스템 에러가 발생하면 시스템은 에러 레지스터의 내용물이 소실됨이 없이 즉시 재초기화될 수 있다. 이렇게 해서, 재초기화에 앞서 에러 정보를 독출하는 시간 소모적인 단계를 피할 수 있다. 나중에 만약 진단이나 고장 수리가 요구되면, 에러 정보가 독출될 수 있다.
바람직한 실시예만이 구체적으로 기술되고 설명되었지만, 상기 설명에 비추어 본 발명의 사상 및 영역을 벗어나지 않고 첨부된 청구범위의 범위 내에서 본 발명의 많은 개량과 변형이 가능하다는 점을 인식할 수 있다.

Claims (13)

  1. 시스템 버스를 포함하는 통신 시스템에서 시스템 에러로부터 효율적으로 복구하기 위한 방법에 있어서,
    전송 엔티티로부터 전송될 또는 수신 엔티티가 수신 중인 명령 또는 데이터를 전송 또는 수신 엔티티의 로컬 불휘발성 메모리에 저장하는 단계; 및
    시스템 에러를 검출함에 따라 시스템 에러 시에 로컬 불휘발성 메모리에 저장된 명령 또는 데이터를 재생성 또는 재전송할 필요 없이 시스템 버스를 재초기화하기 위하여 복구 시퀀스를 시행하는 단계를 포함하는 에러 복구 방법.
  2. 제1항에 있어서,
    상기 전송 또는 수신 엔티티에 의하여 생성된 에러 정보를 상기 전송 또는 수신 엔티티의 로컬 불휘발성 메모리에 저장하는 단계; 및
    시스템 에러를 검출함에 따라 상기 로컬 불휘발성 메모리로부터 상기 에러 정보를 먼저 독출할 필요 없이 시스템 버스를 재초기화하기 위하여 복구 시퀀스를 시행하는 단계를 포함하는 에러 복구 방법.
  3. 시스템 버스를 포함하는 통신 시스템에서 시스템 에러로부터 효율적으로 복구하기 위한 방법에 있어서,
    전송 또는 수신 엔티티에 의하여 생성된 에러 정보를 상기 전송 또는 수신 엔티티의 로컬 불휘발성 메모리에 저장하는 단계; 및
    시스템 에러를 검출함에 따라 상기 로컬 불휘발성 메모리로부터 상기 에러 정보를 먼저 독출할 필요 없이 시스템 버스를 재초기화하기 위하여 복구 시퀀스를 시행하는 단계를 포함하는 에러 복구 방법.
  4. 시스템 에러로부터 효율적으로 복구할 수 있으며 시스템 버스를 포함하는 시험 시스템에 있어서,
    전송 또는 수신될 명령 또는 데이터를 저장하기 위한 제1 시험 엔티티의 제1 로컬 비휘발성 메모리; 및
    시스템 에러를 검출함에 따라 시스템 에러 시에 상기 제1 로컬 불휘발성 메모리에 저장된 명령 또는 데이터를 재생성 또는 재전송할 필요 없이 시스템 버스를 재초기화하기 위하여 복구 시퀀스를 시행하도록 프로그램된 프로세서를 포함하는 시험 시스템.
  5. 제1항에 있어서,
    상기 제1 로컬 비휘발성 메모리는 상기 제1 시험 엔티티에서 생성된 에러 정보를 더 저장하며,
    상기 프로세서는 시스템 에러를 검출함에 따라 상기 제1 로컬 불휘발성 메모리로부터 상기 에러 정보를 먼저 독출할 필요 없이 시스템 버스를 재초기화하기 위하여 복구 시퀀스를 시행하도록 더 프로그램된 시험 시스템.
  6. 시스템 에러로부터 효율적으로 복구할 수 있으며 시스템 버스를 포함하는 시험 시스템에 있어서,
    제1 엔티티에서 생성된 에러 정보를 저장하기 위한 제1 로컬 비휘발성 메모리; 및 시스템 에러를 검출함에 따라 상기 제1 로컬 불휘발성 메모리로부터 상기 에러 정보를 먼저 독출할 필요 없이 시스템 버스를 재초기화하기 위하여 복구 시퀀스를 시행하도록 더 프로그램된 프로세서를 포함하는 시험 시스템.
  7. 제1항에 있어서,
    상기 제1 엔티티는 전송 엔티티이며,
    상기 시험 시스템은,수신된 명령 또는 데이터를 저장하기 위하여 수신 엔티티에 제2 로컬 불휘발성 메모리를 더 포함하며,
    상기 프로세서는, 시스템 에러를 검출함에 따라 시스템 에러시에 상기 제1 또는 제2 로컬 불휘발성 메모리에 저장된 명령 또는 데이터를 재생성 또는 재전송할 필요 없이 시스템 버스를 재초기화하기 위하여 복구 시퀀스를 시행하도록 프로그램된 시험 시스템.
  8. 제7항에 있어서,
    상기 전송 및 수신 엔티티는, 한 쌍으로서, 모듈과 시스템 제어기, 모듈과 사이트 제어기, 두 개의 사이트 제어기, 두 개의 모듈 또는 사이트 제어기와 시스템 제어기로 이루어진 그룹으로부터 선택되는 시험 시스템.
  9. 교정 데이터를 저장하고 시험 시스템 신호의 열화를 보상하기 위한 방법에 있어서,
    하나 또는 그 이상의 시험 시스템 핀 카드의 로컬 비휘발성 메모리에 교정 데이터를 저장하는 단계; 및
    외부 저장 장치로부터 교정 데이터를 추출할 필요없이 교정 데이터에 따라 예상 신호 열화를 교정하기 위하여 각 핀 카드에 교정 처리 절차를 실행하는 단계를 포함하는 교정 데이터 저장 방법.
  10. 제9항에 있어서,
    로드보드와 소켓 열화를 보상하기 위하여 하나 또는 그 이상의 시험 시스템 핀 카드의 상기 로컬 비휘발성 메모리에 저장된 로드보드 및 소켓 교정 데이터를 처리하는 단계를 더 포함하는 교정 데이터 저장 방법.
  11. 제9항에 있어서,
    로드보드와 소켓 열화를 보상하기 위하여 핀 카드에 의하여 억세스 될 수 있는 로컬 불휘발성 메모리에 저장된 로드보드 및 소켓 교정 데이터를 처리하는 단계를 더 포함하는 교정 데이터 저장 방법.
  12. 제9항에 있어서,
    핀 카드 사이의 기울기를 보상하기 위하여 핀 카드에 의하여 억세스 될 수 있는 백플레인 비휘발성 메모리에 저장된 핀 카드 슬롯 사이의 기울기에 관련된 교정 데이터를 처리하는 단계를 더 포함하는 교정 데이터 저장 방법.
  13. 제9항에 있어서,
    디바이스의 시험 동안 적용하기 위하여 하나 또는 그 이상의 시험 시스템 핀 카드의 로컬 비휘발성 메모리에 저장된 시험 조건 또는 시험 시퀀스 데이터를 처리하는 단계를 더 포함하는 교정 데이터 저장 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864633B1 (ko) * 2007-02-23 2008-10-22 주식회사 엑시콘 반도체 메모리 테스트 장치 및 반도체 메모리 테스트 방법
KR100885051B1 (ko) * 2007-02-23 2009-02-23 주식회사 엑시콘 반도체 메모리 테스트 장치 및 반도체 메모리 테스트 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6880137B1 (en) * 2001-08-03 2005-04-12 Inovys Dynamically reconfigurable precision signal delay test system for automatic test equipment
US7100098B2 (en) * 2003-06-12 2006-08-29 Agilent Technologies, Inc. Systems and methods for testing performance of an electronic device
US7256600B2 (en) * 2004-12-21 2007-08-14 Teradyne, Inc. Method and system for testing semiconductor devices
JP4536610B2 (ja) * 2005-07-07 2010-09-01 株式会社アドバンテスト 半導体試験装置
US7502974B2 (en) * 2006-02-22 2009-03-10 Verigy (Singapore) Pte. Ltd. Method and apparatus for determining which timing sets to pre-load into the pin electronics of a circuit test system, and for pre-loading or storing said timing sets
US7613974B2 (en) * 2006-03-24 2009-11-03 Ics Triplex Technology Limited Fault detection method and apparatus
US7596730B2 (en) * 2006-03-31 2009-09-29 Advantest Corporation Test method, test system and assist board
WO2008044391A1 (fr) * 2006-10-05 2008-04-17 Advantest Corporation Dispositif de contrôle, procédé de contrôle et procédé de fabrication
US7802160B2 (en) * 2007-12-06 2010-09-21 Advantest Corporation Test apparatus and calibration method
WO2010061482A1 (ja) * 2008-11-28 2010-06-03 株式会社アドバンテスト 試験装置、シリアル伝送システム、プログラム、および、記録媒体
US8155897B2 (en) 2008-12-16 2012-04-10 Advantest Corporation Test apparatus, transmission system, program, and recording medium
KR101255265B1 (ko) * 2012-08-13 2013-04-15 주식회사 유니테스트 솔리드 스테이트 드라이브 테스터에서 에러 발생장치
KR101254646B1 (ko) * 2012-08-13 2013-04-15 주식회사 유니테스트 솔리드 스테이트 드라이브 테스터에서 스토리지 인터페이스장치
US10204890B2 (en) 2014-08-14 2019-02-12 Octavo Systems Llc Substrate for system in package (SIP) devices
US11171126B2 (en) 2015-09-04 2021-11-09 Octavo Systems Llc Configurable substrate and systems
CN106017727B (zh) * 2016-05-16 2018-11-06 合肥市芯海电子科技有限公司 一种多芯片温度测试及标定系统及方法
WO2018144561A1 (en) * 2017-01-31 2018-08-09 Octavo Systems Llc Automatic test equipment method for testing system in a package devices
US11032910B2 (en) 2017-05-01 2021-06-08 Octavo Systems Llc System-in-Package device ball map and layout optimization
US10470294B2 (en) 2017-05-01 2019-11-05 Octavo Systems Llc Reduction of passive components in system-in-package devices
US11416050B2 (en) 2017-05-08 2022-08-16 Octavo Systems Llc Component communications in system-in-package systems
US10714430B2 (en) 2017-07-21 2020-07-14 Octavo Systems Llc EMI shield for molded packages
CN109596167A (zh) * 2018-12-03 2019-04-09 四川虹美智能科技有限公司 一种设备生产测试方法、系统和测试终端
KR20230019810A (ko) * 2020-06-04 2023-02-09 주식회사 아도반테스토 테스트 시스템, 디바이스 인터페이스, 테스트 시스템 및 컴퓨터 프로그램에서 디바이스 인터페이스의 교정 데이터를 저장하는 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928278A (en) * 1987-08-10 1990-05-22 Nippon Telegraph And Telephone Corporation IC test system
DE4305442C2 (de) * 1993-02-23 1999-08-05 Hewlett Packard Gmbh Verfahren und Vorrichtung zum Erzeugen eines Testvektors
WO1997001139A1 (en) * 1995-06-23 1997-01-09 Elonex Plc Disk array controller with enhanced synchronous write
US5748642A (en) * 1995-09-25 1998-05-05 Credence Systems Corporation Parallel processing integrated circuit tester
US5889935A (en) * 1996-05-28 1999-03-30 Emc Corporation Disaster control features for remote data mirroring
US5929628A (en) * 1996-12-05 1999-07-27 Teradyne, Inc. Apparatus and method for performing amplitude calibration in an electronic circuit tester
US5925145A (en) * 1997-04-28 1999-07-20 Credence Systems Corporation Integrated circuit tester with cached vector memories
US6178528B1 (en) * 1997-09-18 2001-01-23 Intel Corporation Method and apparatus for reporting malfunctioning computer system
US5923098A (en) * 1997-10-03 1999-07-13 Micro Control Company Driver board having stored calibration data
JP3616247B2 (ja) * 1998-04-03 2005-02-02 株式会社アドバンテスト Ｉｃ試験装置におけるスキュー調整方法及びこれに用いる疑似デバイス
US6417682B1 (en) * 1998-05-19 2002-07-09 Advantest Corporation Semiconductor device testing apparatus and its calibration method
US6331783B1 (en) * 1999-10-19 2001-12-18 Teradyne, Inc. Circuit and method for improved test and calibration in automated test equipment
US6331770B1 (en) * 2000-04-12 2001-12-18 Advantest Corp. Application specific event based semiconductor test system
US6314034B1 (en) * 2000-04-14 2001-11-06 Advantest Corp. Application specific event based semiconductor memory test system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864633B1 (ko) * 2007-02-23 2008-10-22 주식회사 엑시콘 반도체 메모리 테스트 장치 및 반도체 메모리 테스트 방법
KR100885051B1 (ko) * 2007-02-23 2009-02-23 주식회사 엑시콘 반도체 메모리 테스트 장치 및 반도체 메모리 테스트 방법

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