KR100772667B1 - 시스템 온 칩 테스트 장치 및 그 방법 - Google Patents

시스템 온 칩 테스트 장치 및 그 방법 Download PDF

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Abstract

본 발명은 시스템 온 칩 테스트 장치 및 그 방법에 관한 것으로, 전력 소모 측정 모델인 이중천이행렬(WTM)이 최소가 되도록 테스트 패턴의 Don't-care를 소정 논리비트로 할당하여 저전력 테스트 패턴을 생성하고, 상기 저전력 테스트 패턴을 BXOR(Bit-wise XOR)변환하고, 상기 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하고, 상기 압축 테스트 패턴을 압축해제한 후 역 BXOR 변환과정을 통해 상기 테스트 패턴으로 변환하여 테스트함으로써, 전력 소모와 테스트 패턴의 양을 동시에 줄이기 위한 것이다.

Description

시스템 온 칩 테스트 장치 및 그 방법{APPARATUS AND METHOD FOR TESTING SYSTEM ON CHIP}
도 1은 본 발명에 따른 시스템 온 칩 테스트 장치에 대한 블록 구성을 나타낸 도면.
도 2는 테스트 패턴에 대한 전력소모 비교표를 나타낸 도면.
도 3은 BXOR 변환과정에 대한 정의를 나타낸 도면.
도 4는 BXOR 변환과정에 대한 예시를 나타낸 도면.
도 5는 테스트 패턴의 Don't-care 할당 방식에 따른 '0'의 비율차이에 대한 표를 나타낸 도면.
도 6은 테스트 패턴에 대한 압축결과 비교표를 나타낸 도면.
도 7은 본 발명에 따른 시스템 온 칩 테스트 장치의 시스템 온 칩 테스트 방법에 대한 동작 플로차트를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 테스트 패턴 발생부 102 : 패턴 생성부
104 : Don't-care 할당부 106 : BXOR 변환부
108 : 압축부 110 : 시스템 온 칩
112 : 디코더 114 : XOR 게이트
116 : 플립플롭
본 발명은 시스템 온 칩(System on Chip) 테스트 장치 및 그 방법에 관한 것으로, 더욱 자세하게는 저전력 테스트 패턴을 생성하고, 생성된 저전력 테스트 패턴을 BXOR(Bit-wise XOR) 변환과정을 거쳐 압축하여 테스트를 수행하는 시스템 온 칩 테스트 장치 및 그 방법에 관한 것이다.
최근 반도체 설계기술의 발달로 인해서 시스템 온 칩의 집적도도 증가하였다. 이에 따라 설계된 시스템 온 칩의 신뢰성을 위한 테스트도 점점 더 복잡해 지고 있다.
이는 시스템 온 칩의 개발비용을 증가시키는 원인이 되고 있다. 이를 회피하기 위해서 시스템 온 칩의 설계 초기 단계에서부터 시스템 온 칩의 테스트를 고려하는 노력이 증가하고 있다.
즉, 시스템 온 칩의 설계와 테스트가 하나의 과정으로 통합되는 추세에 따라 시스템 온 칩의 테스트가 차지하는 비중이 커지고 있다.
한편, 시스템 온 칩의 테스트는 자동화 테스트 장치(Automatic Test Equipment: ATE)를 통하여 이루어진다.
그런데, 자동화 테스트 장치는 한정된 메모리의 용량을 가지기 때문에 한정 된 메모리 용량만큼만 테스트를 위한 패턴의 전송속도, 채널용량 및 테스트 패턴을 저장할 수 있다.
이는 시스템 온 칩에 구성되는 IP(Intellectual Property) 코어의 수가 증가함에 따라 증가 되는 테스트 패턴의 테스트에 많은 시간이 소요되는 문제점으로 작용한다.
이러한 문제점은 메모리 용량이 큰 자동화 테스트 장치를 통해 많은 수의 IP 코어에 대한 테스트 패턴의 테스트를 수행하여 해결할 수 있다.
그러나, 이러한 것들은 시스템 온 칩의 테스트 비용을 증가시켜 시스템 온 칩의 가격을 상승시키는 원인이 된다.
이는 테스트 패턴을 압축하여 자동화 테스트 장치의 메모리에 저장하고, 압축된 테스트 패턴은 시스템 온 칩의 디코더를 통해 압축된 테스트 패턴을 통해 압축 해제하여 테스트함으로써 해결될 수 있다.
이에 따라, 자동화 테스트 장치의 메모리 공간이 절약되고, 테스트 패턴의 테스트 시간이 절약되는 결과를 가져온다.
그런데, 시스템 온 칩에서 테스트 패턴의 테스트에 소비되는 전력은 시스템 온 칩이 정상적으로 동작하는 경우에 소비되는 전력보다 크다.
이러한 전력 소모에 따른 테스트 비용 및 시스템 온 칩에 대한 비용이 증가하게 되는 문제점이 발생하게 된다.
이러한 문제점을 해결하기 위해서, 압축된 테스트 패턴에 대해서도 전력 소모를 줄이기 위한 저전력 설계기법들이 제안되고 있다.
또한, 연속적인 테스트 패턴 간의 천이(transition)가 적도록 테스트 패턴을 생성해 주는 자동 테스트 패턴 생성기(Automatic Test Pattern Generator : ATPG)도 제안되고 있다.
그러나, 전력 소모와 테스트 패턴의 양을 동시에 줄이기 위해 사용되는 기법들은 테스트 패턴을 압축효율이 높도록 생성하면 소비전력이 많아지고, 소비전력이 낮도록 테스트 패턴을 생성하면 압축효율이 낮아지게 되는 문제점이 발생한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로, 저전력 테스트 패턴을 생성하고, 생성된 저전력 테스트 패턴을 BXOR 변환을 사용하여 패턴 변환하여 압축한 후에 테스트를 수행함으로써, 전력 소모와 테스트 패턴의 양을 동시에 줄인 시스템 온 칩 테스트 장치 및 그 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 시스템 온 칩 테스트 장치는, 전력 소모 측정 모델인 이중천이행렬(Weighted Transition Metric: WTM)이 최소가 되도록 테스트 패턴의 Don't-care를 소정 논리비트로 할당하여 저전력 테스트 패턴을 생성하고, 상기 저전력 테스트 패턴을 BXOR(Bit-wise XOR)변환하고, 상기 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하는 테스트 패턴 발생부; 상기 압축 테스트 패턴을 압축해제한 후 역 BXOR 변환과정을 통해 상기 저전력 테스트 패턴으로 변환하는 시스템 온 칩을 포함하되, 상기 테스트 패턴 발생부는, Don't-care 할당부에 제공하기 위해 저전력 테스트 패턴을 생성시키는 패턴 생성부와, 상기 패턴 생성부에서 제공된 저전력 테스트 패턴을 전력 소모 측정 모델인 이중천이행렬(WTM)이 최소가 되도록 패턴의 Don't-care를 '0' 또는 '1'로 할당하는 Don't-care 할당부와, 상기 Don't-care 할당부에 의해 최소 WTM이 되도록 Don't-care 할당된 저전력 테스트 패턴의 인접 비트들을 BXOR을 통해 '0'으로 변환하는 BXOR 변환부와, 상기 BXOR 변환부를 통해 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하는 압축부로 구성하고, 상기 시스템 온 칩은, 상기 테스트 패턴 발생부의 압축부에 의해 발생하는 압축 테스트 패턴을 압축해제 하는 디코더와, 상기 디코더를 통해 출력된 압축해제 테스트 패턴과 압축해제 테스트 패턴이 입력된 시점에서 플립플롭의 출력인 압축해제 테스트 패턴을 XOR 논리 연산하는 XOR 게이트와, 상기 XOR 게이트를 통한 연산 결과를 원래의 테스트 패턴으로 변환하여 CUT(Circuit Under Test)에 인가시키는 플립플롭으로 구성하는 것이다.
상기 테스트 패턴 발생부의 패턴 생성부는 저전력 테스트 패턴을 자동으로 발생하는 ATPG(Automatic Test Pattern Generator)를 포함한다.
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상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 시스템 온 칩 테스트 방법은, 전력 소모 측정 모델인 이중천이행렬(WTM)이 최소가 되도록 테스트 패턴의 Don't-care를 소정 논리비트로 할당하여 저전력 테스트 패턴을 생성하는 단계; 상기 저전력 테스트 패턴을 BXOR(Bit-wise XOR)변환하고, 상기 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하는 단계; 및 상기 압축 테스트 패턴을 압축해제한 후 역 BXOR 변환과정을 통해 상기 테스트 패턴으로 변환하는 단계를 포함한다.
이하 본 발명에 따른 시스템 온 칩 테스트 장치 및 그 방법을 첨부한 도면을 참조하여 상세히 설명한다.
또한, 이해의 편의를 위하여 비록 다른 도면에 속하더라도 동일한 구성요소에는 동일한 부호를 부여하였음을 주의하여야 한다.
도 1은 본 발명에 따른 시스템 온 칩 테스트 장치에 대한 블록 구성을 나타 낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 따른 시스템 온 칩 테스트 장치는 테스트 패턴 발생부(100)와 시스템 온 칩(110)을 포함한다.
테스트 패턴 발생부(100)는 패턴 발생부(102), Don't-care 할당부(104), BXOR 변환부(106) 및 압축부(108)를 포함한다.
패턴 생성부(102)는 시스템 온 칩(110)에서 테스트 패턴을 발생하여 Don't-care 할당부(104)에 제공한다. 이때, 패턴 생성부(102)는 ATPG로 구현될 수 있다.
Don't-care 할당부(104)는 패턴 생성부(102)에서 제공된 테스트 패턴을 전력 소모 측정 모델인 이중천이행렬(Weighted Transition Metric: WTM)이 최소가 되도록 패턴의 Don't-care를 '0' 또는 '1'로 할당한다.
이하에서, 테스트 패턴의 Don't-care 에는 '0'이 할당되는 것으로 한다.
즉, Don't-care 할당부(104)는 패턴 생성부(102)에서 제공된 패턴을 전력 소모 측정 모델인 이중천이행렬(Weighted Transition Metric: WTM)이 최소가 되도록 패턴의 Don't-care를 '0'으로 할당하여 BXOR 변환부(106)에 제공한다.
이때, 테스트 패턴의 Don't-care에 '0'을 할당하는 이유는 테스트 패턴의 압축효율을 높이기 위해서이다.
그리고, 테스트 패턴의 Don't-care에 '0'을 할당했을 경우의 전력소모와 WTM이 최소가 되도록 테스트 패턴의 Don't-care에 '0'을 할당했을 경우의 전력소모를 비교한 도면이 도 2에 도시되어 있다.
도 2에 도시된 바와 같이, WTM이 최소가 되도록 테스트 패턴의 Don't-care에 '0'을 할당했을 경우의 전력소모는 테스트 패턴의 Don't-care에 '0'을 할당했을 경우보다 최소 18%에서 최대 40%까지 줄어들었음을 알 수 있다.
BXOR 변환부(106)는 최소 WTM이 되도록 Don't-care 할당된 테스트 패턴의 인접 비트들을 BXOR을 통해 '0'으로 변환하여 압축부(108)에 제공한다. 이러한 과정을 BXOR 변환이라 한다.
이는 최소 WTM이 되도록 Don't-care 할당된 테스트 패턴에 '0'과 '1'의 분포가 비슷하게 나타나게 되어 압축효율이 낮아지게 때문이다.
그리고, BXOR 변환에 대한 정의를 나타낸 도면이 도 3에 도시되어 있다.
도 3에 도시된 바와 같이, 길이가 l인 테스트 패턴인 V는 BXOR 변환을 통해서 BXOR 변환 테스트 패턴인 VBXOR으로 생성된다.
이때, V는 길이가 l인 테스트 패턴이고, bi 는 테스트 패턴 상에서 i 번째 비트를 나타낸다. VBXOR은 스캔 테스트 벡터 V가 BXOR 변환 테스트 패턴을 나타낸다.
이에 대한 좀 더 구체적인 예시가 도 4에 도시되어 있다.
도 4에 도시된 바와 같이, 테스트 패턴인 V는 WTM이 최소가 되도록 테스트 패턴의 Don't-care에 '0'을 할당된 후에 VD로 변환된다.
즉, VD는 최소 WTM에 의해 스캔 테스트 벡터 V에 don't care 할당된 테스트 패턴을 나타낸다.
이후, VD는 BXOR 변환을 통해 VBXOR이 생성된다. 즉, VBXOR는 VD의 BXOR 변환 후의 테스트 패턴을 나타낸다.
도 4에서 살펴본 바와 같이, 테스트 패턴을 BXOR 변환 과정을 거침으로써, VBXOR에 '0'의 분포가 증가하였음을 알 수 있다.
압축부(108)는 BXOR 변환 후의 테스트 패턴을 FDR 압축방식을 사용하여 압축하여 시스템 온 칩(110)에 인가한다.
이때, 도 5에는 테스트 패턴의 Don't-care 할당 방식에 따른 '0'의 비율차이를 나타낸 표가 도시되어 있다.
도 5에 도시된 바와 같이, Don't-care에 최소 WTM 할당 후 BXOR 변환을 한 경우(BXOR after Minimum-WTM-filling)는 테스트 패턴에 '0'만을 할당한 경우(Zero-filling)와 비슷하거나 더 많은 '0'을 포함하고 있음을 알 수 있다.
따라서, 테스트 압축 알고리즘을 사용할 경우에 높은 압축효율을 얻을 수 있게 된다.
한편, 도 6에는 테스트 패턴에 대한 압축결과 비교표가 도시되어 있다.
도 6에 도시된 바와 같이, 최소 WTM이 되도록 Don't-care 할당된 테스트 패턴의 경우(Minimum-WTM-filling)의 FDR 압축결과는 테스트 패턴의 Don't-care에 '0'을 할당한 경우(Zero-filling)의 FDR 압축결과에 비해서 테스트 패턴의 크기가 커짐을 알 수 있다.
이에 반해서, 최소 WTM이 되도록 Don't-care 할당된 테스트 패턴을 BXOR 변 환을 통해 얻어진 테스트 패턴(BXOR after Minimum-WTM-filling)의 FDR 압축결과는 테스트 패턴의 Don't-care에 '0'을 할당한 경우(Zero-filling)의 FDR 압축결과와 비슷하거나 더 향상되었음을 알 수 있다.
한편, 시스템 온 칩(110)은 디코더(112), XOR 게이트(114) 및 플립플롭(116)을 포함한다.
디코더(112)는 테스트 패턴 발생부(100)의 압축부(108)에서 FDR 압축방식을 사용하여 압축된 테스트 패턴(TE)을 압축해제하여 압축해제 테스트 패턴(TD . BXOR)으로 출력한다.
XOR 게이트(114)는 압축해제 테스트 패턴(TD . BXOR)과 압축해제 테스트 패턴(TD.BXOR)이 입력된 시점에서 플립플롭(116)의 출력인 압축해제 테스트 패턴을 XOR 논리 연산하여 플립플롭(116)에 인가한다.
플립플롭(116)은 XOR 게이트(114)의 연산 결과를 원래의 테스트 패턴(TD)으로 변환하여 CUT(Circuit Under Test)(118)에 인가한다.
도 7은 본 발명에 따른 시스템 온 칩 테스트 장치의 시스템 온 칩 테스트 방법에 대한 동작 플로차트를 나타낸 도면이다.
도 7에 도시된 바와 같이, 본 발명에 따른 시스템 온 칩 테스트 장치의 Don't-care 할당부(104)는 테스트 패턴을 WTM이 최소가 되도록 패턴의 Don't-care를 '0'으로 할당하여 BXOR 변환부(106)에 제공한다(S700).
BXOR 변환부(106)는 최소 WTM이 되도록 Don't-care 할당된 테스트 패턴의 인접 비트들을 XOR을 통해 '0'으로 변환하여 압축부(108)에 제공한다(S702).
이때, BXOR 변환부(106)는 도 3에 도시된 BXOR 변환을 통해 최소 WTM이 되도록 Don't-care 할당된 테스트 패턴의 인접 비트들을 XOR을 통해 '0'으로 변환한다.
압축부(108)는 BXOR 변환 후의 테스트 패턴을 FDR 압축방식을 사용하여 압축하여 시스템 온 칩(110)에 인가한다(S704).
시스템 온 칩(110) 내의 디코더(112)는 테스트 패턴 발생부(100)의 압축부(108)에서 FDR 압축방식을 사용하여 압축된 테스트 패턴(TE)을 압축해제하여 압축해제 테스트 패턴(TD . BXOR)으로 출력한다(S706).
XOR 게이트(114)는 압축해제 테스트 패턴(TD . BXOR)과 압축해제 테스트 패턴(TD.BXOR)이 입력된 시점에서 플립플롭(116)의 출력인 압축해제 테스트 패턴을 XOR 논리 연산하여 플립플롭(116)에 인가한다.
플립플롭(116)은 XOR 게이트(114)의 연산 결과를 원래의 테스트 패턴(TD)으로 변환하여 CUT(Circuit Under Test)(118)에 인가한다(S708).
상술한 바와 같이, 본 발명에 따른 시스템 온 칩 테스트 장치 및 그 방법에 따르면, 저전력 테스트 패턴을 생성하고, 생성된 저전력 테스트 패턴을 BXOR 변환 을 사용하여 패턴 변환하여 압축한 후에 테스트를 수행함으로써, 전력 소모와 테스트 패턴의 양을 동시에 줄일 수 있다.

Claims (4)

  1. 시스템 온 칩 테스트 장치에 있어서,
    전력 소모 측정 모델인 이중천이행렬(Weighted Transition Metric: WTM)이 최소가 되도록 테스트 패턴의 Don't-care를 소정 논리비트로 할당하여 저전력 테스트 패턴을 생성하고, 상기 저전력 테스트 패턴을 BXOR(Bit-wise XOR)변환하고, 상기 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하는 테스트 패턴 발생부; 상기 압축 테스트 패턴을 압축해제한 후 역 BXOR 변환과정을 통해 상기 저전력 테스트 패턴으로 변환하는 시스템 온 칩을 포함하되,
    상기 테스트 패턴 발생부는, Don't-care 할당부에 제공하기 위해 저전력 테스트 패턴을 생성시키는 패턴 생성부와, 상기 패턴 생성부에서 제공된 저전력 테스트 패턴을 전력 소모 측정 모델인 이중천이행렬(WTM)이 최소가 되도록 패턴의 Don't-care를 '0' 또는 '1'로 할당하는 Don't-care 할당부와, 상기 Don't-care 할당부에 의해 최소 WTM이 되도록 Don't-care 할당된 저전력 테스트 패턴의 인접 비트들을 BXOR을 통해 '0'으로 변환하는 BXOR 변환부와, 상기 BXOR 변환부를 통해 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하는 압축부로 구성하고,
    상기 시스템 온 칩은, 상기 테스트 패턴 발생부의 압축부에 의해 발생하는 압축 테스트 패턴을 압축해제 하는 디코더와, 상기 디코더를 통해 출력된 압축해제 테스트 패턴과 압축해제 테스트 패턴이 입력된 시점에서 플립플롭의 출력인 압축해제 테스트 패턴을 XOR 논리 연산하는 XOR 게이트와, 상기 XOR 게이트를 통한 연산 결과를 원래의 테스트 패턴으로 변환하여 CUT(Circuit Under Test)에 인가시키는 플립플롭으로 구성하는 시스템 온 칩 테스트 장치.
  2. 제1항에 있어서,
    상기 테스트 패턴 발생부의 패턴 생성부는 저전력 테스트 패턴을 자동으로 발생하는 ATPG(Automatic Test Pattern Generator)를 포함하는 시스템 온 칩 테스트 장치.
  3. 삭제
  4. 시스템 온 칩 테스트 방법에 있어서,
    전력 소모 측정 모델인 이중천이행렬(WTM)이 최소가 되도록 테스트 패턴의 Don't-care를 소정 논리비트로 할당하여 저전력 테스트 패턴을 생성하는 단계;
    상기 저전력 테스트 패턴을 BXOR(Bit-wise XOR)변환하고, 상기 BXOR 변환된 저전력 테스트 패턴을 FDR 방식을 통해 압축하여 압축 테스트 패턴을 발생하는 단계; 및
    상기 압축 테스트 패턴을 압축해제한 후 역 BXOR 변환과정을 통해 상기 테스트 패턴으로 변환하는 단계를 포함하는 시스템 온 칩 테스트 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000029368A (ko) * 1998-10-30 2000-05-25 어드밴테스트 코포레이션 내장된 코아에 기초하는 온-칩 시스템을 테스트하기 위한방법 및 구조
KR20010098584A (ko) * 2000-04-14 2001-11-08 가부시키가이샤 어드밴티스트 어플리케이션 특정 이벤트 기반의 반도체 메모리 테스트시스템
KR20050119233A (ko) * 2004-06-16 2005-12-21 학교법인연세대학교 시스템온칩 환경하에서 제로검출 런렝스 코드를 이용한테스트데이터 압축 및 압축해제 방법
KR20060092755A (ko) * 2005-02-19 2006-08-23 엘지전자 주식회사 반도체칩 테스트 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000029368A (ko) * 1998-10-30 2000-05-25 어드밴테스트 코포레이션 내장된 코아에 기초하는 온-칩 시스템을 테스트하기 위한방법 및 구조
KR20010098584A (ko) * 2000-04-14 2001-11-08 가부시키가이샤 어드밴티스트 어플리케이션 특정 이벤트 기반의 반도체 메모리 테스트시스템
KR20050119233A (ko) * 2004-06-16 2005-12-21 학교법인연세대학교 시스템온칩 환경하에서 제로검출 런렝스 코드를 이용한테스트데이터 압축 및 압축해제 방법
KR20060092755A (ko) * 2005-02-19 2006-08-23 엘지전자 주식회사 반도체칩 테스트 방법

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