CN1251655A - 具有i高速缓冲simd技术的可伸缩试验机构造 - Google Patents

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Abstract

一种具有单指令流多数据流(SIMD)结构的高速半导体试验机系统,包括一个事件发生器阵列(150)、多个用来连接到测试中装置(DUT)上的插针通道(180)、一个用于把事件发生器分配到各DUT插针通道连接器(182)上的可重新配置分配器开关(152)、多重计时器、及SIMD指令高速缓冲存储器(310)。结果是一种呈现最大性能对硬件成本比值的试验机数字系统。

Description

具有I高速缓冲SIMD技术的可伸缩试验机构造
本发明涉及并行计算机、半导体试验设备，更具体地说，涉及为设计和质量控制目的而在半导体装置生产中使用的这种设备的工程技术。
在芯片生产期间测试的主要用途是，确定加工的模片是否与芯片设计者对其功能和电气性能的期望一致。试验机是一台允许芯片制造者在半导体生产流水线“后端”进行这种比较的重要设备。
在测试期间，芯片称作“测试中的装置”或DUT。如熟知的那样，这样一种芯片带有多根电气触针，这些触针用作输入和输出与有关电路通信的信号以便控制芯片和从其接收响应的路径。试验机通过在测试过程期间驱动波形进入DUT的输入端而同时观察其输出端来研究它。
试验机的要求是严格的：试验机必须能够产生和测量其变化速率比DUT时钟速率大一个量级的波形，并且试验机必须能够准确地保持其数值量级比DUT规格的分辨率精细的计时精度。
测试的结果以各种方式使用。在生产期间，输出波形的观察用来确定芯片内无电气缺陷。在失效分析中，试验机可以以无限重复模式激发芯片，同时工程技术人员探测内部节点。在试验期间一次单独的输入信号变化或输出信号测量叫做“插针事件”，或者简单地叫做“事件”。
对于最新设计芯片的性能鉴定，试验机改变事件发生的次数，以便相对于输入锁存控制信号测量用于输入信号的建立和保持余量、和测量从输入到输出的传播延迟。在芯片的设计阶段期间，测试结果确认关键电路的工作原理。
由芯片制造者的电压、电流、和转换速率规格，建立为输入波形产生的、和为输出波形期望的电气特性。产生输入波形和测量输出波形的子电路的集合是一种PE(插针电子电路)。PE是其精度、灵活性、和功率带宽乘积在试验机的关键规格中的模拟装置。PE的内部结构在本发明的范围之外。
在功能测试期间，由测试程序用算法建立产生于输入波形中或期望存在于输出波形中的逻辑状态序列。现代试验机的核心是对于每根DUT插针产生事件序列的数字系统。插针的驱动事件指引插针的PE驱动器改变输入波形。插针的选通事件是插针逻辑值的测量，插针逻辑值从其电量值由插针的PE比较器转化。每个驱动事件包括到PE的控制信号的精确计时变化，并且每个选通事件是相对于期望的插针输出电平的精确计时测量。
事件的数字表示指定类型(动作、值等)和时间。事件类型是命名可能事件之一的数字代码字。一些实例事件是“驱动输入到逻辑0”、“停止驱动输入”、“对于逻辑1检查输出”、及“停止检查输出”。事件时间一般规定为某一预定时间间隔的整数倍，该时间间隔对应于事件时间代码的最小有效位。每个数字代码事件皆被转换成一个接近指定时间发生的事件。试验机对指定事件时间的保证靠近，在试验机的关键规格中称作“边缘放置精度”。
就1982年出现的IBM的试验机每插针构造、及其后几乎由每个试验机制造商以某种形式采纳而论，试验机的数字系统已经变得非常类似于SIMD(单指令流/多数据流)计算机。SIMD计算机一般包括一个或多个单芯片处理元件模块，每个模块带有一个或多个接到多芯片子系统(MCS)上的处理元件和接口。处理元件承受SIMD计算的工作负载的冲击，而诸MCS提供处理元件中的坐标。
具有SIMD计算机构造的常规试验机数字系统10的一个例子表示在图1-5中。系统控制器20运行多个程序，这些程序包括试验机操作系统、测试程序开发环境(编辑程序和调试程序)、结果分析工具、及DUT失效分析工具。对数字系统来说，由系统控制器20进行的主要功能是存储和排序测试程序。
数字系统10(另外称作高速系统)是试验机的主要算法元件。数字系统10包括表示在图4和5中的一阵列计时发生器70(TG，有时称作事件发生器)，计时发生器70集体由一个单系统控制器20管理。一组计时发生器70经一条插针通道82连接到每个DUT针的PE 80电路上。
PE 80电路包括一个产生输入波形的驱动器、和一个相对于基准电平测量输出波形的比较器。插针通道82把TG 70驱动控制输出输入到PE的TG 70驱动控制输入端，并且插针通道82把PE的比较器输出输出到TG 70测量插针值输入端。各事件属于如下四类精确计时动作：
(1)驱动插针输入的PE驱动器的状态变化(驱动器通/驱动器断)，
(2)由PE驱动器对插针驱动的值的变化(逻辑1/逻辑0)，
(3)插针输出观察状态的变化(开始比较/停止比较)，或
(4)插针输出值的瞬时观察(比较逻辑1/比较逻辑0)。
在测试运行期间，系统控制器20执行测试程序。系统控制器20把一个指令序列播散到TG 70的阵列，诸TG 70随之产生用于每根DUT插针的事件序列。一个TG 70基本上是一个把事件类型和施加时间表示为数字代码的数字电路。响应从系统控制器20播散的指令，TG 70数字计算事件类型、以及把该事件施加到DUT插针上的精确时间。
这些数字事件代码在诸TG的边缘处转换成精确计时的驱动器信号变化(对于输入事件)，或精确计时的插针值测量(对于选通事件)。该转换电路通常叫做事件转换器(或格式化器)74。事件转换器74进行驱动事件的数模转换和选通事件的模数转换。事件转换器74的时间域数模转换器子电路叫做游标(vernier)。游标的线性、振动、和重新启动间隔直接对试验机最重要的性能特性产生影响。
图2表示系统控制器20的一些细节。通过操作员控制台31，系统控制器20向操作员显示运行记录数据，允许操作员改变测试参数(关于DUT的电、热、和计时特性)，及允许操作员监视和改变测试流程。系统控制器20的磁盘存储装置32是测试程序的主要贮藏器。
系统控制器20产生一个系统时钟，并且在该时钟的每个循环上，产生一条指令，它通过一个全局指令播散网40分配，如图1中所示。全局播散的指令除DUT时钟相位信息外还规定用于试验机指令循环的逻辑DUT活动。全局播散的指令规定每根插针事件序列的集合的已知组之一，一个每根DUT插针事件序列。
全局指令播散网40把系统时钟和指令传输到TG 70的阵列。TG70包括在计时发生器积木块50(TGBB)内。TGBB 50比包括在数字系统中的电路占优。诸TG 70响应系统控制器20，FAIL(失效)信息指示一些DUT输出插针选通值是否在某些向量上与期望的不同。诸TG 70还提供允许系统控制器监视每个系统元件状态的RDBACK信息。
图3示意地表示常规试验机TGBB 50。它包含一个计时发生器模块阵列60(TGM)，发生器模块的每一个又包括一个TG 70阵列，与用来存储包括模式数据的TG配置信息、和包括运行记录数据的局部试验结果信息的局部存储器62相联。如图3中所示，常规试验机的TGM 60在1对1基础上与DUT插针通道相联。常规试验机不可改变地把TGM 60内TG 70的集合与一个唯一确定的DUT插针通道82相联。
图4是方块图，表示包含K个TG 70、和一个起并联串联转换器作用的K比1 TG至插针聚集器64的一个常规试验机的TGM 60。在常规试验机中，值K在所有TGM 60中是共用的。在常规试验机中的TG至插针聚集器64，把来自TGM 60内的诸TG 70的多个驱动事件相结合，以便以时间顺序方式传送到DUT插针通道82。而且，TG至插针聚集器64把测量插针值输出到TGM 60内的所有TG70，以便在选通事件中参考。TGM 60还包含一个响应网络接口65和一个局部外存储器接口66。
表示在图4中的局部控制器68，在TGM 60内对从用于重新播散的全局播散指令接收的时钟起电气标准化的作用。局部控制器68还可以为全局播散指令提供流水线阶段，以便经局部指令播散网络69以后在TGM 60内重新播散。
图5表示一个常规TG 70。TG 70包含在功能测试期间只读、且用来建造事件序列的多个存储元件。存储元件只有当认定由上下文管理器72产生的局部存储写允许信号时，才是可写的。上下文管理器72允许通过系统控制器20选择性地初始化和查询TG 70。事件转换器74按时在希望点处把数字编码驱动事件，转换成出现的PE驱动器控制信号变化。事件转换器74进一步按时在希望点处把数字编码选通事件，转换成通过抽样DUT插针的逻辑值实现的失效输出(如由PE比较器输出所示)。常规TG 70还包含一条失效流水线78，经失效流水线78使运行记录数据与在随后全局播散指令中指示的数据运行记录要求同步。
如以上提及的那样，IBM引入了“计时每插针”组织，其中与每条DUT插针通道82相联的TG 70包含一个计时发生器电路。这种组织具有把可能的唯一计时特性提供给每根DUT插针的灵活性优点。在二十世纪八十年代及进入二十世纪九十年代后，多家试验机制造商扩充了计时每插针组织，以包括一批TG 70每插针。在这样系统中的TG 70不必是一种单电路结构的重复，而可以是专用电路。诸TG 70不独立地起作用，而是每个试验机指令循环产生事件，如由与每根DUT插针相联的波形存储器引导的那样。这种构造广泛用在当今销售的试验设备中。
在1988年，Schlumberger开发了“定序器每插针”组织[West和Napier，“Sequencer Per PinTM Test System Architecture”，Internationl Test Conference Proceedings，PP.355-361，1990]。这种数字系统构造为每条DUT插针通道82提供了一批固定尺寸的计时发生器70、和一个用来把事件分配给用于DUT插针通道82的计时发生器70的定序器。这种组织在对于每根DUT插针独立产生的波形的计时特性方面，具有高度灵活性的优点。
在1989年，ASIX提出了一种数字系统组织，其中TG 70经一个线性阵列网络互连[Lesmeister，”The Linear Array Systolic Tester(LAST)”，Internationl Test Conference Proceedings，pp.543-549，1989]。这种数字系统组织允许TG 70共享对一个共用模式存储器的访问，因而减小了存储器带宽要求，由此降低试验系统的成本。
在1992年，LTX/Trillium提出了一种包含一个基于片载锁相环(PLL)的时钟发生器的单芯片TG 70结构[Alton，”TGEN：FlexibleTiming Generator Architecture”，Internationl Test ConferenceProceedings，pp.439-443，1992]。PLL输出以4倍的系统时钟速率振荡，但不用来倍增系统时钟速率以上的事件速率。相反，高速基准时钟用来简化子时钟间隔游标(边缘转换器74)的实施，后者的线性是试验机整个计时精度的关键。随着跨过的时钟间隔长度增大，线性趋向于减小，从而把高速率片载时钟用来缩短由游标跨过的间隔。
在1992年，Hewlett-Pachard开发了“处理器每插针”组织[Schoettmer和Minami，“Challenging the‘High Performance-HighCost’Paradigm in Test”，International Test ConferenceProceedings，pp.870-879，1995]。这种数字系统构造为每条DUT插针通道82提供了一个独立编程的测试处理器，用来产生逻辑值序列和控制应用于DUT插针通道82的连续事件的产生。这种组织具有减少通过全局指令播散网络40输送的信息量、因而降低其成本的优点。通过把定序从系统控制器20运动到TG 70中，HP发明排除了全局指令播散瓶颈，该瓶颈限制测试系统的灵活性和可伸缩性并因此趋于增大其成本。
尽管SIMD计算机构造具有低成本的固有优点，但上述的常规半导体测试系统在降低制造成本方面不成功。事实上，由该数字系统代表的试验机的制造成本部分在过去25年已经增长了约60％，并且迹象是，随着为每根插针ALPG(算法模式产生)或DSP(数字信号处理)采取措施，这部分将继续增大。
在以上提及的常规试验系统中，尽管把每组几个计时发生器70分配给DUT的相应插针，以组合事件和形成高速测试模式，但这样一种关系在计时发生器70的组与DUT插针之间是固定的。制造成本由于每种试验机变形需要计时发生器70的独特组合而变高，因为不可能自由地重新配置计时发生器-插针关系。
在基于SIMD的半导体试验机中，计时发生器的每一个包括一个一般可编程的处理器元件。然而，在常规试验机中，在计时发生器70中没有数据通信。因此，常规试验机不能够在事件产生中，如在完成数字信号处理功能或每根插针的算法模式产生中，实现足够的灵活性。
常规试验机包括一个昂贵的系统控制器20，以完成由一个高频系统时钟进行的高速操作。况且，这样一种高系统时钟速率需要一个高速全局指令播散网络40、以及一个高速系统控制器20，从而导致试验机硬件的高成本。
因此，本发明的目的在于，提供一种包括一种单指令流多数据流(SIMD)计算机构造的半导体试验机，这种构造通常能用于低端至高端的半导体试验机系统，遍及该范围实现高制造效率和相关的低成本。
本发明的另一个目的在于，提供一种包括一种SIMD计算机构造的半导体试验机，这种构造在测试中能够灵活和自由地把计时(事件)发生器(TG)分配到半导体装置的任何插针(DUT)。
本发明的又一个目的在于，提供一种包括一种SIMD计算机构造的半导体试验机，这种构造通过在多个TG中通信测试信息能够进行灵活的事件产生，以用相对低成本的硬件资源实现复杂和高级的性能。
本发明的又一个目的在于，提供一种包括一种SIMD计算机构造的半导体试验机，其中一个系统控制器甚至对于高端半导体试验机也能由诸如个人计算机之类的低成本计算机形成。
本发明的又一个目的在于，提供一种包括一种SIMD计算机构造的半导体试验机，这种构造通过使用高速计时发生器能够进行有效测试向量的产生，而不需要高速系统控制器或高速全局指令播散网络。
本发明的又一个目的在于，提供一种包括一种SIMD计算机构造的半导体试验机，这种构造通过使用一个多重时钟发生器和一个指令高速缓冲存储器的组合能够进行有效测试向量的产生。
在本发明的一个方面，用来测试DUT的半导体试验机包括：多个插针电子电路，以一对一关系与用来与其操作连接的DUT的多根插针相对应；多条插针通道，分别联接到用于与相应DUT插针连通的相应插针电子电路上；一个数字系统控制器，用来产生一个系统时钟、及存储和定序至少一个测试程序；多个计时发生器模块，响应数字系统控制器；及多个多芯片子系统，用来控制、定坐标、和存储增大计时发生器模块。每个计时发生器模块是一个带有在其上形成的计时发生器阵列的单半导体芯片，该计时发生器阵列用来产生测试DUT的精确计时驱动事件、和选通事件的预定序列。计时发生器可操作地与被选中的插针通道相联。每个计时发生器模块进一步包括在多芯片子系统与模块中计时发生器的每一个之间的接口连接器。
在本发明中，在软件控制下把计时发生器(TG)灵活地分配到DUT插针。把计时发生器互连，以便在其间交换中间数据。根据本发明，在各种试验机中能使用相对低成本的标准计时发生器，因为自由地分配计时发生器以满足试验机的规格或要求。而且，通过中间数据交换能由本发明的模式发生器进行复杂的测试模式产生，如算法模式、或复杂的处理器操作，如数字信号处理。
在本发明的另一方面，一种具有SIMD计算机构造的半导体试验机包括：一个全局指令播散网络，由以系统时钟速率振荡的系统时钟信号调整；一个多芯片子系统，由一个第二时钟信号调整；一个计时发生器模块，实现在单芯片上，并且联接到全局指令播散网络上和多芯片子系统上；一个多重时钟发生电路，用来响应系统时钟信号产生多个时钟信号，这些时钟信号的时钟速率高于系统时钟速率；及一个指令高速缓冲存储器元件，用来存储指令和以比系统时钟速率高的时钟速率接收指令。
本发明的多重计时允许在TG模块内局部产生高速率时钟，并且指令高速缓冲存储器消除了对高速全局指令播散的需要。根据本发明，计时发生器模块包括指令高速缓冲存储器，并且利用由其频率高于系统时钟频率的多重时钟发生电路产生的时钟信号来访问存储器。因此，本发明的半导体试验机能用相对低成本的硬件实现高速测试产生。
联系附图，通过考虑如下详细描述，可以实现本发明的更好理解，在附图中：
图1是示意方块图，表示上文描述的常规半导体试验机构造。
图2是示意方块图，表示图1常规技术中的一个系统控制器20。
图3是示意方块图，表示表示图1常规技术中的一个计时发生器积木块(TGBB)50。
图4是示意方块图，表示在常规技术中提供在图3的TGBB 50中的一个计时发生器模块(TGM)60。
图5是示意方块图，表示在常规技术中提供在图4的TGM 60中的一个计时发生器(TG)70。
图6是示意方块图，表示本发明半导体试验机构造的一个最佳实施例。
图7是示意方块图，表示图6本发明的、带有可重新配置分配器电路元件的计时发生器积木块(TGBB)150的一个例子。
图8是示意方块图，表示本发明的计时发生器模块(TGM)160中的结构的一个例子。
图9是示意图，表示提供在计时发生器中的本发明的一种事件计算器176的一个例子。
图10是示意图，表示提供在计时发生器中的本发明的一种事件转换器174的一个例子。
图11是电路图，表示提供在本发明的事件转换器电路174中一个驱动译码器的一个例子。
图12是电路图，表示提供在本发明的事件转换器电路174中一个线性延迟元件的一个例子。
图13是电路图，表示提供在本发明的事件转换器电路174中一个选通器的一个例子。
图14是示意方块图，表示本发明的一个可重新配置分配器电路152的基本概念。
图15、15A和15B是电路图，表示本发明的一个可重新配置分配器电路152的一个例子。
图16是示意电路图，表示本发明可重新配置分配器电路152的一个拓扑例子，该电路是一个64至8分配器电路。
图17是示意方块图，表示包括多重时钟发生器和SIMD指令高速缓冲存储器的一个局部控制器168的结构的例子。
图18是示意图，表示计时发生器和组合在一起的插针电子电路安装在半导体试验机测试头中的一个例子。
图19是示意图，表示本发明半导体试验机的硬件图象。
图20是示意图，表示基于图18配置的本发明半导体试验机的硬件图象。
图6是示意方块图，表示在包括SMID计算机构造的本发明半导体试验机中的一个数字系统100的配置。本发明者把这种构造命名为“STAR-I(带有I高速缓冲SIMD技术的可伸缩试验机构造)”。这种应用通过参考包括叫做“I高速缓冲的SIMD”相同发明者专利的公开(美国专利No.5,511,212，颁布于1996年4月23日，Multi-Clock SIMD computer and Instruction-Cache-EnhancementThereof(多时钟SIMD计算机及其指令高速缓冲存储器的增强)。该发明涉及单指令流多数据流(SIMD)计算机构造。
STAR-I的该公开讲授了允许试验机数字系统利用SIMD计算机构造的建造灵活性和编程可伸缩性优点的方法。在另一个方面，STAR-I包含一个允许事件发生电路灵活地分配到DUT插针上的电路，由此降低建造一种当事件速率要求跨过插针变化时能够实现要求事件速率的系统的成本。
在另一个方面，STAR-I采用多时钟SIMD计算机构造，以允许试验机数字系统内的多芯片和内芯片电路的每一个在其最大速率下工作，该最大速率由其中实现电路的基于VLSI的技术的电路结构和发信号特性确定。STAR-I通过采用在I高速缓冲的SIMD专利中讲授的方法，使试验机数字系统的性能硬件成本比最大。
在图6的数字系统100中，一个系统控制器120根据测试程序把系统时钟和指令传送到一个全局指令播散网络140。数字系统100包括一个允许计时发生器积木块(TGBB)150中数据交换的互连TG通信网络112。系统控制器120把系统时钟和指令经全局指令播散网络140传送到TGBB 150。TGBB 150包含一个计时发生器阵列170，后者的构造是将在以后详细描述的一般可编程处理元件的构造。
这样一种互连TG通信子系统112在常规试验机中是不存在的，因为产生测试如通常理解的那样不需要互连TG通信。包括互连TG通信网络112的优点是它能够使诸TG 170共享中间结果，例如在执行ALPG(算法模式产生)或DSP(数字信号处理)算法期间产生的结果。本发明的互连TG通信系统的独特之处在于，它具有高维互连(包括2-D(维)和3-D(维)网)、以及双向通信链路，并且允许在经全局指令播散网络140发送的全局播散指令流的控制下交换TG寄存器文件数据。
由TGBB 150中的TG 170产生的事件经DUT插针通道182自由地分配到插针电子电路(PE)180。这种比起常规试验机的一些可配置TG 70来的增强，增大了灵活性和可伸缩性，例如比起销售的大量实例来允许降低TG结构成本。一个响应网络190把测试结果，如失效信息，传送到系统控制器120。
图7是方块图，表示带有一个可重新配置分配器电路152的TGBB 150的一个例子。TGBB 150包含一个计时发生器模块阵列160(TGM)，诸模块的每一个又包含一个TG阵列170，诸模块与用来存储包括模式数据的TG配置信息、和包括运行记录数据的局部测试结果信息的局部存储器162相联接。一个互连TG网络和接口154互连在TGBB 150内的TGM 160之间，并且提供至互连TG网络112的一个接口。
可重新配置分配器电路152是一个软件可配置的可重新配置电路，经该电路TG 170组的一个子组与DUT插针通道182组的子组的一个件相联。由可重新配置分配器电路152实现的联接把由TG子组每个件产生的驱动事件倍增到插针通道的相应驱动控制输入上，并且还输出由在TG子组每个件内的选通事件使用的该插针的观察逻辑值。以后参照图14-16将描述可重新配置分配器电路152更多细节。
图8是方块图，表示包括本发明一个TG阵列170的TGM 160。TG 170的每一个包含一个事件计算器176和一个事件转换器174。事件计算器176根据来自系统控制器120的指令产生编码事件数据。事件转换器174把来自事件计算器176的数字编码驱动事件，转换成在希望点按时发生的PE驱动器控制信号变化。事件转换器174进一步把数字编码选通事件，转换成在希望点按时通过抽样DUT插针的逻辑值(由PE比较器输出代表的)实现的失效输出。来自系统控制器120的系统时钟和指令经一个局部控制器168和一个局部指令播散网络169传送到TG 170。TGM 160还包含一个响应网络接口165和一个局部外存储器接口166、以及一个互连TG通信网络接口154。
除常规的功能外，图8中所示局部控制器168的特征之一在于产生由系统时钟导出的多重时钟，该系统时钟通过TG 170使用其频率高于系统时钟频率的时钟信号来调节高速事件产生。局部控制器168通过包括带有一个高速缓冲存储控制器和一个高速缓冲存储器的一个指令高速缓冲存储器元件，控制这种高速事件产生。局部控制器168的更多细节在下面参照图17描述。
图9表示本发明的事件计算器176的结构的一个例子。在这个例子中，事件计算器176包括一个功能单元211、一个寄存器文件212、一个指令映象/参数存储器213、一个上下文管理器214、一个外部存储器接口216、一个互连TG通信接口217、一个失效网络接口218、及一个总线接口219。
图9的事件计算器176按如下操作：在每个循环期间所有元件的操作由经局部指令播散网络169接收的指令控制。总线接口219提供一条在测试运行之前用于事件计算器176内的存储元件初始化、而在测试运行之后用于结果抽取的低速通路。
功能单元211进行产生发送到事件转换器的数字编码事件所必须的计算。功能单元211的构成是，必须完成要求的功能的电路，包括ALU、转动/移动装置、及可能的一个乘法器或除法器单元。计算单元的位宽是一个非关键参数w。功能单元211还进行计算，以处理从事件转换器174接收的选通失效信息。功能单元211计算用来访问寄存器文件212的地址。功能单元211计算存储在寄存器文件212中的值，并且功能单元211的计算结果可以存储在寄存器文件212中。包含在寄存器文件212中的值包括一般与波形定义有关的值，包括编程事件次数和校准偏移。在其存储或传送之前延迟失效结果所需的这种存储由寄存器文件212提供。
指令映象213是一个提供在事件计算中使用的参数的存储器元件。指令映象213提供指定计时参数的一种间接方法，该方法便于用于具有复杂计时的测试装置。指令映象213允许计算事件的计时参数取决于播散指令的一个字段，该播散指令指定在测试运行的每个步骤发生的装置活动的类型。一种使用存储在指令映象213中的参数的方法是作为进入存储在寄存器文件212中的计时值的地址偏移。外部存储器接口216为进入功能单元211的模式值提供一条路径、以及为出自功能单元211的俘获失效值提供一条路径。
互连TG通信接口217为与拓扑相邻事件计算器176的数据交换提供一条路径。互连TG通信接口217的一个用途是提供由功能单元211在计算下一个事件时使用的当前插针状态信息。此外，受功能单元211所计算事件影响的插针状态的变化，经互连TG通信接口217输出，其中它可以由其他事件计算器176参考。失效网络接口218为发信号到系统控制器120的失效信息提供一条路径。系统控制器120在测试运行期间，使用失效信息来控制测试程序的定序。
上下文管理器214产生一个禁止或启动事件计算器176内的状态变化的输出信号。上下文管理器214在事件计算器176内响应播散指令和依靠由功能单元211产生的有条件结果，确定是否允许状态变化。上下文管理器214提供一个完全通用的装置，通过该装置实现事件计算器的数据相关运算。
图10是示意图，表示本发明事件转换器174的一种示例配置。在这个例子中，事件转换器174包括一个译码器221、一个驱动编码器222、一个选通器223及一个线性延迟元件224。译码器221接收由数字码描述的驱动事件，如指示事件活动(驱动、选通、或窗口)的“ACT”、指示事件逻辑值(0、1、X、或Z)的VAL。译码器221翻译代码，并且产生相应的事件信号，例如DRV(驱动活动)、STB(边缘选通活动)、OPN(窗口打开活动)、CLS(窗口闭合活动)、ONE(逻辑值1)、ZRO(逻辑值0)、EX(不关心)、及ZEE(高阻抗)。
驱动编码器222接收事件信号，并且产生对应于事件信号的置位和复位信号，以便经可重新配置分配器电路152提供给PE 180驱动器。选通器223从PE 180比较器(未表示)经可重新配置分配器电路152接收信号，并且在选通计时处把信号与由译码器221定义的期望逻辑值相比较。线性延迟元件224根据来自事件计算器176的时间代码，产生一个其计时分辨率小于系统时钟周期的延迟脉冲DP。
图11是电路图，表示本发明驱动编码器222的一个例子。驱动编码器222按如下操作：输出的每一个是前沿激活。输出经可重新配置分配器电路152发送到插针电子电路180驱动器(未表示)。输出是DP脉冲的选通导数，从而DP脉冲确定激活沿的计时。当活动是DRV并且值是ONE时，启动DHS(驱动高置位)信号。当活动是DRV并且值是ZRO时，启动DHS(驱动高复位)信号。1)当活动是DRV时并且值既不是ONE也不是ZRO时，或者2)当活动不是DRV时，启动DIS(驱动禁止置位)信号。当活动是DRV并且值是ONE或ZRO时，认定DIR(驱动禁止复位)信号。
图12是电路图，表示本发明事件转换器174中的线性延迟元件224的一个例子。线性延迟元件224包括多个串联连接的延迟元件2421-242n和一个多路复用器245。这样一种延迟元件242的一个例子是顺序连接的一对CMOS倒相器。延迟元件242的每个输出连接到多路复用器245的唯一输入上。根据来自事件计算器176的代码TIM(在试验机周期内的事件偏移)，多路复用器245选择延迟元件的适当输出作为延迟脉冲DP。
图13是电路图，表示提供在本发明的事件转换器174中的选通器223的一个例子。在操作中，选通器223俘获装置输出的结果，该结果由与DP信号的前沿确定的在特定时间的期望比较所得。来自插针电子电路180比较器的输入ACH(上面比较高)和BCL(下面比较低)是彼此不相容的(在任意给定时间不能都认定)。来自事件计算器的输入ZRO、ONE、和ZEE是彼此不相容的，以提供期望值的一个热指示。来自事件计算器的输入CLS、OPN、和STB是彼此不相容的，如果有的话，则指示特定的选通活动。
为了进行边缘选通，选通器以精确时间估计比较。为了进行窗口选通，选通器以精确时间打开和关闭窗口。在其中窗口打开的时间段期间连续地估计比较；在窗口打开时出现的比较失效俘获在存储元件中。在图13中，SEL(选通失效)输出由OR(或)275产生。至OR 275的上输入来自边缘选通失效D-FF 271，而至OR 275的下输入来自窗口选通失效锁存器274。
边缘选通失效(EFL)信号在D-FF 271中由电路输入DP的前沿俘获。EFL信号由OR 264产生，作为三个边缘选通条件的或：
1)期望值是ONE，而插针值不是ACH(由AND 257产生)，
2)期望值是ZRO，而插针值不是BCL(由AND 258产生)，或
3)期望值是ZEE，而插针值是ACH或BCL(由AND 259产生)。
窗口选通失效锁存器274由AND 272产生的信号置位。AND 272估计窗口失效(WFL)信号和窗口打开锁存器268的输出的与。当并且只有当选通窗口打开时，才认定锁存器268的输出。WFL信号由OR 265产生，作为三个窗口选通条件的或：
1)期望值是ONE，而插针值不是ACH(由AND262产生)，
2)期望值是ZRO，而插针值不是BCL(由AND 263产生)，或
3)期望值是ZEE，而插针值是ACH或BCL(由AND 261产生)。
在窗口选通期间用于比较的期望值由3个D-FF 253、254、和256指示，其值是彼此不相容的。AND 251产生一个锁存器控制信号，从而当认定OPN时这些值在DP的上升沿上俘获。窗口打开锁存器268由AND 266产生的OPN和DP的与置位。窗口打开锁存器268由AND 267产生的CLS和DP的与复位。窗口选通失效锁存器由DP的AND 273产生的与和由OPN和STB的OR 269产生的或复位。
图14-16表示本发明可重新配置分配器电路的例子。本发明的特征之一在于数字系统100包括软件可配置可重新配置分配器电路152事实，通过电路152，TG组的子组与DUT插针通道组的子组的一件相联。图14表示可重新配置分配器电路152的基本概念。由可重新配置分配器电路152实现的联接是把由TG子组每一件产生的驱动事件，倍增到插针通道的相应驱动控制输入上，并且还输出在TG子组每件内由选通事件使用的该插针的观察逻辑值。可重新配置分配器电路152的适当尺寸和层次分解，由组成在试验机数字系统的具体实施中使用的集成层次的元件的几何形状确定。最通用的可重新配置分配器电路152是一个N×M纵横电路，通过该电路试验机的N个TG 170的任一个与DUT的M个针的任一个相联。
决定如何配置可重新配置分配器电路152的最简单方法，限制连接到每根DUT插针上的TG子组，以严格地分开TG 170组的子组。换句话说，配置可重新配置分配器电路152的最简单方法施加从TG到DUT插针的多个对一个映象。在频谱最复杂的另一端处，一个可重新配置分配器电路152实现多个对多个映象，从而在试验机数字系统100中的每个TG 170与若干数量的DUT插针相联，而每根DUT插针与多个TG 170相联。这种较复杂的TG对DUT插针分配方法能够利用其中在多根DUT插针中可以共享单个TG输出的情况。另一方面，较简单的方法在实施时便于要求相当少激活元件的电路互连拓扑。
图15、15A和15B表明实现可重新配置分配器电路152的全纵横拓扑的一个电路。可重新配置分配器电路152的配置经配置位组400中的值控制，例如在图15中标有All u-a、All u-b、All v-a、All v-b等，其中“All x-d”指示把计时发生器x分配到插针通道d--。认定的一个给出配置位400 All u-c指示TG 170标号u分配到DUT插针标号c。系统控制器120确定在可重新配置分配器电路152中的所有配置位400的值。在测试运行之前经系统总线可以初始化配置位400，或者在测试运行期间响应全局播散指令可以动态地改变他们。在测试运行的任何给定步骤期间，与给出TG 170标号u相联的配置位组400是单热编码的。因此，在任何给出时间最多认定配置位组400 All u-a、All u-b、All u-c的单件。可重新配置分配器电路152合成用于每根DUT插针的驱动控制输入，并且选择用于每个事件转换器174的单插根针的测量。
用于一个给出DUT插针的电子电路180驱动器的DHI(驱动高)信号在锁存器405中产生(图15B)。来自与该插针相联的事件转换器174任一个的DHS脉冲置位DHI锁存器405。DHS脉冲的集合由OR 410实现。至OR 410的输入脉冲由AND 420、AND 421等产生，其每一个用相应配置位400选通来自一个给出事件转换器174的DHS脉冲。类似地，来自与插针相联的事件转换器174任一个的DHR脉冲复位DHI锁存器405。DHR脉冲的集合由OR 411实现。至OR411的输入脉冲由AND 422、AND 423等产生，其每一个用相应配置位400选通来自一个给出事件转换器174的DHR脉冲。
用于一个给出DUT插针的电子电路驱动器的DINH(驱动禁止)信号在锁存器406中产生。来自与该插针相联的事件转换器174任一个的DIS脉冲置位DINH锁存器406。DIS脉冲的集合由OR 412实现。至OR 412的输入脉冲由AND 424、AND 425等产生，其每一个用相应配置位400选通来自一个给出事件转换器174的DIS脉冲。类似地，来自与插针相联的事件转换器174任一个的DIR脉冲复位DINH锁存器406。DIR脉冲的集合由OR 413实现。至OR 413的输入脉冲由AND 426、AND 427等产生，其每一个用相应配置位400选通来自一个给出事件转换器174的DIR脉冲。
至一个给出事件转换器174的ACH信号在OR 430中集合(图15A)。来自与该事件转换器174相联的单插针电子电路180比较器电路的ACH信号由AND 441、AND 442等之一启动，这取决于认定单热配置位400中的哪一个。至一个给出事件转换器174的BCL信号在OR 431中集合。来自与该事件转换器174相联的单插针电子电路180比较器电路的BCL信号由AND 443、AND 444等之一启动，这取决于认定单热配置位400中的哪一个。
可重新配置分配器电路152的进一步增强在于允许在功能测试期间重新配置。这种增强允许一个给出TG 170顺序连接到一组DUT插针的诸件上。这种“运行时间TG 170重新分配”能力适合诸如边缘寻找之类的用途，其中一组插针的一个单件在测试的某些间隔期间接收较大数量的事件。通过在测试运行期间改变至可重新配置分配器电路152的配置位400的分配，较小数量的计时发生器170就能够满足边缘速率要求，而在把计时发生器170固定分配到DUT插针上的常规试验机的数字系统中，这种要求将需要多得多的计时发生器170，并因而需要较大费用。
图16是一种可重新配置分配器电路152实施的另一个例子，该电路适用于简单(多个对一个)分配方法，并且比全纵横电路成本低。在图16的例子中，可重新配置分配器电路152能够实现在64个TG170与8个插针通道182之间的多个对一个联接。描绘在图16中的可重新配置分配器电路152的拓扑说明利用非对称性使实施成本最小的概念。在图16中，不是所有DUT插针可连接到公用数量的TG170上。想法是这样的，由于仅一根DUT插针就能分配子组中的所有64个TG 170，所以指定一单根能够分配子组中所有TG 170的插针(在这种情况下为插针0)。类似地，由于仅两根DUT插针就能每根分配32个TG 170，所以指定一根能够分配没由插针0使用的TG170子组一半的第二插针(在这种情况下为插针7)。类似的推理适用于把16个TG 170分配到4根DUT插针的每一根上，并且最后把8个TG 170分配到组成包括在图16例子中DUT插针子组的8根DUT插针的每一根上。
可重新配置分配器电路152表示在图16中，有一组数量从0至I-1的ITG 170和一组数量从0至J-1的J插针通道182互连，用如下两个原理可以描述用于该可重新配置分配器电路152的拓扑的一般数学公式：
(1)在子组中可以与其标号是j的插针通道182相联的TG 170的数量给出为I/(ceiling(log2(j+1))。(2)与插针通道j相联的TG 170的子组同与
Figure A9718144800251
插针通道182每一个相联的TG 170的子组分开，插针通道182的标号位于如下范围：
Figure A9718144800252
Figure A9718144800254
如通过图4中K个对一个TG对插针集合器64的存在建议的那样，常规试验机通过在TGM 160内进行集合把固定数量的TG分配到每根插针。在常规试验机中，公用数量的TG与每根DUT插针相联，除非采取在系统制造时间固定的昂贵措施，以便使在其它情况下可能服务多根插针的TG源压在高事件速率插针上。然而，能容易地表明，不是所有DUT插针都需要一个公用事件速率。插针要求的事件速率由DUT的结构目标、和给出测试的目标确定。在DUT测试期间任何给出点处，一些插针需要较高的事件速率，而其他插针需要较低的事件速率。在常规试验机中，当一根插针需要较高事件速率时(并因而有更多的TG需要)，导致相当大的硬件费用。如果一根插针实际应该需要较低的事件速率，那么分配到该插针的过多TG就表示浪费的硬件费用。经本发明的可重新配置分配器电路152把TG连接到插针上的优点包括减小需要的硬件成本，以实现要求的每插针事件速率。
图17是示意方块图，表示在本发明的事件发生器模块160中的局部控制器168的一个例子。局部控制器168包括一个多重时钟发生器300、一个SIMD指令高速缓冲存储器310、一个播散指令锁存器320、及一组局部指令锁存器，这组局部指令锁存器包括TG控制330、LEM(局部外存储器)控制341、RAC(可重新配置分配器电路)控制342、响应控制343、及互连TG通信控制344。
多重时钟发生器300包括一个时钟乘法器电路，从而可以使用一个锁相环实现，以产生调节在TGM 160内或连接到其上的每个电路的单个时钟。由多重时钟发生器300产生的时钟以其最大速率调节每个电路。每个电路操作的最大速率由其几何形状和由VLSI实施技术确定：通过较长导线发信号比通过较短导线发信号要慢和/或要昂贵，否则都是等效的。全局指令播散网络140跨过整个数字系统延伸，并因此期望在数字系统中以任何电路的最低速度操作。因此，输入到多重时钟发生器300的CLK将是数字系统中的最低速度时钟信号。
期望在单芯片TGM 160的界限内完全实现的TG 170，在数字系统中以任何电路的最高速率操作。因此，TG CLK将是由多重时钟发生器300输出的最高时钟信号。在最简单的实施例中，所有时钟速率都是TG CLK速率的分频，并且所有相位都对准。较精致的电路允许TG CLK速率的适当倍增和任意(尽管是确定的)相位关系。
响应网络191在延伸到系统宽度上类似于全局指令播散网络140。因此，期望响应网络191与全局指令播散网络140一样慢，尽管它可以以较高速率操作。所以，由多重时钟发生器300输出的RESPONSE CLK可以与CLK一样慢，但它可以较快。
可重新配置分配器电路152可能在具有限制为单印刷电路板的连接性的元件中实现。因此，其操作速率将位于全局指令播散网络140与TG 170的速率之间的某处。相应地，由多重时钟发生器300输出的RAC CLK的频率可以与CLK的频率一样慢，与TG CLK的频率一样高，或在其间的某点处。
包括局部外存储器接口166和存储器芯片的局部外存储器电路，仅包含在TGM 160与存储器芯片162之间的短互连芯片连接器。因此，局部外存储器电路可以以非常接近TG 170的速率操作。相应地，由多重时钟发生器300输出的LEM CLK可以差不多与TGCLK一样快，或许仅慢二分之一。
系统时钟CLK调节播散指令锁存器320。播散指令锁存器320全局地存储播散指令。TG CLK调节器TG控制330。TG控制器330存储用于TG 170的循环至循环指令。LEM CLK调节器LEM控制器341。LEM控制器341存储用于局部外存储器电路的循环至循环指令。RAC CLK调节RAC控制器342。RAC控制器342存储用于可重新配置分配器电路152的循环至循环指令。INTER-TG COMMCLK调节互连TG通信控制器344。互连TG通信控制器344存储用于互连TG通信网络112的循环至循环指令。RESPONSE CLK调节响应控制器343。响应控制器343存储用于响应网络190的循环至循环指令。
SIMD指令高速缓冲存储器310由TG CLK调节。SIMD指令高速缓冲存储器310存储重复执行的指令序列。SIMD指令高速缓冲存储器包括一个高速缓冲存储器314和一个高速缓冲控制器312。高速缓冲存储器314是一个由高速缓冲控制器312控制的指令存储元件。响应嵌在全局播散指令序列中的高速缓冲控制协议指令，高速缓冲控制器312把指令写入高速缓冲存储器314中。在全局指令播散的低速率下以这种方式把指令写入高速缓冲存储器314中。响应另外的全局播散指令，高速缓冲控制器312从高速缓冲存储器314以TG CLK的高速率抽取指令序列。
如果试验机数字系统是SIMD计算机，那么它受是常规SIMD计算机构造的基本限制的全局指令播散瓶颈的支配。因此，克服对于SIMD计算机的全局指令播散限制的多重计时和指令高速缓冲技术，一般也克服对于具体试验机数字系统的全局指令播散限制。已经证实，I高速缓冲SIMD技术把SIMD计算机的性能成本比值增大了2至5或更多倍。合理的是，通过把在I高速缓冲SIMD专利中描述的增强应用于试验机数字系统，在恒定的性能下期望试验机成本的成比例下降。因此，STAR-I试验机数字系统允许在功能测试期间重复的事件产生指令序列，以TG操作的最高速率传送到DUT。
图18是示意图，表示计时发生器TG 170和插针电子PE 180组合在一起以安装在半导体试验机的测试头中的一个例子。BiCMOSASIC集成密度的进一步增大将使得，有可能把图8中所示的SIMD阵列栅(包含TG 170)移到测试头(包含Pes 180)中，同时把PE 180移到允许进一步制造成本降低的可配置分配器电路152中。图19是示意图，表示在SIMD阵列栅200中包括图6的数字系统的本发明的半导体试验机的硬件图象。类似地，图20是示意图，表示基于图18配置的本发明的半导体试验机的硬件图象。
本发明比起常规构造来有多个优点。常规试验机控制器很贵，一般包括一个工程工作站、一个内部以太网、一块RISC处理器板、一个客户CPU总线接口(例如，VME)、及一个客户高速定序器，该客户高速定序器一般是包含几个ASIC的多客户PCB电路。完全与这种昂贵的实施相反，在本发明中实施的那样的系统控制器仅包括一个便宜的标准微型计算机(例如，基于x86的PC)，该计算机装有磁盘驱动器、高质量显示器、及一个标准系统总线接口(例如，PCI)。
一种常规试验机的全局指令播散网络包括一根工作站总线(例如，VME)、一个客户CPU总线控制器、一个以非常高速度(例如，500MHz)把在100位的量级上的指令传送到TGBB的信号输出网络、一个数字系统时钟发生器、及用于高速信号集合分布的修整和平衡传送线。完全与这种昂贵的实施相反，在本发明中实施的那样的全局指令播散网络仅包括一根标准微型计算机系统总线，以低的发信号速率把比100个少的信号输送到TGBB阵列。
试验机的响应网络包含：一个FAIL树，用于通过已经由用于任何DUT插针的任何TG检测的失效的系统控制器的快速检测；和一个减速器，加宽用来读任何存储位置的内容的路径。除一个常规FAIL树外，在本发明中实施的响应网络包含一根标准微型计算机总线，该总线比包括在常规试验机中的半客户工程工作站总线便宜。
本发明包括一种用来分析测试程序的事件速率要求的编译方法。通过确定在创建测试程序时需要把多少个TG 170与每根插针相联以实现用于该插针的要求事件速率，STAR-I使为专门测试目的而提供给客户的包括在试验机中的TG 170的总数最小，由此使试验机的成本最小。这种方法限制把DUT插针PE的集合与试验机TGBB150相联的拓扑，因为跨过TGBB 150的组均匀分配高速事件速率插针成本效果最好。
本发明是一种SIMD计算机，并因此享有固有的较低实施成本：一个SIMD处理元件已知成本小到20％，多达与其MIMD处理元件相同。I高速缓冲SIMD试验机数字系统100以适中的粒度经全局指令播散网络140对TG 170提供控制。常规试验系统把一个固定处理资源分配给DUT的每根插针；相反，本发明如由测试程序要求所述的那样把多个TG分配给每根DUT插针。
尽管为了说明本发明有利使用方式的目的，上文已经描述了本发明的各种具体布置，但应该理解本发明不限于此。因而，熟悉本专业的技术人员可能想到的任何和所有修改、变更或等效布置，都应该认为在附属权利要求书中限定的本发明的范围内。

Claims (21)

1.一种单指令流、多数据流(SIMD)半导体芯片试验机设备，用来测试带有多根电气接触输入和输出插针、以用作用来联接到试验机电路上的输入和输出信号路径的测试中的装置(DUT)，所述半导体试验机包括：
多个插针电子电路，以一对一关系与用来与其操作连接的DUT的所述多根插针相对应；
多条同样多的插针通道，分别联接到用于与相应DUT插针连通的相应插针电子电路上；
一个数字系统控制器，用来产生一个系统时钟、及用来存储和定序至少一个测试程序；
多个计时发生器模块，响应所述数字系统控制器，每个模块是一个带有在其上形成的计时发生器阵列的单半导体芯片，该计时发生器阵列用来产生精确计时驱动事件和选通事件的预定序列，以便测试DUT，所述计时发生器可操作地与所述插针通道中被选的通道相联；及
多个多芯片子系统，用来控制、定坐标、和存储增大计时发生器模块，每个计时发生器模块进一步包括在所述多芯片子系统与所述模块中计时发生器的每一个之间的接口连接器。
2.根据权利要求1所述的试验机设备，进一步包括一个数字系统，该数字系统包括：一个全局指令播散子系统，用来把来自系统控制器的时钟信息和指令分配到所述计时发生器模块；一个响应子系统，用来从所述计时发生器模块收集测试状态信息、并且把这些信息返回所述系统控制器；及一个DUT输入/输出子系统，包括在计时发生器模块内实现的接口，所述接口提供所述计时发生器与所述插针通道之间的连接。
3.根据权利要求1所述的试验机设备，其中每个计时发生器包括至少一个事件计算器电路和至少一个事件转换器电路，其中使用数字电路设计技术实现所述事件计算器电路，并且其中所述事件发生器电路包括一个使用模拟电路设计技术实现的动态可配置可编程延迟电路。
4.根据权利要求3所述的试验机设备，其中所述计时发生器事件计算器电路中的每一个是一个用来增大计时发生器的灵活性和可伸缩性的可编程处理元件。
5.根据权利要求4所述的试验机设备，其中所述可编程处理元件能够进行通用目的计算。
6.根据权利要求5所述的试验机设备，其中所述可编程处理元件包含一个算法逻辑单元、一个带有一个读端口和一个写端口的寄存器文件、多个至所述多芯片子系统的功能单元等效接口、及一个上下文管理单元；由此所述处理元件能够经所述多芯片子系统有条件地执行寄存器至寄存器操作、和寄存器文件数据的交换。
7.根据权利要求2所述的试验机设备，进一步包括一个互连所述计时发生器模块的通信子系统，使所述数字系统内的各对计时发生器能够交换中间测试信息和其他数据。
8.根据权利要求1所述的试验机设备，其中所述计时发生器模块包括一个局部控制器，该控制器能够把全局播散指令译码成，一个用来在所述计时发生器模块内重新播散到所述多芯片子系统接口的每一个、和到所述阵列中每个计时发生器的指令。
9.根据权利要求2所述的装置，进一步包括多个局部外存储器子系统，该子系统用来向计时发生器提供超过在单芯片计时发生器模块内可实现的存储器容量的容量，每个局部外存储器子系统包括多个带有至少一个存储器芯片的存储器模块，其中所述局部外存储器子系统的每一个以一对一联接方式与所述计时发生器模块的独特一个相联。
10.根据权利要求2所述的试验机设备，其中所述数字系统包括一个可配置计时发生器对插针通道分配器电路，由此所述计时发生器的多个软件指定子组与所述插针通道相联，其中所述软件指定子组的每一个与所述插针通道的独特一个一对一相联，以便把由所述软件指定子组的每一个的每个计时发生器产生的事件，倍增到所述插针通道的所述独特一个上，并且把所述插针通道的每一个的观察插针值输出，分配到计时发生器的每个相联软件指定子组的每件上。
11.根据权利要求10所述的试验机设备，其中所述计时发生器的所述软件指定子组彼此分开。
12.根据权利要求10所述的试验机设备，其中所述可重新配置分配器电路通过在功能测试进行期间允许所述可重新配置分配器电路重新配置，适于运行时间重新分配，其中响应全局播散指令实现所述重新配置。
13.根据权利要求12所述的试验机设备，其中所述可重新配置分配器电路包括一个能够在所述计时发生器每一个与所述插针通道每一个之间提供连接路径的纵横开关。
14.根据权利要求10所述的试验机设备，其中所述可重新配置分配器电路包括一个提供从所述计时发生器每一个到所述插针通道每一个的多个对一个映象的第一配置。
15.根据权利要求14所述的试验机设备，其中所述可重新配置分配器电路进一步包括一个提供多个对多个映象的第二配置，由此所述计时发生器的每一个与所述插针通道的至少一个相联，并且所述插针通道的每一个与多个所述计时发生器相联。
16.根据权利要求10所述的试验机设备，其中所述可重新配置分配器电路包括一个在所述计时发生器与所述插针通道之间提供可能连接组的选择适当子组的电路拓扑。
17.根据权利要求10所述的试验机设备，其中所述可重新配置分配器电路包括一个与所述计时发生器模块每一个一对一联接的纵横开关，所述纵横在所述阵列内的每个计时发生器、与同所述计时发生器模块联接的所述插针通道的每一个之间提供多条通路。
18.根据权利要求10所述的试验机设备，其中所述可重新配置分配器电路进一步包括：
一条选择启动电气通路，位于所述计时发生器的每一个与多个所述插针通道之间；
一个基于存储器的配置控制电路，用来准确启动来自所述计时发生器的每一条的可用路径的一条；
至少一个时间域边缘多路复用器，用来组合来自与所述插针通道每一个相联的计时发生器的控制信号，如由所述控制存储器的内容确定的那样；及
至少一个模拟多路分解器，用来把测量插针值分配到与所述插针通道相联的计时发生器上，如由所述控制存储器的内容确定的那样。
19.一种在单指令流、多数据流(SIMD)半导体试验机中使用的计时发生器模块，所述计时发生器模块包括：
一个一般可编程的计时发生器阵列；
至少一个多重时钟发生器，带有一个响应施加的试验机系统时钟信号、用来产生多个高速率时钟信号的多重时钟发生器电路；及
用来接收和存储用于控制所述计时发生器的程序指令的装置；
其中产生的多个高速率时钟信号调节各个在计时发生器模块内并联接到其上的子系统，每一个在其最大操作速率下，如由其具体实施确定的那样。
20.根据权利要求19所述的计时发生器模块，进一步包括一个用于指令存储的高速缓冲元件和一个与其相联的高速缓冲控制器，其中所述高速缓冲控制器响应全局播散指令，以便为了在计时发生器模块内局部重新播散，把选择的指令存储在高速缓冲元件中，并且从高速缓冲元件检索指定的指令序列。
21.一种多重时钟单指令流、多数据流SIMD半导体试验机数字系统，包括：
一个全局指令播散网络，由以系统时钟速率振荡的系统时钟信号调整；
一个多芯片子系统，由一个第二时钟信号调整；和
一个计时发生器模块，联接到所述全局指令播散子系统上和到所述多芯片子系统上，所述计时发生器模块在单芯片上实现并且包括：
一个第一内部子系统，由一个第三时钟信号调节；
一个第二内部子系统，由一个第四时钟信号调节；及
一个多重时钟发生电路，响应所述系统时钟信号，用来产生包括所述第二、第三、和第四时钟信号的多个时钟信号，其中所述第三和第四时钟信号之一是一个以高于所述系统时钟速率的计时发生器模块时钟速率振荡的计时发生器模块时钟信号，并且其中所述第二时钟信号以高于所述系统时钟速率、但不高于所述计时发生器模块时钟速率的多芯片子系统时钟速率振荡。
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