CN1206285A - 含有两个缓冲器的帧同步器 - Google Patents

含有两个缓冲器的帧同步器 Download PDF

Info

Publication number
CN1206285A
CN1206285A CN98102801.2A CN98102801A CN1206285A CN 1206285 A CN1206285 A CN 1206285A CN 98102801 A CN98102801 A CN 98102801A CN 1206285 A CN1206285 A CN 1206285A
Authority
CN
China
Prior art keywords
signal
selector
frame phase
buffer
phase signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN98102801.2A
Other languages
English (en)
Other versions
CN1106097C (zh
Inventor
高桥秀彰
西谷和雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1206285A publication Critical patent/CN1206285A/zh
Application granted granted Critical
Publication of CN1106097C publication Critical patent/CN1106097C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0421—Circuit arrangements therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13103—Memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13174—Data transmission, file transfer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13209—ISDN
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13214—Clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13216—Code signals, frame structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/1332—Logic circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13322—Integrated circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/1336—Synchronisation

Abstract

在一种帧同步器中,一串行/并行转换器(1)将输入串行数据信号(Din)转换为一并行数据信号(S1)。第一缓冲器接收第一并行数据信号产生第一并行数据信号,及第二缓冲器接收第一并行数据信号产生第二并行数据信号。选择器选择第一和第二并行数据信号中的一个以产生第三并行数据信号。串行/并行转换器将第三并行数据信号转换为输出串行数据信号。还包括一缓冲器控制电路及一选择器控制电路。

Description

含有两个缓冲器的帧同步器
本发明涉及一种帧同步器，当ISDN线路的8KHz帧相位具有任意或非控制的相位关系时，其用在使用集成服务数字的网格(ISDN)通信设备中。
现有技术的帧同步器包括实际用在形成数字传输通路的传输装置中的帧同步器，其中的数字传输通路包括主群路径以其它高速传输通路。在JP-A-6188871中对现有技术的此种用在设备中的帧同步器进行了描述。同样，在JP-A-3-192839中对另一种帧同步器进行了描述，其用在适用于具有低于主群传输通路的速度的传输通路的设备中。任何的一种现有技术帧同步器都包括一种用于实现数据缓冲功能弹性存储器(ES)。用在此种帧同步器中的ES为一种存储电路。例如，ES由一存储器、一写电路及一读电路构成，其中的存储器适合用于存储对应2帧的数据(参见JP-A-6-188871)。还有，ES形成对应于高速传输通路的一帧的存储容量(参见JP-A-192839)。
上述的现有技术帧同步器需要一个具有对应于高速传输通路的一帧或两帧的存储容量的ES。此容量在主群传输通路的情况下为193位或386位，其相对于ISDN的8KHz帧的8位而言很大。在传输通路为2M信息通道(2．048Mb／s)的情况下，一帧对应于256位，因此容量为256位或512位。因此，同样在这种情况下，将使用相对于所需容量具有很大存储容量的ES。因此，当现有技术的其中一种帧同步器被应用在使用ISDN传输通路的设备中时，整个电路将变得非常大。
另外，当小容量帧同步器被用于使用ISDN的设备时，其最典型的构成方式是大尺寸集成电路(LSI)以及其它以减小尺寸及降低成本为目的的设备的组成电路。然而，任何一种现有技术帧同步器的ES通常是作为独立部分工作的因此其不适用于LSI，且其也很难与其它电路一体形成。因此，现有技术的帧同步器所伴随的一个问题是如果其使ISDN的话很难减少尺寸。
因此，本发明的目的是提供一种适用于使用ISDN线路及具有短帧长度的通信设备的小尺寸帧同步器。
根据本发明，在帧同步器中，串联／并联转换器将输入串联数据信号转换为第一并行数据信号。第一缓冲器接收该第一并行数据信号产生一第一并行数据信号，第二缓冲器接收该第一并行数据信号产生一第二并行数据信号。选择器选择第一和第二并行数据信号中的一个以产生第三并行数据信号。并行／串行转换器将第三并行数据信号转换为输出串行数据信号。缓冲器控制电路用于根据输入帧相位信号在不同的相位时间操作第一和第二缓冲器。选择器控制电路根据输入帧相位信号与输出帧相位信号间的相位差操作选择器。
因此，用缓冲器来替代现有技术帧同步器的ES，其使帧同步器的尺寸减小。
通过下面参照相应附图的描述会对本发明有更清楚的了解。
图1为根据本发明的帧同步器的实施例的方框图；
图2A，2B和2C为图1中的输入时钟信号、输入帧相位信号及输入串行数据信号的时序图；
图3A、3B及3C为图1的输出时钟信号、输出帧相位信号及输出串行数据信号的时序图；
图4A到4H为图1的串行／并行转换器、缓冲器及缓冲器控制电路的时序图；
图5A到5D为图1的串行／并行转换器的工作的时序图；
图6A、6B及6C为图1的选择器控制电路的工作的流程图；
图7A到7F及8A到8F为图1的选择器及选择器控制电路的工作的时序图；及
图9A到9K、10A到10K、11A到11K、12A到12K、13A到13K、14A到14K为图1的选择器及选择器控制电路的时序图，其中输入帧相位信号与输出帧相位信号间的相位差是变化的。
在图1中，其描述了根据本发明的帧同步器的实施例，代码1表示用于与输入时钟信号CKin同步的采样输入串行数据信号Din并产生8位输出信号S1的串行／并行转换器。8位输出信号S1被装载脉冲信号LP1存入产生8位信号S2的8位缓冲器2-1中。8位输出信号S2被装载脉信号LP2存入产生8位输出信号S3的8位缓冲器2-2中。
输出信号S2和S3中的一个被产生8-位输出信号S4的选择器3选择。串行／并行转换器4对8-位输出信号S4执行并行／串行转换以产生一输出串行数据信号Dout。
缓冲器控制电路5接收输入帧相位信号FPin以及输入时钟信号CKin以产生装载脉冲信号LP1及LP2。在此情况下，每次缓冲器控制电路5接收输入相位信号PHin，缓冲控制电路产生装载脉冲信号LP1。同样，每次缓冲器控制电路5在接收输入帧相位FPin后接收输入时钟信号CKin的四个脉冲，缓冲器控制电路产生装载脉冲信号LP2。例如，缓冲器控制电路5由一个用于计数输入时钟信号CKin的脉冲的计数器及一个用于比较计数器值与诸如4的预定值的比较器构成。在此情况下，计数器由输入帧脉冲信号FPin清除。
用接收输出帧相位信号FPout及输入帧相位信号FPin和输入时钟信号CKin的选择器控制电路6控制选择器3以产生选择信号S5。例如，选择器控制电路6由用于计数输入帧相位信号FPin及使用输入时钟信号CKin的输出帧相位信号FPout间的差的计数器及用于比较计数器的值与预定值的比较器构成。如果差值在第一预定间隔范围内，选择器控制电路6使选择器3的选择信号S5为“0”以选择输出信号S2。另一方面，如果差值位于第二预定间隔范围内，选择器控制电路6使选择器3的选择信号S5为“1”以选择输出信号S3。否则，选择器3的状态不变。下面将对此详述。
下面参照图2A、2B、2C、3A、3B、3C、4A到4H、5A到5D、6A、6B、6C、7A到7F、8A到8F、9A到9K、10A到10K、11A到11K、12A到12K、13A到13K、及14A到14K对图1的帧同步器进行描述，它们是被加到ISDN的B-信道的一个信道的64kb／s数字线路。
图2A、2B及2C分别为图1的输入时钟信号CKin，输入帧相位信号FPin及输入串行数据信号Din的时序图。如图2A中所示，输入时钟信号CKin具有64KHz的频率。如图2C中所示，输入串行数据信号Din与输入时时钟信号CKin的上升沿同步。同样，输入帧相位信号FPin与时钟信号CKin的每八个脉冲的上升沿同步，因此，输入帧相位信号FPin具有8KHz的频率。需注意的是输入帧相位信号FPin具有一时钟周期τ的高电平。
输入串行数据信号FPin表示由8-位数据构成的输入串行数据信号Pin的一帧的报头。
图3A、3B及3C分别为图1的输出时钟信号CKout，输出帧相位信号FPout及输出串行数据信号Dout的时序图。输出时钟信号CKo ut、输出帧相位信号FPout、及输出串行数据信号Dout间的关系基本上与输入时钟信号CKin、输入帧相位信号FPin及输入串行数据信号Din间的关系一样。输出时钟信号CKout的频率在一段较长的时间周期上与输入时钟信号CKin的一样。同样，输出帧相位信号FPout的频率在一段较长的时间周期内与输入帧相位信号FPin的一样。另一方面，输出时钟信号CKout与输入时钟信号CKin的相位差改变，同样，输出帧相位信号FPout与输入帧相位信号FPin的相位差也改变。即，这些相位差在一短时间周期内振动，而在较长的时间周期内波动。振动和波动的总值远远小于一帧，通常地、小于一位数据长度。
下面参照图4A到4H对图1的串行／并行转换器1，缓冲器2-1及2-2和缓冲器控制电路5的工作进行描述。需注意的是图4A、4B和4C分别对应于图2A、2B和2C。
串行／并行转换器1由移位寄存器构成，该移位寄存器由图4A中所示的输入时钟信号CKin的下降沿操作。因此，每一次输入帧相位信号FPin上升，一帧数据(8位)被存入串行／并行转换器1中。例如，如图4D中所示，一帧数据(8位)i1(i10-i17)，i2(i20-i27)或i3(i30-i37)被存入串行／并行转换器1中。
由于如图4B和4E所示，装载脉冲LP1大致与输入帧相位信号FPin相同，如图4G中所示，帧数据i1、i2或i3在缓冲器2-1中保留8个时钟周期8τ。
另一方面，由于装载脉冲LP2大致与通过将装载脉冲LP1延迟4个时钟周期4C而形成的脉冲相同(如图4E及4F中所示)，帧数据i1、i2或i3在缓冲器2-2中保留8个时钟周期8τ(如图4H所示)。
因此，每个帧数据都被缓冲器2-1和2-2保留12个时钟周期12τ。
下面参考图5A、5B、5C及5D对图1选择器3和并行／串行转换器4的操作进行描述。需注意的是图5A、5B及5D分别对应于图3A、3B和3C。
选择器3的输出信号S4或者为缓冲器2-1的输出信号S2或者为缓冲器2-2的输出信号S3。如图5B中所示，选择器3的输出信号S4在输出帧相位信号FPout的每个上升沿由并行／串行转换器4来获取。例如，由并行／串行转换器4获取一帧数据o1(o10-o17)、o2(o20-o27)、o3(o30-o37)。
并行／串行转换器4由移位寄存器构成，该移位寄存器由输出时钟信号CKout的上升沿操作(如图5A中所示)。因此，每一次输入时钟信号CKin上升，如图5D中所示则输出作为输出串行数据信号Dout的一位数据。
需注意，由于并行／串行转换器4只在输出帧相位信号FPout的上升时间抽取一帧数据，选择器3的其它帧数据不会影响并行／串行转换器4的操作(参见图5C的任意数据)。
下面参照图6A、6B和6C对选择器控制电路6的操作进行描述。在此情况下，选择器控制电路6由微型计算机构成。
图6A为由接收输入帧相位信号FPin的上升沿所进行的中断程序。
在步骤601，计数器值N被清除。
然后，由步骤602完成图6A的程序。
图6B为由接收输入时钟信号CKin的上升沿所进行的中断程序。
在步骤603，计数器值N上升1。
然后，由步骤604完成图6B的程序。
图6C为通过接收输出帧相位信号FPout所进行的中断程序。
在步骤605，其确定计数器值N是否为2。
在步骤606，其确定计数器值N是否为3。
在步骤607，其确定计数器值N是否为6。
在步骤608，其确定计数器值N是否为7。
其结果，如果N等于2或3，控制进行到使选择信号S5为“0”的步骤609，由此选择缓冲器2-1。另一方面，如果N=6或7，控制进行到使选择信号S5为“1”的步骤610，由此选择缓冲器2-2。
同样，如果N=0、1、4、5或8，控制直接进行到步骤611。因此，选择器3的选择状态不变。
例如，如图7A到7F中所示，当输出帧相位信号FPout的上升沿位于由N=2和3所限定的范围内时，选择缓冲器2-1。
同样，如图8A到8F所示，当输出帧相位信号FPout的上升沿位于由N=6和7所限定的范围内时，选择缓冲器2-2。
下面对图1的帧同步器的操作进行描述，其中，输入帧相位信号FPin与输出帧相位信号FPout间的相位差是变化的。这里，4个间隔Ⅰ、Ⅱ、Ⅲ及Ⅳ被限定为一帧的周期。也即，间隔Ⅰ由N=0和N=1限定，间隔Ⅱ由N=2和N=3限定，间隔Ⅲ由N=4和N=5限定，而间隔Ⅳ是N=6和N=7限定。
假设输入帧相位信号FPin，计数器值N及输入串行数据Din分别如图9A、9B及9C中所示的进行变化，因此，缓冲器2-1及2-2的输出信号S2和S3如图9D及9E中所示。
最初地，如图9F中所示，输出帧相位信号FPout沿位于间隔Ⅳ内，选择器3选择缓冲器2-2。其结果，如图9G中所示串行输出数据信号Dout被改变。此被确定为状态A。
当如图9H中所示，输出帧相位信号FPout与输入帧相位信号FPin相关地变化时，即当由图9F和9H所限定的状态A变为由图9H和9I所限定的状态B时，输出帧相位信号FPout的上升沿位于间隔Ⅲ内，从而选择器3的选择状态不变。因此，串行输出数据信号Dout如图9I中所示变化。
同样，当输出帧相位信号FPout相对于输入帧相位信号FPin如图9J中所示的变化时，即当由9F和9G所限定的状态A变到由图9J和9K所限定的状态C时，输出帧相位信号FPout的上升沿位于间隔Ⅰ内，从而选择器3的选择状态不变。因此，串行输出数据信号Dout如图9K中所示的变化。
因此，如图9A到9K中所示，当输出帧相位信号FPout的上升沿变到间隔Ⅲ、Ⅳ及Ⅰ的范围内时，由于缓冲器2-2的选择不变，从输入串行数据Din到输出串行数据Dout的转换是在没有降低或叠加数据位的情况下进行的。
接着，对图10A到10K进行描述，其中图10A到10E为分别与图9A到9E相同。
最初，如图10F中所示，输出帧相位信号FPout的上升沿位于间隔Ⅱ内，选择器3选择缓冲器2-1。其结果，串行输出数据信号Dout如图10G中所示变化。此定义为状态A。
当输出帧相位信号FPout与输入帧相位信号FPin相关地变化时，如图10H中所示，即当由图10F及10H所定义的状态A变到由图10H和10I所定义的状态B时，输出帧相位信号FPout的上升沿位于间隔Ⅰ内，从而选择器3的选择状态不变。因此，串行输出数据信号Dout如图10I中所示变化。
同样，当输出帧相位信号FPout与输入帧相位信号FP10如图10J中所示的相关的变化时，即当由图10F和10G所定义的状态A变到由图10J和10K所定义的状态C时，输出帧相位信号FPout的上升沿位于间隔Ⅲ内，从而选择器3的选择状态不变。因此，串行输出数据信号Dout如图10K中所示的变化。
因此，如图10A到10K中所示，当输出帧相位信号FPout的上升沿在间隔Ⅰ、Ⅱ及Ⅲ的范围内变化时，从输入串行数据Din到输出串行数据Dout的转换是在不降低或重叠数据位的情况下进行的，其原因在于缓冲器2-1的选择不变。
接着，对图11A到11K分别进行描述，其中图11A到11E分别与图9A到9E相同。
最初，如图11F中所示，输出帧相位信号FPout的上升沿位于间隔Ⅳ内，选择器3选择缓冲器2-2。其结果，串行输出数据信号Dout如图11G中所示的变化。此定义为状态A。
当输出帧相位信号FPout与输入帧相位信号FPin相关的变化时(如图11H所示)，即当由图11F及11H定义的状态A变到由图11H及11I定义的状态B时，输出帧相位信号FPout的上升沿位于间隔Ⅲ内，从而选择器3的选择状态不变。因此，串行输出数据信号Do ut如图11I中所示的变化。
同样，当输出帧相位信号FPout与输入帧相位信号FPin如图11J中所示相关地变化时，即当由图11H及11I定义的状态B变到由图11J及11K定义的状态C时，一输出帧相位信号FPout的上升沿位于间隔Ⅱ内，从而选择器3的选择状态改变，也即，选择缓冲器2-1，在此情况下，由于缓冲器2-1的数据与缓冲器2-2的相同，所以串行输出数据信号Dout如图11K中所示的变化。
因此，如图11A到11K中所示，当输出帧相位信号FPout的上升沿从间隔Ⅳ经间隔Ⅲ变到间隔Ⅱ时，进行从输入串行数据Din到输出串行数据Dout的转换，而不降低或重叠数据位，其原因在于缓冲器2-1的数据与缓冲器2-2相同。
接着，对图12A到图12K进行描述，其中图12A到12E为分别与图9A到图9E相同。
最初，如图12F中所示，输出帧相位信号FPout的上升沿位于间隔Ⅱ内，选择器3选择缓冲器2-1，其结果，串行输出数据信号Dout如图12G中所示的变化。此被定义为状态A。
当输出帧相位信号FPout与输入帧相位信号FPin相关地变化时，如图12H中所示，即当由图12F和12H所定义的状态A变到由图12H和12I所定义的状态B时，输出帧相位信号FPout的上升沿位于间隔Ⅲ内，从而选择器3的选择状态不变。因此，串行输出数据信号Dout如图12I中所示的变化。
同样，当输出帧相位信号FPout与输入帧相位信号FPin如图12J中所示的相关地变化时，即当由图12H及12I所定义的状态B变到由图12J和12K所定义的状态C时，输出帧相位信号FPout的上升沿位于间隔Ⅳ内，从而选择器3的选择状态改变，也即，选择缓冲器2-2。在此情况下，由于缓冲器2-2的数据与缓冲器2-1的相同，串行输出数据信号Dout如图12K中所示的变化。
因此，如图12A到12K中所示，当输出帧相位信号FPout的上升沿从间隔Ⅱ经过间隔Ⅲ变到间隔既Ⅳ时，进行从输入串行数据Din到输出串行数据Dout的转换，而不降低数据位或重叠数据位。这是因为缓冲器2-2与缓冲器2-1具有相同的数据。
参照图9A到9K、10A到10K、11A到11K及12A到12K，只要输出帧相位信号FPout的上升沿位于由连续间隔Ⅰ、Ⅱ、Ⅲ、Ⅳ及Ⅰ所限定的范围内，就在不降低数据或重叠数据位的情况下进行从输入串行数据信号Din到输出串行数据信号Dout的转换。
接着，对图13A到13K进行描述，其中图13A到13E分别与图9A到9E相同。
最初，如图13F中所示，输出帧相位信号FPout的上升沿位于间隔Ⅳ内，选择器3选择缓冲器2-2。其结果，串行输出数据信号Dout如图13G中所示的变化。此被定义为状态A。
当输出帧位相信号FPout如图13H中所示与输入帧相位信号FPin相关地变化时，即当由图13F及13H定义的状态A变到由图13H及13I所定义的状态B时，输出帧相位信号FPout的上升沿位于间隔Ⅰ内，从而选择器3的选择状态不变，因此，串联输出数据信号Dout如图13I中所示的变化。
同样，当输出帧相位信号FPout与输入帧相位信号FPin如图13J中所示相关地变化时，即当由图13H和13I所定义的状态B变到由图13J和13K所示定义的状态C时，输出帧相位信号FPout的上升沿位于间隔Ⅱ内，从而选择器3的选择状态被改变。也即，选择缓冲器2-1。在此情况下，由于缓冲器2-1的数据不同于缓冲器2-2的数据，串行输出数据信号Dout如图13K中所示的变化。
因此，如图13A到13K中所示，当输出帧相位信号FPout的上升沿从间隔Ⅳ经过间隔Ⅰ变到间隔Ⅱ时，进行下降数据位的从输入串行数据Din到输出串行数据Dout的转换，这是因为缓冲器2-1与缓冲器2-2具有不同的数据。
接着对图14A到14K进行描述，其中图14A到14E分别与图9A到9E相同。
最初，如图14F中所示，输出帧相位信号FPout的上升沿位于间隔Ⅱ内，选择器3选择缓冲器2-1，其结果，串行输出数据信号Dout如图14G中所示的变化。此被定义为状态A。
当输出帧相位信号FPout与输入帧相位信号FPin如图14H中所示相关地变化时，即当由图14F及14H定义的状态A变到由图14H及14I所定义的状态B时，输出帧相位信号FPtou的上升沿位于间隔Ⅰ内，从而选择器3的选择状态不变。因此，串行输出数据信号Dout如图14I中所示的变化。
同样，当输出帧相位信号FPout相对于输入帧相位信号FPin如图14J中所示的变化时，即当由图14H及14I所定义的状态B变到由图14J及14K所定义的状态C时，输出帧相位信号FPout的上升沿位于间隔Ⅳ内，从而选择器3的选择状态改变。也即选择缓冲器2-2。在此情况下，由于缓冲器2-2的数据与缓冲器2-1不同，串行输出数据信号Dout如图14K中所示的变化。
因此，如图14A到14K中所示，当输出帧相位信号FPout的上升沿从间隔Ⅱ经过间隔Ⅰ变到间隔Ⅳ时，进行重叠数据位的从输入串行数据Din到输出串行数据Dout的转换，这是因为缓冲器2-2的数据与缓冲器2-1不同。
如图13A到13K及图14A到14K中所示，在输入帧相位信号FPin和输出帧相位信号FPout之间的相位差转换过程中，由于在这个帧相位差中的波动很小，且实际上的此种下降的数据位及／或重叠的数据位只会发生在这样一种情况下，即当电源接通时，输出帧相位信号FPout的上升沿出现在间隔Ⅰ或Ⅲ，且接着选择器控制电路6由于在帧相位差中的波动而倒相选择信号S5的值。此后，只会发生这样的情况，即在间隔Ⅰ、Ⅱ及Ⅲ的任何一个内都会发现输出帧相位信号FPout的上升沿；在间隔Ⅲ、Ⅳ及Ⅰ的任何一个中都会发现输出帧相位信号FPout的上升沿；一输出帧相位信号FPout的上升沿被从部分Ⅱ移位到间隔Ⅳ；及一输出帧相位信号FPout的上升沿被从间隔Ⅳ移位到间隔Ⅰ，从而不会发生下降的数据位或重叠的数据位。如果输出帧相位信号FPout的上升沿在此条件下被移位到间隔Ⅰ、Ⅱ、Ⅲ及Ⅳ及中的任何一个，不会产生下降的数据位或重叠的数据位，且在输入帧相位信号FPin与输出帧相位信号FPout间的相位差中的波动可被吸收掉。
因此，图1的帧同步器严格地随着输入帧相位信号FPin和输出帧相位信号FPout间的相位差中的吸收波动的效果而波动。
如上所述，根据本发明，与任何一种用于主群的现有技术帧同步器相比，本发明的帧同步器具有较小的电路结构。另外，由于根据本发明的帧同步器的电路构成为LSI的基本功能元件，其可很容易地以LSI形式实现并降低尺寸减轻重量、节约能源，因而很经济。此外，如果以LSI形式实现、还可进一步减少构件的数目，增强可靠性，并可大规模生产帧同步器。

Claims (5)

1、一种帧同步器，其特征在于包含：
一串行／并行转换器(1)，用于接收输入串行数据信号(Din)及将所述输入串行数据信号转换为第一并行数据信号(S1)；
第一缓冲器(2-1)，与所述串行／并行转换器相连，用于接收所述第一并行数据信号以产生一第一并行数据信号(S2)；
一第二缓冲器(2-2)，与所述第一缓冲器相连，用于接收所述第一并行数据信号以产生一第二并行数据信号(S3)；
一选择器(3)，与所述第一和第二缓冲器相连，用于选择所述第一和第二并行数据信号中的一个以产生第三并行数据信号(S4)；
一并行／串行转换器(4)，其与所述选择器相连，用于接收所述第三并行数据信号并将所述第三并行数据信号转换为输出串行数据信号(Dout)；
一缓冲器控制电路(5)，与所述第一和第二缓冲器相连，用于根据输入帧相位信号(FPin)在不同的相位时间操作第一和所述第二缓冲器；及
一选择器控制电路(6)，其与所述选择器相连，用于根据所述输入帧相位信号与输出帧相位信号(FPout)间的相位差操作所述选择器。
2、根据权利要求1所述的帧同步器，其特征在于所述选择器控制电路在当所述输入帧相位信号与所述输出帧相位信号间的相位差在由所述输入帧相位信号决定的一输入帧的一第一预定间隔范围内时操作所述选择器以选择所述第一缓冲器；
所述选择器控制电路在当所述输入帧相位信号与所述输出帧相位信号间的相位差在由所述输入帧相位信号决定的一输入帧的第二预定间隔范围内时操作所述选择器以选择所述第二缓冲器；
所述选择器控制电路在当所述输入帧相位信号与所述输出帧相位信号间的相位差位于所述第一和第二预定间隔外的一间隔内时不改变所述选择器的状态。
3、根据权利要求1所述的帧同步器，其特征在于所述输入帧相位信号所限定的一帧被划分为第一、第二、第三及第四间隔，
所述缓冲器控制电路分别与所述第一和第三间隔同步地操作所述第一和第二缓冲器；
所述选择器控制电路在当所述输入帧相位信号与所述输出帧相位信号间的相位差在所述第二间隔范围内时操作所述选择器选择所述第一缓冲器；
所述选择器控制电路在当所述输入帧相位信号与所述输出帧相位信号间的相位差在所述第四间隔范围内时操作所述选择器选择所述第二缓冲器；
所述选择器控制电路在当所述输入帧相位信号与所述输出帧相位信号间的相位差在所述第一和第三间隔范围内时不改变所述选择器的状态。
4、一种帧同步器，其特征在于包含：
一串行／并行转换器(1)，用于接收输入串行数据信号(Din)及一输入时钟信号(CKin)，并将所述输入串行数据信号转换为与所述输入时钟信号同步的第一并行数据信号(S1)；
第一缓冲器(2-1)，其与所述串联／并联转换器相连，用于接收所述第一并行数据信号以产生与一第一装载信号(LP1)对应的第一并行数据信号(S2)；
一第二缓冲器(2-2)，其与所述第一缓冲器相连，用于接收所述第一并行数据信号以产生与第二装载信号(LP2)对应的第二并行数据信号(S3)；
一选择器(3)，其与所述第一和第二缓冲器相连，用于选择所述第一和第二并行数据信号中的一个以产生一第三并行数据信号(S4)；
一并行／串行转换器(4)，其与所述选择器相连，由于接收所述第三并行数据信号、一输出时钟信号(CKout)及一输出帧相位信号(FPout)，并将所述第三并行数据信号转换为与所述输出时钟信号和所述输出帧相位信号同步的输出串行数据信号(Dout)；
一缓冲器控制电路(5)，其与所述第一和第二缓冲器相连，用于接收所述输入时钟信号(CKin)及输入帧相位信号(FPin)以产生在第一相位时间与所述输入帧相位信号同步的所述第一装载信号及在所述第一相位时间后的第二相位时间产生所述第二装载信号；及
一选择器控制电路(6)，其与所述选择器相连，用于接收所述输入帧相位信号、所述输出时钟信号及一输出相位信号(FPout)并操作所述选择器，
所述选择器控制电路包含：
用于通过接收所述输入帧相位信号清除计数器值(N)的装置；
用于通过接收所述计数值计数所述计数值的装置；
当接收到所述输出帧相位信号时确定所述计数值是否在第一范围(N=2及3)内的装置；
当所述计数值在所述第一范围内时操作所述选择器以选择所述第一缓冲器的装置；
当所述输出帧相位信号被接收时用于确定所述计数值是否在第二范围(N=6及7)内的装置；
当所述计数值位于所述第二范围内时操作所述选择器选择所述第二缓冲器的装置；及
当所述计数值不在所述第一和第二范围内时不改变所述选择器的状态的装置。
5、一种8位帧同步器，其特征在于包含：
一种串行／并行转换器(1)，其包括一用于接收输入串行数据信号(Din)及一输入时钟信号(CKin)的8位移位寄存器，并将所述输入串行数据信号转换为与所述输入时钟信号同步的第一8位数据信号(S1)；
第一8位缓冲器(2-1)，其与所述串行／并行转换器相连，用于接收所述第一8位数据信号以产生对应于第一装载信号(LP1)的第一8位数据信号(S2)；
一第二缓冲器(2-2)，其与所述第一缓冲器相连，用于接收所述第一8位数据信号以产生对应于第二装载信号(LP2)的第二8位数据信号(S3)；
一选择器(3)，其与所述第一和第二缓冲器相连，用于选择所述第一和第二8位数据信号中的一个以产生一第三8位数据信号(S4)；
一并行／串行转换器(4)，其与所述选择器相连，由于接收所述第三8位数据信号、输出时钟信号(CKout)及一输出帧相位信号(FPout)，并将所述第三8位数据信号转换为与所述输出时钟信号和所述输出帧相位信号同步的输出串行数据信号(Dout)；
一缓冲器控制电路(5)，其与所述第一和第二缓冲器相连，用于接收所述输入时钟信号(CKin)及输入帧相位信号(FPin)以在第一相位时间产生与所述输入帧相位信号同步的所述第一装载信号，及在第二相位时间产生所述第二装载信号，其中所述第二相位时间是通过用将所述第一装载信号延迟所述输入时钟信号的四个脉冲获得的；及
一选择器控制电路(6)，其与所述选择器相连，用于接收所述输入帧相位信号、所述输出时钟信号及一输出相位信号(FPout)并操作所述选择器，
所述选择器控制电路包含：
用于通过接收所述输入帧相位信号清除计数器值(N)的装置；
用通过接收所述计数值计数所述计数值的装置；
当所述输出帧相位信号被接收时用于确定所述计数值是否为2或3的装置；
当所述计数值为2或3时用于操作所述选择器以选择所述第一缓冲器的装置；
当所述输出帧相位信号被接收时确定所述计数值是否为6或7的装置；
当所述计数值为6或7时用于操作所述选择器选择所述第二缓冲器的装置；
当所述计数值为0、1、4或5时不改变所述选择器的状态的装置。
CN98102801A 1997-07-02 1998-07-02 含有两个缓冲器的帧同步器 Expired - Fee Related CN1106097C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP09176251A JP3110349B2 (ja) 1997-07-02 1997-07-02 フレームアライナ回路
JP176251/97 1997-07-02
JP176251/1997 1997-07-02

Publications (2)

Publication Number Publication Date
CN1206285A true CN1206285A (zh) 1999-01-27
CN1106097C CN1106097C (zh) 2003-04-16

Family

ID=16010305

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98102801A Expired - Fee Related CN1106097C (zh) 1997-07-02 1998-07-02 含有两个缓冲器的帧同步器

Country Status (4)

Country Link
US (1) US6370162B1 (zh)
JP (1) JP3110349B2 (zh)
CN (1) CN1106097C (zh)
AU (1) AU739862B2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136902A (zh) * 2011-02-22 2011-07-27 江苏南极星科技有限公司 通信误码测量用快速同步器及其同步方法
CN102545876A (zh) * 2012-01-17 2012-07-04 上海大学 一种数据采集串并转换储存装置及方法
CN111522759A (zh) * 2020-04-16 2020-08-11 山东智岩探测科技有限公司 多路同步串行数据总线转换为并行数据总线的装置及方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3494142B2 (ja) * 2000-10-04 2004-02-03 日本電気株式会社 パケット通信用メモリ及びそれに用いるデータ書込み読出し方法
US7420969B2 (en) * 2000-11-29 2008-09-02 Rmi Corporation Network switch with a parallel shared memory
US7180849B2 (en) * 2001-05-18 2007-02-20 Sharp Kabushiki Kaisha Optical storage medium enabling uniform light transmittance, optical read/write apparatus for same, and optical read/write method for same
JP4257830B2 (ja) * 2003-03-11 2009-04-22 パナソニック株式会社 データ送受信装置
KR101039862B1 (ko) * 2008-11-11 2011-06-13 주식회사 하이닉스반도체 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법
CN102075291B (zh) * 2010-12-17 2013-01-23 北京控制工程研究所 一种实现遥测数据接收完整性的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0834461B2 (ja) 1987-02-23 1996-03-29 富士通株式会社 フレ−ムアライナ回路
JPS63228840A (ja) 1987-03-18 1988-09-22 Hitachi Ltd フレ−ム位相同期装置
JPH01228228A (ja) 1988-03-08 1989-09-12 Fujitsu Ltd 多重フレームアライナ回路
US5123012A (en) * 1989-06-06 1992-06-16 Mitsubishi Denki Kabushiki Kaisha Time division switching apparatus
JPH0834462B2 (ja) 1989-06-07 1996-03-29 日本電気株式会社 フレームアライナ装置
JPH0732382B2 (ja) 1989-07-27 1995-04-10 日本電気株式会社 フレームアライナ
JPH0758950B2 (ja) 1989-09-21 1995-06-21 日本電気株式会社 フレームアライナ回路
JPH03192839A (ja) 1989-12-21 1991-08-22 Nec Corp フレームアライナ
JPH03283932A (ja) 1990-03-30 1991-12-13 Nec Corp フレーム位相変換方式
JPH04311120A (ja) 1991-04-10 1992-11-02 Nec Corp フレームアライナ回路
JPH0548560A (ja) * 1991-08-16 1993-02-26 Fujitsu Ltd Ｐｃｍ伝送路におけるデータのフレーム遅延補正方式
JPH05102950A (ja) 1991-10-08 1993-04-23 Toshiba Corp 位相吸収装置
JPH06188871A (ja) 1992-12-16 1994-07-08 Oki Electric Ind Co Ltd フレームアライナ回路
JP3102976B2 (ja) 1993-10-04 2000-10-23 三菱電機株式会社 タイムスロット信号位相アライナー装置
JP3411109B2 (ja) 1993-11-04 2003-05-26 沖電気工業株式会社 フレーム位相同期回路
JP3233801B2 (ja) * 1994-12-09 2001-12-04 沖電気工業株式会社 ビット位相同期回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136902A (zh) * 2011-02-22 2011-07-27 江苏南极星科技有限公司 通信误码测量用快速同步器及其同步方法
CN102136902B (zh) * 2011-02-22 2013-07-10 江苏南极星科技有限公司 通信误码测量用快速同步器及其同步方法
CN102545876A (zh) * 2012-01-17 2012-07-04 上海大学 一种数据采集串并转换储存装置及方法
CN111522759A (zh) * 2020-04-16 2020-08-11 山东智岩探测科技有限公司 多路同步串行数据总线转换为并行数据总线的装置及方法
CN111522759B (zh) * 2020-04-16 2021-10-01 山东智岩探测科技有限公司 多路同步串行数据总线转换为并行数据总线的装置及方法

Also Published As

Publication number Publication date
AU739862B2 (en) 2001-10-25
JPH1127229A (ja) 1999-01-29
CN1106097C (zh) 2003-04-16
JP3110349B2 (ja) 2000-11-20
AU7405498A (en) 1999-01-14
US6370162B1 (en) 2002-04-09

Similar Documents

Publication Publication Date Title
CN1084975C (zh) 数字匹配滤波器
CN1270231C (zh) 同步到异步到同步接口
US4593393A (en) Quasi parallel cyclic redundancy checker
CN1106097C (zh) 含有两个缓冲器的帧同步器
CN1258150C (zh) 半导体器件
CN1282339C (zh) 一种用于以太网无源光网络的数据帧缓存设备和方法
CN1825479A (zh) 改进的双数据速率ⅱ型动态随机存取存储器数据通路
CN1449119A (zh) 具有加大建立和保持时间的容限的串行器－解串器电路
CN1819197A (zh) 使用最少引脚而被测试的半导体器件、以及测试其的方法
US6741193B2 (en) Parallel in serial out circuit having flip-flop latching at multiple clock rates
CN102447554B (zh) 过采样并行数据恢复方法和装置
CN1147047C (zh) 用于一数字倍频器的组合延迟电路
CN1517895A (zh) 用于向多个信道分配多个来源的系统和方法
CN1228886A (zh) 串并行和并串行转换器
CN101615912A (zh) 并串转换器及其实现方法
CN1444807A (zh) 前同步码搜索设备和方法
CN101470553B (zh) 触摸屏控制器数据预处理排序电路及方法
CN1310532A (zh) 数据传送方法和系统
CN201918981U (zh) 双相哈佛码总线信号编解码电路
CN101770344B (zh) 一种高速多通道信号自动采集电路
CN1713369A (zh) 用于半导体集成器件的设计方法、设计程序和存储介质
CN1315018C (zh) 时钟脉冲切换系统及其时钟脉冲切换方法
CN1290002C (zh) 高速加法器
CN1109421C (zh) 正交变长扩频码产生方法及其装置
CN1148302A (zh) 转换帧数据的电路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030416

Termination date: 20100702