CN101770344B - 一种高速多通道信号自动采集电路 - Google Patents

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Abstract

本发明涉及一种高速多通道信号自动采集电路，包括多路选择电路、双端口存储器、A/D转换电路，所述多路选择电路通过A/D转换电路接入双端口存储器，该采集电路还包括控制逻辑电路电路；所述控制逻辑电路分别接入多路选择电路、A/D转换电路；所述双端口存储器与控制逻辑电路连接。本发明通过控制逻辑电路电路模拟产生CPU的控制指令控制相应电路完成通道的切换、A/D转换、数据存储等功能，可以在CPU不进行干预的情况下自动完成信号的采集，减轻了CPU的负担，实现了以往由单个智能模块才能完成的采集功能，省去了指令处理环节使得采集的效率要得以提高，且其成本低廉，结构简单，易于实现。

Description

一种高速多通道信号自动采集电路
技术领域
本发明涉及一种高速多通道信号自动采集电路。
背景技术
在嵌入式计算机的设计过程中往往需要采集大量的模拟量弱小信号，这一类信号相对于CPU信号属于慢速信号，完全由CPU控制完成采集，需要占用大量的CPU资源，通过对电路功能的需求分析，我们发现在采集过程中CPU完成的功能都是一些不断重复的简单指令，这显然造成了资源浪费，降低了工作效率。
发明内容
为了解决背景技术中所述的技术问题，本发明提供了一种高速多通道信号自动采集电路，提高了信号的采集效率，且成本低廉，结构简单，易于实现。
本发明的技术解决方案是：本发明是一种高速多通道信号自动采集电路，包括多路选择电路、双端口存储器、A/D转换电路，所述多路选择电路通过A/D转换电路接入双端口存储器，其特殊之处在于，该采集电路还包括控制逻辑电路电路；所述控制逻辑电路分别接入多路选择电路、A/D转换电路；所述双端口存储器与控制逻辑电路连接。
上述的控制逻辑电路包括时钟电路、定时器、多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路、中断发生判断逻辑电路、地址输出电路和输出控制电路；所述时钟电路接入定时器；所述定时器分别接入多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路、中断发生判断逻辑电路及地址输出电路；所述多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路均接入输出控制电路。
上述的高速多通道信号自动采集电路还包括LBE总线；所述控制逻辑电路还包括LBE总线控制逻辑电路；所述中断发生判断逻辑电路接入LBE总线控制逻辑电路；所述LBE总线控制逻辑电路、双端口存储器分别与LBE总线连接。
上述的多路选择电路是MUX多路器。
上述的高速多通道信号自动采集电路还包括板外MUX多路器级联电路，所述板外MUX多路器级联电路接入MUX多路器；所述控制逻辑电路接入板外MUX多路器级联电路。
本发明通过控制逻辑电路电路模拟产生CPU的控制指令控制相应电路完成通道的切换、A/D转换、数据存储等功能，可以在CPU不进行干预的情况下自动完成信号的采集，减轻了CPU的负担，实现了以往由单个智能模块才能完成的采集功能，省去了指令处理环节使得采集的效率要得以提高，且其成本低廉，结构简单，易于实现。
附图说明
图1是本发明的采集电路组成框图；
图2是本发明的采集电路中的控制逻辑电路电路的组成框图。
具体实施方式
参见图1，本发明包括多路选择电路、双端口存储器、A/D转换电路和控制逻辑电路电路，多路选择电路、A/D转换电路通过数据总线接入双端口存储器；控制逻辑电路通过地址总线分别接入多路选择电路、A/D转换电路；控制逻辑电路通过数据总线、地址总线和双端口存储器连接。
其中，多路选择电路主要完成多通道模拟量采集通道的切换，控制逻辑电路在不同的时间分别选择不同的通道进行采集。
由于模拟量输入路数多，数据采样率高，所以本发明的采集电路设置多个通道的A/D转换电路，以提高数据采样数率，每个A/D转换器配置6路地址输出，其中，高3位用于板内8通道多路器通道选通，低3位用于其它模块板内8通道多路器通道选通；双端口存储器用于存放所有A/D转换器的输出数据。
双端口存储器通过硬件BUSY信号方式实现双口访问的资源互斥。
控制逻辑电路根据不同电平首先选通需要采集的通道，然后启动所有的A/D转换电路完成模拟量的采集，并将数据存入寄存器中然后分时完成各个寄存器内采集数据的输出并控制双端口存储器进行存储。
为了提高本发明的采集电路的通用性，我们根据LBE总线标准配置了总线接口，使得发明的采集电路可以通过LBE总线接口进行信息交互。
LBE总线包括：双向三态数据缓冲器、地址和控制信号驱动器、地址译码逻辑电路、等待状态产生逻辑电路等。
多路选择电路、A/D转换电路是6个，且多路选择电路一般是MUX多路器。同时，本发明的采集电路还包括板外MUX多路器级联电路。
参见图2，本发明的控制逻辑电路(CPLD)包括时钟电路，定时器、多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路、中断发生判断逻辑电路、地址输出电路和输出控制电路，所述时钟电路接入定时器；定时器分别接入多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路、中断发生判断逻辑电路、地址输出电路；多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路均接入输出控制电路之一。其中，定时器可以采用24为的定时器。
该控制逻辑电路(CPLD)还包括用于连接LBE总线的LBE总线控制逻辑电路，中断发生判断逻辑电路接入LBE总线控制逻辑电路，LBE总线控制逻辑电路接入LBE总线。
该电路中的时钟电路主要功能是作为本发明的采集电路的时间基准周期运行，同时根据其他电路要求产生控制电平，通知控制逻辑电路(CPLD)开始工作。
外部时钟电路可以是一个由外部晶振产生的方波信号，24位的定时器由方该波驱动周期运行，输出24路的定时器电平；多路选通判断逻辑、启动A/D判断逻辑、数据锁存判断逻辑、双口存储判断逻辑、中断发生判断逻辑电路均为逻辑门电路，当定时器计数到达规定时间时逻辑门电路条件满足输出高电平，在其它时间输出低电平，例如启动A/D判断逻辑有效情况为定时器计数为0x003eb时有效(此有效计数可以根据需要具体调整设计)，当定时器计数值达到0x003eb时发出控制指令；
输出控制电路可以为与或逻辑或者取反逻辑，根据所控制芯片的不同和复位信号进行设计。地址输出电路为定时器的高9位地址线，用于区分不同的通道和存储器的不同地址时使用，存储器的地址和通道数一一对应。
根据不同电平首先选通需要采集的通道，然后启动所有的A/D转换电路完成模拟量的采集，并将数据存入寄存器中然后分时完成各个寄存器内采集数据的输出并控制双口存储器进行存储。

Claims (4)

1.一种高速多通道信号自动采集电路，包括多路选择电路、双端口存储器、A/D转换电路，所述多路选择电路通过A/D转换电路接入双端口存储器，其特征在于：该采集电路还包括控制逻辑电路；所述控制逻辑电路分别接入多路选择电路、A/D转换电路；所述双端口存储器与控制逻辑电路连接；所述控制逻辑电路包括时钟电路、定时器、多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路、中断发生判断逻辑电路、地址输出电路和输出控制电路；所述时钟电路接入定时器；所述定时器分别接入多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路、中断发生判断逻辑电路及地址输出电路；所述多路选通判断逻辑电路、启动A/D判断逻辑电路、数据锁存判断逻辑电路、双口存储判断逻辑电路均接入输出控制电路。
2.根据权利要求1所述的高速多通道信号自动采集电路，其特征在于：所述高速多通道信号自动采集电路还包括LBE总线；所述控制逻辑电路还包括LBE总线控制逻辑电路，所述中断发生判断逻辑电路接入LBE总线控制逻辑电路；所述LBE总线控制逻辑电路、双端口存储器分别与LBE总线连接。
3.根据权利要求1或2所述的高速多通道信号自动采集电路，其特征在于：所述多路选择电路是MUX多路器。
4.根据权利要求3所述的高速多通道信号自动采集电路，其特征在于：所述高速多通道信号采集电路还包括板外MUX多路器级联电路，所述板外MUX多路器级联电路接入MUX多路器；所述控制逻辑电路接入板外MUX多路器级联电路。
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