CN211531082U - 一种基于fpga的模数转换装置 - Google Patents

Abstract

本实用新型涉及一种基于FPGA的模数转换装置，AD转换电路采用串行读写转换芯片，将接收到的模拟信号转换为串行数字信号。电磁隔离电路将AD转换电路与FPGA芯片进行隔离，避免共模高电压影响FPGA芯片的正常工作。在FPGA芯片中，分频器将接收到的外部主时钟信号进行分频处理，串并转换单元将串行数字信号转换为并行数字信号，状态机在内部信号与AD转换电路的反馈信号的共同作用下，有序地控制AD转换电路以及FPGA芯片在各个工作状态中切换。计数器与将AD转换单元的转换时钟计算编码成控制信号。分段选择单元根据上述控制信号分时将串并转换单元输出的并行数字信号进行输出。本实用新型的模数转换装置既提高了转换效率、增强了抗干扰能力，也节省了控制器的IO口。

Description

一种基于FPGA的模数转换装置

技术领域

本申请涉及电子技术领域，尤其涉及一种基于FPGA(Field－ Programmable GateArray，现场可编程门阵列)的模数转换装置。

背景技术

在工业自动控制、电子技术等领域中，模数转换装置被广泛的应用于各种模拟信号的采集与转换当中，而FPGA由于其灵活度高、开发周期短、并行结构等特点，使得基于FPGA的模数转换也越来越多地被应用于电子技术、工业自动控制等领域。但是，现有的基于FPGA的模数转换装置的转换效率低、抗干扰能力差、同时还需占用多个微控制器的IO口，造成了资源的浪费。

实用新型内容

本实用新型的目的在于提供一种基于FPGA的模数转换装置，用于将接收到的模拟信号转换为数字信号，并将所述数字信号输出至FPGA芯片进行数据处理，提高了转换效率的同时，增强抗干扰的能力。

为了解决以上提出的问题，本实用新型实施例提供了如下所述的技术方案：

一种基于FPGA的模数转换装置，用于将接收到的模拟信号转换为数字信号，并将所述数字信号输出至FPGA芯片进行数据处理，其特征在于，所述基于FPGA的模数转换装置包括：

AD转换电路，其采用串行读写转换芯片，用于将所述接收到的模拟信号转换为串行的数字信号；

电磁隔离电路，连接于所述AD转换电路与FPGA芯片之间，用于将二者进行隔离，避免共模高电压影响所述FPGA芯片的正常工作；

FPGA芯片包括：

分频器，用于将接收到的外部主时钟信号进行分频处理；

串并转换单元，与所述AD转换电路相连，用于将所述串行数字信号转换为并行数字信号；

状态机，与所述串并转换单元及AD转换电路相连，其在内部信号与所述AD转换电路的反馈信号的共同作用下，有序地控制所述AD转换电路以及 FPGA芯片在各个工作状态中切换；

计数器，与所述分频器相连，用于将所述AD转换单元的转换时钟计算编码成控制信号；以及

分段选择单元，与所述计数器及串并转换单元相连，用于根据所述计数器输出的控制信号分时将所述串并转换单元输出的并行数字信号进行输出。

进一步地，所述FPGA芯片还包括定时器，与所述状态机相连，用于给所述FPGA芯片40提供复位信号。

进一步地，还包括模拟信号输入电路，用于接收外部模拟信号，进行放大处理后输出至所述AD转换电路。

进一步地，还包括：

晶振电路，与所述分频器、定时器、串并转换单元以及状态机相连，用于提供系统的主时钟信号；

电源电路，与所述FPGA芯片相连，用于提供系统不同的电源信号；

复位电路，与所述FPGA芯片相连，用于提供系统复位信号；

烧录接口，与所述FPGA芯片相连，用于写入不同的软件程序；以及

存储电路，与所述FPGA芯片相连，用于存储所述FPGA芯片的相关数据。

进一步地，所述接收到模拟信号为四路模拟信号。

进一步地，所述状态机包括初始化状态、转换开始状态、等待忙信号发送状态、等待忙信号解除状态、等待读取信号状态、数据保持开始读取状态、数据读取完成状态。

本实用新型提供的基于FPGA的模数转换电路，AD转换电路的数据读取时钟可通过FPGA芯片内部的时钟分频在高达10M到20M之间可调，不仅可以灵活应用于各个场合，且提供了较高的读取时钟频率，有效提高AD转换电路的转换效率。且，AD转换电路采用串行读写的AD转换芯片，大大节省了控制器的IO占用。又，电磁隔离电路对AD转换电路与FPGA芯片之间进行了电磁隔离，能够有效的避免危险的共模电压，提高了系统的抗干扰能力。

附图说明

为了更清楚地说明本实用新型的方案，下面将对实施例描述中所需要使用的附图作一个简单介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1本实用新型实施例中一种基于FPGA的模数转换装置的电路模块图；以及

图2本实用新型实施例图1中状态机的工作状态图。

具体实施方式

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本实用新型的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排它的包含。本实用新型的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本实用新型的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

为了使本领域技术人员更好地理解本实用新型方案，下面将参照相关附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。

本实用新型实施例提供一种基于FPGA的模数转换装置，如图1所示，用于将接收到的模拟信号转换为数字信号，其包括模拟信号输入电路10、AD 转换电路20、电磁隔离电路30、FPGA芯片40、晶振电路50、电源电路60、复位电路70、烧录接口80以及存储电路90。其中，模拟信号输入电路10接收外部的模拟信号，本实施方式中，所述外部的模拟信号为四路模拟量信号，其电压值范围在10V以内，经模拟信号输入电路10中的运算放大器及相应的外围电路放大处理后输出至AD转换电路20。AD转换电路20经内部的采样、转换，将放大后的四路模拟量信号转换为数字信号。本实施方式中，AD转换电路20采用型号为AD7606-4串行读写转换芯片，且，驱动该芯片的等待读取信号、时钟信号、同步信号、复位信号等都由FPGA芯片40提供。FPGA 芯片40通过电磁隔离电路30与AD转换电路20相连，本实施方式中，电磁隔离电路30将AD转换电路20与FPGA芯片40进行隔离，能够有效避免危险的共模高电压影响FPGA芯片40的正常工作。

晶振电路50与FPGA芯片40相连，用于给整个电路提供主时钟信号；电源电路60与FPGA芯片40相连，用于给整个电路提供不同的电源信号；复位电路70与FPGA芯片40相连，用于给FPGA芯片40提供一个上电复位信号；烧录接口80与FPGA芯片40相连，通过此接口，FPGA芯片80可以被写入不同的软件程序；存储电路90与FPGA芯片40相连，用于存储FPGA 芯片40的相关数据。

本实施方式中，FPGA芯片40包括分频器401、计数器402、定时器403、串并转换单元404、分段选择单元405以及状态机406。其中，分频器401与晶振电路50相连，其改变分频系数可将晶振电路50所提供的主时钟信号进行分频处理，分频后的低频时钟信号做为AD转换电路20的数据转换时钟。本实施方式中，AD转换电路20的数据读取时钟可通过FPGA芯片40内部的时钟分频在高达10M到20M之间可调。同时，晶振电路50还与定时器403、串并转换单元404、状态机406均相连。本实施方式中，改变分频系数就能够调节AD转换电路20的转换速率。定时器403对存储电路90短暂的定时后产生下降沿信号，给FPGA芯片40提供复位信号让其进行内部复位。串并转换单元404与AD转换电路20相连，用于将从AD转换电路20接收到的串行数据转换为并行数据，并输出至分段选择单元405。同时，计数器402连接于分频器401与分段选择单元405之间，用于对AD转换单元20的转换时钟计数编码成控制信号，以此来控制分段选择单元405分时将串并转换单元404 输出的并行数据转成四路输出。状态机406与定时器403、串并转换单元404 与AD转换电路20均相连，其在内部信号与AD转换电路20的反馈信号的共同作用下，有序地控制AD转换电路20以及FPGA芯片40在各个工作状态中切换。

本实施方式中，状态机406包括初始化、转换开始、等待忙信号发送、等待忙信号解除、等待读取信号、数据保持开始读取、数据读取完成七个状态，其状态转移图如图2所示。状态机406在FPGA芯片40系统复位时处于初始状态，此时，转换信号convst为高电平1。当转换信号convst由高电平1 短暂变为低电平时0，本实施方式中，转换信号convst为低脉冲触发，状态机 406进入转换开始状态，则AD转换电路20开始进行模数转换。此时，转换信号convst被置为高电平1，那么，状态机406进入等待AD转换电路20的忙信号发送状态，且，忙信号busy为低电平0。当AD转换电路20将忙信号 busy拉高至高电平1时，状态机406则处于AD转换电路20忙信号busy发送状态。此时，读取数据使能信号cs为高电平1(低电平触发)，也就是说，此种状态中，AD转换电路20正在进行数据转换，FPGA芯片40不能读取其中的数据。当忙信号busy被置于低电平0时，AD转换电路20完成数据的转换并被保持，状态机406进入等待读取信号的状态，此时，读取数据使能信号cs被系统仍默认为高电平1。当读取数据使能信号cs被拉低到低电平0时，状态机406进入数据保持开始读取状态，即，AD转换电路20允许FPGA芯片40读取其数据。读取信号rd-ready做为串并转换单元404的使能信号，当其被置为高电平1时，串并转换单元404将接收到的串行数据转换为并行数据，同时，状态机406进入数据读取完成状态。至此，状态机406的一个工作周期结束，当转换信号convst再次被置于低电平0时，状态机406进入下一个工作周期，如此往复。

本实用新型中，AD转换电路20的数据读取时钟可通过FPGA芯片40内部的时钟分频在高达10M到20M之间可调，不仅可以灵活应用于各个场合，且提供了较高的读取时钟频率，有效提高AD转换电路20的转换效率。且， AD转换电路20采用串行读写的AD转换芯片，大大节省了控制器的IO占用。又，电磁隔离电路30对AD转换电路20与FPGA芯片40之间进行了电磁隔离，能够有效的避免危险的共模电压，提高了系统的抗干扰能力。

显然，以上所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例，附图中给了本实用新型的较佳实施例，但并不限制本实用新型的专利范围。本实用新型可以以许多不同的形式来实现，相反地，提供这些实施例的目的是使对本实用新型的公开内容的理解更加透彻全面。尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员而言，其依然可以对前述各具体实施方式所记载的技术方案进行修改，或者对其中部分技术特征进行等效替换。凡是利用本实用新型说明书及附图内容所做的等效结构，直接或间接运用在其他相关的技术领域，均同理在本实用新型专利保护范围之内。

Claims (6)

1.一种基于FPGA的模数转换装置，用于将接收到的模拟信号转换为数字信号，并将所述数字信号输出至FPGA芯片进行数据处理，其特征在于，所述基于FPGA的模数转换装置包括：

AD转换电路，其采用串行读写转换芯片，用于将所述接收到的模拟信号转换为串行的数字信号；

电磁隔离电路，连接于所述AD转换电路与FPGA芯片之间，用于将二者进行隔离，避免共模高电压影响所述FPGA芯片的正常工作；

FPGA芯片包括：

分频器，用于将接收到的外部主时钟信号进行分频处理；

串并转换单元，与所述AD转换电路相连，用于将所述串行数字信号转换为并行数字信号；

状态机，与所述串并转换单元及AD转换电路相连，其在内部信号与所述AD转换电路的反馈信号的共同作用下，有序地控制所述AD转换电路以及FPGA芯片在各个工作状态中切换；

计数器，与所述分频器相连，用于将所述AD转换单元的转换时钟计算编码成控制信号；以及

分段选择单元，与所述计数器及串并转换单元相连，用于根据所述计数器输出的控制信号分时将所述串并转换单元输出的并行数字信号进行输出。

2.根据权利要求1所述的基于FPGA的模数转换装置，其特征在于，所述FPGA芯片还包括定时器，与所述状态机相连，用于给所述FPGA芯片40提供复位信号。

3.根据权利要求1所述的基于FPGA的模数转换装置，其特征在于，还包括模拟信号输入电路，用于接收外部模拟信号，进行放大处理后输出至所述AD转换电路。

4.根据权利要求1所述的基于FPGA的模数转换装置，其特征在于，还包括：

晶振电路，与所述分频器、定时器、串并转换单元以及状态机相连，用于提供系统的主时钟信号；

电源电路，与所述FPGA芯片相连，用于提供系统不同的电源信号；

复位电路，与所述FPGA芯片相连，用于提供系统复位信号；

烧录接口，与所述FPGA芯片相连，用于写入不同的软件程序；以及

存储电路，与所述FPGA芯片相连，用于存储所述FPGA芯片的相关数据。

5.根据权利要求1所述的基于FPGA的模数转换装置，其特征在于，所述接收到模拟信号为四路模拟信号。

6.根据权利要求1所述的基于FPGA的模数转换装置，其特征在于，所述状态机包括初始化状态、转换开始状态、等待忙信号发送状态、等待忙信号解除状态、等待读取信号状态、数据保持开始读取状态、数据读取完成状态。

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