CN1136867A - 信号系统 - Google Patents

Abstract

本发明涉及一个适合于数字信号并包括一个信号发射器(70)，一个信号接收器(80)和一个发射器到接收器的连接的信号系统。发射器包括一个输出缓冲器(71′)，该缓冲器至少有一个晶体管(71a)连接到一个信号电源电压的最低电位，如“0”电位和地电位。响应一个接收的控制信号(74)晶体管(71a)的驱动或摆动使得晶体管从一个高阻抗状态变为一个显示出电阻特性或至少主要是电阻特性的低阻抗状态，以形成一个载信息的输出信号(90)。两个串联的电阻(71a，71b)的第一个连接到信号电源电压的最低电压，如“0”或地电位，而另一个晶体管(71b)连接到信号电源电压(72)。一根发送载信息信号的连接导线(900)连接在晶体管(71a，71b)之间。晶体管(71a，71b)在同一时刻被置于不同的状态，并且在一个低阻抗状态时，阻抗值将符合连接的阻抗值(电阻值)。

Description

信号系统

技术领域

本发明涉及一个信号系统并且更特别地但不是唯一地，涉及一个适合于与数字有关系的信号系统，特别是数字载信息信号的信号系统。

与本文件相关的这类信号系统使用一个信号发射器和一个信号接收器，其中通过一个具有一个第一电位的系统电压提供电压并且包括一个在发射器和接收器之间扩展的连接。

适合于本申请的信号发射器包括一个驱动级和一个连接到一个或两个属于上述连接的导线的输出缓冲。

信号接收器包括一个连接到连接导线或导线组的端接电路和一个或两个接收器电路。

本发明的基本特性是，一个与发射器相关的输出缓冲器电路包括多个晶体管，这些晶体管可以被驱动电路控制并且它们的电流由一个电源电压或一个供电源提供。

更具体的，本发明的一个基本特性是输出缓冲器电路按一种已知的方法，包括两个串联的，连接在一个高电平和一个低电平之间的用于与数字有关的输出信号的晶体管。

为了使一个数字值可以与一个相反的数字值区别出来，本发明也基于这样的实现：在上述数字信号发射方面，输出缓冲器的串联的晶体管将最好这样运作，在一种状态，表现为一个高阻并以此阻断电流的通路，在另一种状态，表现为一个低阻并以此允许电流通过。在前述状态之间的转变产生一个试图将一比特的数字信息与另一比特的数字信息分离开的电压或电流的前沿或后沿。

在最近的电压或电流边沿之间的时间间隔被称为“脉冲”。

在数字载信息信号的情况下，最近的电压或电流边沿之间的时间间隔将是不同的，虽然这在下文中也被当作一个脉冲。已知的现有技术的描述

大量的前面描述的类型的信令系统在技术上是已知的，并且在选择用于在发射器和连接之间以及连接接收器之间使用的接口信号的特性方面也有大量的不同设计。某些这类信号的特性也是标准化的。

在这方面同时也在本发明的最重要的特性方面，只有少量的现有技术已知的系统将作为技术的现有观点的例子而被提到：

LVDS(低电压差分信号)；

ECL(发射极耦合逻辑)，带正电源系统；

PECL(伪发射极耦合逻辑)；

CML(电流型逻辑)；及

GTL(发射收发器逻辑)。

LVDS系统的一个较详尽的描述可参考出版物IEEEP1596.3，1993年9月9日，而PECL系统(当上移到+5V电源系统或电源电压供给PECL时，ECL系统是一个负系统)的详尽描述可参考出版物《Motorola Ecl系统设计手册》。GTL系统的详尽描述可参考出版物IEEE/ISSCC 92，WP3，7，B.GuningXerox PARC。

这些系统的每一个将参考图1至6在下面做更详细的描述。

但是，在这一点上值得一提的是，LVDS系统是这样构造的，当发信号时，由连接驱动的电流被控制信号通过包括在缓冲器电路中的两上第一晶体管的激活而激活。这就产生一个电流脉冲和一个指示(检测)，该指示在属于接收机的端接电阻或阻抗上产生一个正电压。

当由连接驱动的电流被属于缓冲器电路或与发射机有关的两个第二晶体管激活时，就得到一个低信号。这就产生一个电流和一个指示(检测)，在端接电阻上产生一个负电压。

值得注意的是，除了两个第一和两个第二晶体管，系统还需要另外两个晶体管，其中一个通过晶体管(Cra)连接电源电压，而另一个通过晶体管(Crb)连接“0”电位或地电位。

另外值得注意的是，两个第一晶体管和两个第二晶体管这样连接，使得两两之间通过它们对应的控制信号为中介而导通，产生一个“差分”信号形式或信号。

除了这种“差分”信号形式，在意外情况可控制该晶体管以得到一种“单端”信号形式或信号。

在这方面应该注意的是，系统不包括连接到0电平或地电平的晶体管，而是使用四个晶体管提供一种“差分”信号形式。

也使用了一种与发射机有关的“恒定”供电电流，经由连接导线，通过所述的控制信号激励的晶体管耦合到接收机。

这里值得一提的是，晶体管Cra和Crb连接到与驱动电路有关的两个内部控制电路，而且其中一个控制电路用于调整电流值“I”，使得电流处在给定值范围内，例如大约为4mA这样一个值，而另一个控制电路用于调整信号电压的平均值，使得所述的电压处在给定值范围内，例如大约为1.2V这样一个值。

PECL信令系统包括通过发射机输出电路产生的信号形式，该输出电路包括两个与缓冲器电路有关的晶体管的射极输出，该晶体管可操作用于产生一个“差分”信号形式。

在这种情况，使用了四个双极性的晶体管，其中两个用于实际的缓冲器电路，而另两个用于必需的驱动电路。

缓冲器电路中的一个晶体管由驱动电路中的一个晶体管控制，以便当后者采取第一状态时，缓冲器电路中的晶体管可被带入另一状态，反之亦然。

因此对于信号传输来说这些晶体管是两两可控的。

但是，这里表示了一个双极性方案也可借助于CMOS电路中的器件来实现。

驱动级可用一恒流源提供。

在CML系统中，信令可用一低电流输出信号实现，以形成必需的信号沿，且使用两个输出晶体管，以差分对形式排列和相互连接，带有连接到“0”电位或地电位的共同的电流源。这对晶体管的缓冲器电路用于电平移位器，使信号降到一个较低的电平，以此增加驱动电路的CM范围(Common Mode，公共模式)。

GTL系统在发射机电路中使用一个单个的驱动晶体管，尽管这个晶体管是连接到“0”电平或地电平上的。系统使用正电源电压或供电源。

采用GTL系统只是为了称之为“单端”的信令，而且连接导线上的信号在两个逻辑电平1.2V和0.4V之间变化。

更进一步，系统构造成只降低一个电流级别；不提供适配的输出阻抗，没有内部的终端，且基本上适于通过总线发射信号。

前述的所有早期已知的信号系统的一般特性是：它能够将在每个内部电路形成的信号脉冲转换成能够在一条连接线或多条连接线上简单而可靠地将脉冲信号传输到一个接收机的信号脉冲或信号结构，该接收机能够接收并检测这些脉冲信号，将每个所述的脉冲转换成用于接收机的内部电路的信号脉冲。这特别用于与CMOS有关的系统或类似的系统。

从较早描述的现有技术可以看出，发射机和接收机之间有单线或双线连接，对于所谓单端信号传输，信号形状可以基于增加导线上的电流或抬高电压电平的原则，或者为实现称为“差分”信号传输而增加一个导线上的电流或抬高电压电平，并减少或降低另一个导线上的电压电平，反之亦然。

也已经知道的是，使用象缓冲器电路这样的与接口有关的电路，适合于LVDS系统，使之通过发射机围绕一个电压(1.2V)驱动信号，当这些信号产生在一个特定的电压范围或电压“窗口”(CM范围；0到2.4V)中时，在接收机中接收这样发射的信号。

在这种情况下，信号接收机对在适配的CM范围内产生的前沿的电压变化或电压跳变敏感(也就是说0.4V)。

单端系统的信号传输需要以环境做为参考的前沿相关的脉冲信号，例如“0”电平、信号的供电电压及/或电源电压。实际上，这就意味着，系统要用一根导线并可用于短的信号距离，最好是电路板或电路卡内部的短的信号距离。

“差分”系统的信号传输一个脉冲信号需要两根导线，而且接收机计算信号的脉冲信息内容，使得脉冲沿之间产生的电压之间的差别携带信号信息，这样，相对于环境的参考就变得不太重要了。系统也可用于较长的信号距离或路径。不妨碍在一块电路卡或电路板上产生的信号被另一块电路卡或电路板接收。卡或板可相对于电源电压或供电系统及/或信号供电电压具有不同的电压电平。

下面的出版物也形成了已知的现有技术的一部分：

WO-A1-82/03737

这个出版物讲述使用一个包括串联晶体管28和30的输出缓冲器，带有一个限流的驱动电路，其中包括一晶体管电路，带有晶体管18、20和22。

携带信息的输出信号按照输入信号被指定了一个选定的逻辑电平。

这种情况下所示的输出缓冲器电路表示为两个串联晶体管28、30，其中第一个晶体管28以系统电压的形式连接到信号的供电电压上，另一个晶体管30连接到地电位。

用这种方法，输入信号可以使输出信号在对应于系统电压的高电平和低电平之间切换。

这类的信号结构可设计成CMOS信号或CMOS电路板有关的信号。

EP-A2-0,348,894

这个出版物揭示了缓冲器有关的电路布局，包括两个串联的晶体管70，72，在系统电压(Vdd)和地电位73之间连接。

在这种情况下，晶体管为不同类型且输出信号在系统电压和地电位之间作为一个CMOS信号而切换。

US-A-4,794,283

这个出版物也揭示一个缓冲器有关的电路布局，包括两个串联晶体管50，52，在系统电压(Vdd)19和地电位23之间连接。

这种布局的晶体管也有不同的类型，且输出信号在系统电压和地电位之间作为一个CMOS信号而切换。

EP-A2-0,315,473

这个出版物也揭示一个缓冲器，带有两个串联的晶体管20，42，在系统电压(Vdd)和地电位之间连接。

晶体管20，42有不同类型，输出信号作为一个CMOS信号在系统电压和地电位之间切换。

EP-A1-0,261,528

这个出版物讲述了一个具有输入连接11、输出连接12和逻辑电路13的电路。

电路13包括第一个NPN双极性晶体管15，在输出连接12和参考电位，地电位之间连接，第二个双极性晶体管在输出连接12和系统电压之间连接。

输出信号在系统电压(Vdd)和地电位之间切换。

双极性技术不能按照本发明使用。IEEE计算机的设计与测试，1993年12月

第15页上Robert C.Fryes等人的文章《Trends in Silicon-on-Silicon Multichip Modules》、图8以及有关的文字揭示了一种驱动电路，包括串联的晶体管，并使用低于系统电压的信号供电电压。

驱动电路也使用处于串联的两个相似的晶体管。IEEE《固态电路杂志》1993年四月卷28 No.4

Y.Nakgome，等人的文章《未来的低功率ULSI的Sub-1-V摆动内部总线结构》“Sub-1-V Swing Internal Bus Architecture forFuture Low-Power ULSI’s”中描述并图示了一种信号系统，包括一个电压跳变，用于发射在0.7V和1.3V之间摆动0.6V的携带信息的信号，这里发射电路包括两个串联的不同类型的晶体管。

本描述中使用的“电源电压”或“系统电压”是指电路板的工作电压，而“信号电源电压”是指驱动或操作发射机有关的缓冲电路及/或最好也是接收机有关的端接电路的电压。

接收机电路中驱动端接电路的电压与发射机中的相同，尽管也可使用不同的电压。

发明的概述

                    技术问题

当考虑到上面描述的技术的已知状态，可以看到技术问题存在于提供一种系统，可发射数字相关的脉冲信号，而且对于发射机一边，特别是对于缓冲电路，它能够对属于缓冲器电路的晶体管提供简单的电路方案，而且当使用信号电源电压或低电压的信号供电源以及低于系统电压或电源电压的电压值时，提供电流偏斜(current-lean)功能，而且它也允许缓冲器电路板有关的晶体管作为与连接有关的阻抗适配电路使用。

另一个技术问题是认识到，通过按照CMOS技术制造的电路板，与发射机电路有关的缓冲电路可包括两个或更多的NMOS晶体管，它们成对出现，并且在一对晶体管之间有一条连接导线连接，或者有一单个导线连到相应的串联晶体管对。

另外，一个技术问题存在于认识到在控制这些NMOS晶体管时，通过用类似方式中的“差分”信号处理以及两个电压级控制所述晶体管可以实现简化。

另一个技术问题是认识到，与使用类似的晶体管、或者至少是为所选的信号传输采纳互相有关的设计的晶体管相关的电路/技术优势。

另外，结合前述方法激活的晶体管，使用正的信号电源电压或带有比电源电压的电平低得多的电平的信号供电源，技术问题存在于认识到这种方法的简单性。

另一个技术问题是，借助简单装置提供一种具有较宽工作范围的信号发射电路，即该电路能够接受属于缓冲电路的晶体管的控制电压的较宽的变化，例如稍高于“0”电平的变化到主要是、所用的电源电压电平，并且相应地允许晶体管使用全控制范围。

也可以看到一个技术问题是，允许用于正常电路切换过程的NMOS晶体管降低用于属于信号发射机的缓冲电路中的电流，并且形成条件允许这些晶体管抬高电流。

也可以看到一个技术问题是实现这样的优势：当具有第一个连接导线(源或漏)的第一个NMOS晶体管直接连接到信号电源电压或信号供电源，且另一个连接导线直接连接到第二个NMOS晶体管的第一个连接导线(源或漏)，也直接到一个连接导线时可以实现。

另一个技术问题是当发射信号时，发射机电路的有关缓冲器的晶体管能够用已知的方式，从高阻状态切换到低阻状态(且也是低电阻率的)时，实现这些晶体管所需的特定的激励，以及实现晶体管电路其它参数的选择，使得即使当电路相对“0”电平或地电平向上或向下驱动到电源电压值的电压时，接收机电路中的信号改变也可以分辨得出来。

另一个技术问题是提供具有高传输速率的信号系统，例如50Mbit/S以上的速率可以使用低于1.5V电压的信号电源电压，最好是低于0.8V，甚至最好是降到可能最低的电压。

另一个技术问题存在于实现并考虑以所选择的传输速率的变化为基础允许信号电源电压的变化，例如在较高的传输速率上有较高的电压，反之亦然。

另一个技术问题存在于实现如下要求：带有一个有关的低边缘-产生信号振幅或信号幅度的低信号电源电压将给出低的信噪比，从而产生较低的功率需求，反之带有有关的较高信号振幅的较高的信号电源电压将给出较高的信噪比，从而产生较高的功率需求，而且也在这个基础上实现：当考虑电路有关的条件时，考虑到接收机中有关所需的信噪比的需求去选择发射机电路中信号电源电压的相应电平。

进一步的技术问题是，借助于简单的装置产生发射机有关的输出电路，特别是缓冲器电路，它能够使用不同的信号电源电压且也能驱动诸如上述晶体管那样的缓冲器—电路有关的晶体管，当发射一个脉冲沿或信号沿时，晶体管将从高阻抗特性切换到低阻抗特性(包括称之为电阻的特性)并且使发射机阻抗(电阻)适配于连接阻抗(电阻和电容及/或电感)和接收机阻抗(电阻)。

也将看到一个技术问题是，提供一种信号系统，它不仅对上述的一个或多个技术问题提出解决方案，也相对于数字信号具有操作在较高比特率上的能力，例如，高于50Mbit/s的比特速率且最好是高于100Mbit/s，而且它能够使发射机电路、信号电源电压、连接及接收电路适配于所选的比特速率。

另一个技术问题在于，借助于简单的装置提供一种可靠的且功率倾斜(power-Lean)的信号系统，该系统允许选择低的信号供电电压，且提供适于比特速率的小的电流和电压差。

当考虑上述的这些问题时，将会看到技术问题存在于，提供一种能够与不同的电路技术一起操作的信号系统。

另一个技术问题存在于这种实现的意义：从一个及相同的电路技术构造至少是信号发射驱动和缓冲电路，并从一个及相同的电路技术也构造信号接收机端接电路和接收机电路，这两种技术不必是同一技术。

一个技术问题存在于提供一种信号系统，它不是毫无例外地需要从一种及相同的技术构造的电路，它允许从多个技术，例如CMOS技术、BiCMOS技术、GaAs技术，构造电路。

当按照CMOS技术构造电路时，技术问题存在于，为了实现与BiCMOS技术或双极性技术中相同的信号速率，至少要产生提供较快的发射和接收装置的条件，既然输出阻抗是很低的，并且要产生允许数字信号发射速率增加的条件。

另一个技术问题是提供一种按照CMOS技术中目前的技术产生的带所需的电路装置的发明性的信号系统，并认识到在这方面需要在缓冲电路中具有一选定数目的NMOS晶体管，在“单端”传输中需要一对串联的晶体管，在“差分”信号传输中需要两对晶体管。

一个技术问题存在于，实现所提供的优势的能力以及实现系统所需的适配的能力，该系统在发射电路的缓冲电路以及接收机电路的端接及/或接收电路中均使用了正信号电源电压。

技术问题也存在于实现所提供的优势的能力以及实现系统所需的适配的能力，该系统在“单端”信号中包括两个缓冲电路有关的晶体管，在“差分”信号中包括四个缓冲电路有关的晶体管，这里这些晶体管中的一个或是两个直接连接到信号供电源的最低电位，一般是“0”电位，并且信号导线在串联的两个晶体管之间连接，这两个晶体管在信号电源电压及地电位及/或“0”电位之间串联。

技术问题也存在于：通过为驱动单元提供受到较少的干扰的环境。通过允许电源电压的“0”电位及/或地电位与信号电源电压的“0”电位及/或地电位不同来预先考虑并选择电路配置中的特性。

进一步的技术问题存在于认识到：较高的比特速率将会对接收机电路的阻抗或电阻的适配有较高的要求，以便允许使用功率达到最好的程度并得到较高程度的可靠性而且发射电路中选择的电阻为主的值，连接的阻抗(电阻)值与接收机电路中的阻抗或电阻值将保持互相一致，且最好较低。

技术问题也存在于实现简化可靠性的提高，允许输出缓冲电路包括四个晶体管，两个相互配合并适于对反转信号起作用或反应，两个相互配合并适于对非反转的同相位信号起作用或反应，该同相信号从电路内部有关的输入或控制信号得到，并且同时使每个所述的信号激励并影响相应的两个缓冲有关的晶体管中的一个，这样实现的“差分”传输可以得到所需的性能。

当对发射机的输入或控制信号可以通过奇数的信号放大及/或信号反转级提供，以形成上述的反转信号时，以及当可以通过提供偶数(包括0)个信号放大及/或信号反转级以形成所述的非反转信号时可以得到一个优势，这里问题存在于实现这样的要求上：在一个或多个时延电路的配合下使反转信号和非反转信号配合，以便使所述的信号同时产生，同时驱动属于缓冲电路的晶体管。

技术问题也存在于产生和实施一些条件，通过这些条件所选的信号电源电压将在连接导线上产生数字化的信号电压，当在接收机中未匹配时达到信号电源电压，而当连接的两端都匹配时可达到大约一半的值。

进一步的技术问题存在于按照所需的应用选择信号电源电压的电平，并且也要允许最低的信号电源电压及/或信号电压电平是负的。

也将看到的一个技术问题是：实现设计与适配上述的输出缓冲器的需要，并且通过它有关的NMOS晶体管，当发射信号沿时从高阻抗状态切换到低阻抗状态(更电阻性的状态)，以便产生电阻为主的发射机阻抗，当必要时，该阻抗可串联或并联到线路有关的具有称之为电阻特性的串联阻抗上，或者到一个串联电阻上。

又一个技术问题是在上述的信号系统中认识到这样一个重要性：在信号接收机中包括一个终端网络，该网络表现为所称的电阻特性，并且用已知的方法适配所选择的发射机电阻值，相应的连接(阻抗)电阻值、以及所选择的接收机电阻值，以实现最佳或至少是带较小损耗的实质上的最佳信号传输。

也将看到一个技术问题存在于实现这样的优势上：当连接导线上携带信息的信号选择一个非常低的电压或电压电平时，接收机电路中有很小的信号幅度，可以得到优势。

另一个技术问题是实现这样的要求：将携带信息的、导线有关的信号置于接近“0”电位或地电位，以便能够只使用一级接收机有关的差分级。

一个技术问题是认识到只为接收机电路选择一个较低的CM范围的必要性的重要意义。

另一个技术问题是构造一个功率倾斜(power-lean)的接收机电路，它只给出小的时间误差或根本没有时间误差，且在导线和“0”电位或地电位之间，或者在“差分”信号传输情况下参照于信号电源电压，显示出省电的电阻为主的阻抗值。

另一个技术问题存在于这样的认识：在上述的信号系统的情况下，接收机中上述的终端网络可包括两个晶体管，例如一个或两个NMOS晶体管或类似物，适配并设计为包括所称的电阻特性。

另一个技术问题是通过下述方法实现灵活性：选择不同的信号系统，并在接收机电路中使用可控的晶体管，它可通过所选的控制信号激励或取消激励，并且实现在收发通信中得到的优势及降低预期的功率。

另一个技术问题存在于实现当缓冲有关的晶体管用作终端网络时在收发通信中得到的优势。

另一个技术问题是实现：允许通过终端网络接收的信号作为电路适配信号在呈现在输出导线上之前，通过一个信号放大电路、一个信号变换电路以及一个门。

也将看到一个技术问题存在于，在信号接收机具有很好的响应时只使用一个差分级的能力，该差分级适于小的电压跳变和低的电压电平，特别是这样的差分级可以在CMOS技术的配合下产生并包括一对PMOS晶体管。

另一个技术问题是认识到下述意义：当使用“差分”信号或“单端”信号时在几个可用的终端网络配置中选出一个终端网络配置。

一个技术问题是提供一种信号发射机，这里缓冲电路可承受延迟的时间或扩展(扩展的上升时间)的上升脉冲沿及类似的下降脉冲沿的时间，并在电容及/或寄生电容的配合上控制脉冲沿的形状。

在包括具有不同的激励时间的不同的晶体管的缓冲电路装置情况下，又一个技术问题是产生具有不同时延的脉冲沿，且提供条件引起这些脉冲沿的时间配置遵循一条正弦曲线、以此改善接收电路中的接收，因为这样的曲线形式会减少谐波频谱成分及干扰性的辐射。

又将看到一个技术问题存在于实现这样的好处：当在缓冲电路中切换时，通过降低信号电源电流中电流变化的微分可以得到好处。

在符合正弦形状的特殊曲线形式的情况中，一个技术问题存在于认识到这样做的意义以及所得到的好处：从信号反转级或单元的一个及相同的信号链提供控制信号给缓冲电路。

另一个技术问题是在信号接收机内通过简单装置的帮助产生条件，以便通过端接电路适配接收的信号到一个选择的CM范围，即，适配接收信号的电压电平到接收机有关的电路。

另一个技术问题是在简单装置的帮助下适配接收电路到能量倾斜(energy-lean)电路。

另一个技术问题是在简单装置的帮助下产生条件，以允许省略LVDS信号中所需的两个控制电路，而不对信号传输和接收产生负面的影响。

将要看到另一个技术问题是，在发射机/接收机以及接收机/发射机，称之为收发信机中使用一个或多个发明的上述特性。

                      解决方法

为了解决一个或多个上述技术问题，本发明以一种信号系统做为起点，该信号系统适于数字信号，并包括信号发射机和信号接收机，通过指定为第一电压电平的系统电压为其提供电压，而且也包括连接发射机和接收机的一种连接，该连接包括一条或两条导线，其中信号发射机包括输出缓冲电路，连接到所述的连接上，并包括两个串联的晶体管，连接在两个电压之间，一个电压适于高的携带信息和数字有关的输出信号，而另一电压适于低的携带信息和数字有关的输出信号，这里至少一个上述的晶体管连接到最低的信号电源电压电平，例如“0”电位或地电位。

该发明也使用了如下已知技术：响应于发射机接收的控制信号使晶体管从高阻抗状态切换到低阻抗状态。

本发明用已知的方法使用两个串联的晶体管，两个晶体管中的第一个连接到上述信号电源电压的最低电平，例如“0”电位或地电位，而上述的两个晶体管中的另一个连接到信号电源电压的最高电平，这里响应发射机接收的控制信号适配上述两个串联晶体管的公共操纵或控制，使上述晶体管从高阻抗状态切换到具有电阻性或至少主要是电阻特性的低阻抗状态，以便形成携带信息的输出信号的脉冲沿。

进一步，为从发射机发射所述的携带信息的输出信号，发射机和接收机之间的连接导线连到两个串联晶体管的共同连接点。

按照该发明，适合于高的携带信息的信号的电压从指定为系统电压的第一电压电平之下的电压电平选取，且响应接收到的控制信号以形成所述的携带信息的输出信号的所述的晶体管的控制或驱动将引起所述的晶体管从高阻抗状态切换到低阻抗状态。

按照该发明，当处于低阻抗状态时，所述的晶体管呈现电阻性，或至少主要是电阻特性，阻抗值适合于连接的阻抗值，串联的晶体管彼此类型相同，被控制信号同时操纵到不同的状态。

按照所建议的处于本发明概念范围之内的实施例，在属于发射机电路的缓冲电路中，所述的两个晶体管的第一晶体管的一个连接端连到“0”电位及/或地电位，而另一个连接端直接连到所述的导线和另一个晶体管的第一个连接端上，另一晶体管的第二连接端直接连到正的信号电源电压上。

按照一个实施例，缓冲电路晶体管的电阻为主的阻抗值，(可选带一辅助电阻)，例如串联电阻或并联的电阻，连接的电阻或阻抗值以及接收机的电阻为主的阻抗值应是相同的或一般是相同的。

供给第二晶体管的信号电源电压因此可以低于1.2V，一般在0.8V和0.4V之间。

按照该发明，信号电源电压值或电平的选择依赖于接收机所需的最小信噪比的要求，包括对传输速率的选择。

在发射机单元中的驱动和缓冲电路由一个及相同的技术构造，且接收单元中的端接和接收机电路也从一个及相同的技术构造，尽管这些技术不必相同。

特别优选的是，晶体管按照CMOS技术制造，其中缓冲电路中使用的晶体管将是NMOS晶体管。

在这个申请中，当信号电源电压连接到第二晶体管且是正电压时，可以提供好处。

按照一个优选实施例，两个串联晶体管可用于“单端”信号设备，而四个成对串联的晶体管则用于“差分”信号设备。

当使用CMOS技术时，建议输出缓冲电路包括四个NMOS晶体管，其中两个相互配合，适于被反转信号控制或操纵，另两个相互配合，适于被非反转信号控制或操纵，其中两个晶体管同时由所述的两个控制信号中对应的一个激励。

被提供输入信号或控制信号的发射机可以通过奇数个信号放大及/或信号反转级，以形成所述的反转信号；也可通过偶数个(包括0)信号放大及/或信号反转级，以形成所述的非反转信号。

借助时延电路，在所包括的晶体管中的一对的对应的一个晶体管中同时产生反转信号和非反转信号。

该发明的一个目的是为了节约能量以低信号电源电压驱动上述的NMOS晶体管，其实际应用表明该电压电平可以很容易地低于1.0V，最好的大约为0.8-0.4V。

按照该发明的一个实施例，输出缓冲电路及它的晶体管被设计并匹配，使得当处于驱动级以及当信号发射一个脉冲或脉冲沿时，存在一个所形成的选定的电阻为主的发射机阻抗。

在最大限度匹配的信号电路中，电路包括发射机有关和接收机有关的NMOS晶体管，该晶体管作为电阻为主的阻抗被驱动，在导线上的携带信息的输出信号将被分配一个或多个脉冲沿有关的电压跳变或电流跳变，这些跳变一般至少处于信号电源电压的电平之下，且带适配的阻抗及/或电阻值时，它将对应于或至少是一般对应于双终端中信号电源电压的一半。

在参考信号接收机应包括一个呈所谓电阻特性的效果，也应包括将所选的阻抗(电阻)值适配到连接的阻抗。

按照该发明的一个实施列，终端网络也包括至少两个晶体管，在CMOS技术情况下最好是NMOS晶体管。

在接收电路中通过终端网络接收的信号最好是在信号作为一个电路匹配的信号出现在输出线路上之前允许其通过一信号放大电路、一信号反转电路和一个门。

本发明也包括与信号接收机有关的构造和计算的步骤，其中所述的信号接收机也最好是包括一差分级，适配于在低电平上接收带小电压跳变的信号。

按照CMOS技术构造差分级并包括一对PMOS晶体管。

在“差分”信号传输的情况下，也建议终端网络包括至少两个显示称之为电阻特性的电路，并在连接的相应导线及“0”电位、地电位、信号电源电压或电源电压之间连接。

在“单端”信号传输的情况下，至少两个显示称之为电阻特性的电路在连接的导线及一方面是“0”电位或地电位，另一方面是信号电源电压或电源电压之间连接。

也建议缓冲电路中有关的晶体管的不同排列可带一时延被激励，使得通过顺序激励多个这样的排列而使携带信息的信号的上升脉冲沿及/或下降脉冲沿在时间上延迟。

因此，借助电容，延迟的或扩展的脉冲沿等效于正弦形状。

在连续延迟的晶体管对的多个排列中，所需的控制信号从信号反转级的一个及相同的链中得到。

接收机的终端电路被设计并适配为使接收信号处于所选定的相对于接收机电路的一个低的CM范围内。

该发明也包括使用发射机/接收机和接收机/发射机单元。

                       优势

符合本发明的适于数字信号的信号系统带来的好处主要是数字信号可以较高的速率传输同时能量的消耗又很低。

通过下述方法实现有效的电气适配：选择低于系统电压的低的信号电平、较小的电流跳变及/或电压跳变以形成数字信号的脉冲沿，由发射机有关的晶体管产生的电阻为主的发射阻抗与连接阻抗和电阻为主的接收机阻抗相适配。

所必需的发射机和接收机电路装置是简单的，脉冲信号的传输很可靠。

通过使用两个驱动电路做为接收机电路的CM范围，该发明也可使相应的发射机和接收机的地参考相对于另一个偏离到+/-电源电压。

所发明的信号系统的主要特性在下面权利要求1的特征部分提出。附图的简单描述

本领域的现有状态以及按照本发明构造的多个信号发射机和信号接收机电路的示范实施例现在将参考随带的附图做更详尽的描述，其中

图1是已知的LVDS系统功能的主要电路简图；

图2为了图解图1中所示的系统功能，图示了“单端”信号设备原则中所选择的电压在1.0和1.4V之间变化；

图3为了图解图1中所示的系统功能，图示了“差分”信号设备原则中所选择的电压在1.0和1.4V之间变化；

图4是表示早期已知的PECL系统功能的主要电路简图；

图5是表示早期已知的CML系统功能的主要电路简图；

图6是表示早期已知的GTL系统功能的主要电路简图；

图7是示意性的、部分地方用较详细的形式图解按照所发明的原则构造并适合于“单端”信号设备的信号发射单元的框图；

图8是示意性的、部分地方用较详细的形式图解按照所发明的原则构造并适合于“差分”信号设备的信号发射单元的框图；

图9是示意性的、用较详细的形式图解按照所发明的原则构造并适合于在“差分”(且也在“单端”)信号设备中接收信号的信号接收单元的框图；

图10表示发生在发射机输入或控制线上以及发生在连接上的电压变化的时间延迟；

图11是一简化的电路简图，图解在“差分”信号设备中按照所发明的特性在脉冲产生的脉冲沿有关的信号传输相位中的有关的电阻及/或电抗值；

图12目的是图解在“差分”信号传输中的连接上带低电压跳变或幅度的时间有关的信号图形；

图13目的是图解在选定的较高电压跳变上的对应的信号形状；

图14目的是图解被CMOS电路干扰的时间有关的信号电源电压和“0”电压或地电压；

图15是主要电路简图，图解3在带“时间扩展”脉冲沿时间的信号传输中缓冲电路及驱动电路的晶体管的排列；

图16表示了按照图15的电路排列，脉冲沿的时间上信号波形；

图17表示了时间上的信号图形以及按照图15的增加了的、双倍的电路；

图18表示按照图15进一步扩展的电路的脉冲沿的“理想”信号图形；

图19表示信号接收机终端电路的第一个实施例；

图20表示信号接收机终端电路的第二个实施例；

图21表示信号接收机终端电路的第三个实施例；

图22表示信号接收机终端电路的第四个实施例；

图23表示信号接收机的第一个实施例；

图24表示信号接收机的第二个实施例；

图25表示信号接收机的第三个实施例；

图26表示根据第一种配置的带辅助电阻的缓冲电路；

图27表示根据第一种配置但是阻值与图26中给出的值不同的带辅助电阻的缓冲电路；

图28表示一种电路排列，其中所有属于缓冲电路的晶体管可以被控制到一个高阻状态；

图29表示一种电路排列，其中接收机中所有的终端有关的晶体管可以被控制到一个高阻状态；

图30是使用了所发明的原则的发射机/接收机、接收机/发射机(收发信机)的简化的电路简图；

图31示意所发明的原则在两端都带终端的总线导线系统上的应用；以及

图32图示了一种电路排列，其中发射机适于发射与多个(3)接收机并列的携带信息的数字信号，且这种电路可实现发明的原则。遵循图1到6的较早的现有技术的描述

现在参考图1以及图2和3中所示的时间上的信号变化更详细地描述—FLVDS系统。

该系统需要一个脉冲发射电路(T)，一个连接或传输装置(TL)，以及一个脉冲接收电路(R)。

所示的连接(TL)包括两条线或导线，带有必需的保护性电路(S)，用于防止不希望有的放电电流。

晶体管“Cra”决定到发射机电路(T)的电流“I”。电流的大小由加到晶体管“Cra”栅极的电压来决定。

流到地电位的电流或是经过两个第一配合晶体管，或者经过两个第二配合晶体管，然后通过晶体管Crb。

在这种情况下，参考是对“差分”信号传输所做的，且当控制信号“+A”加到两个配合的晶体管时，会产生高的“IH”电流级别和电压级别，它们在接收机电路中(R)会在接收机提供的终端电阻(RTd)上产生一个正电压。

当控制信号“-A”加到两个第二配合的晶体管上时，会产生低的“IL”电流级别和电压级别，它们在接收机电路(R)中会在终端电阻RTd上产生一个给出负电压的电流。

这样的LVDS系统表现了对应于互补差分CMOS输出信号的特性且能够在终端电阻RTd的两个方向上驱动典型值大约为3mA的电流。

这方面值得注意的是，系统可用作“单端”信号系统(按照图2)或“差分”信号系统(按照图3)。

所选的驱动电流I由晶体管Cra和Crb决定，按照图2和3它们也适于调整信号和中心线的“Voa”和“Vob”到大约1.2V。

在这种情况下，信号特性的时间上的变化表现为数字“1”和数字“0”，带有参考图2和3的那种分开的电压沿，它说明LVDS信号的幅度是峰峰值0.4V。

图1中所示的系统可用于CMOS和BiCMOS技术，则晶体管可以是NMOS及/或PMOS类型。

这方面将会注意的是，即使晶体管具有NMOS晶体管和PMOS晶体管的形式，但PMOS晶体管需要一个较高的给定信号电源电压或驱动电压以供操作，这就意味着驱动电压不能过分地低。PMOS晶体管的功能在2V电压以下很可能有危险，因此实际中使用这样的电路就很困难。

在图2中信号的一个沿标为“Fa”，而最邻近的沿标为“Fb”。信号“F”的台阶电压或电平标为“Fc”。

在图3中，信号的沿标为Fa和Fa′，而信号的另其它沿标为Fb和Fb′。信号电平标为Fc和Fc′。

图4表示较早已知的PECL系统的原理，其中发射机电路使用两个发射机有关晶体管的射极电路。

在这种情况下，由驱动电路(D)预连接发射机电路(T)，驱动电路(D)带两个晶体管和接到地电位的恒流源。

本系统也适于CMOS技术并使用成对配合的四个晶体管，因此驱动电路D的输入信号或控制信号要激励两个晶体管(一个在驱动电路中，一个在信号发射电路或缓冲电路中)，以便驱动流经连接和终端电阻(阻抗)的电流。

图5是表示CML系统功能的原理电路图，CML系统实质上与参考图4所描述的一样，除了其它事情，因为恒源源连到地电位。

但是，在这种情形中，发射机电路的两个晶体管的集电极电路每个都连到连接(TL)的对应导线上。

关于图6中所示的GTL系统，可以说该系统只包括带一个发射机有关晶体管的单端信号系统，尽管这个晶体管直接连到“0”电位或地电位。

这个系统包括一个发射机(T)和保护电路(S)，传输线(TL)以及接收机(R)。

发射机晶体管(T1)连到“0”电位或地电位，晶体管(T1)响应产生在“栅极”的控制信号从高阻抗状态切换到具有明确的电阻特性的低阻抗状态，这种变化会通过导线或线(TL)向接收机(R)发一脉冲。

在这种情况下，电压从信号电源电压1.2V变化到大约0.4V，与由脉冲沿Fa和Fb限定的脉冲的所示的时间图相一致。

也可看到这类系统不能适应于选定的输出阻抗，且电流消耗大约为20-40mA。

在这种系统中的信号传输只受降低连接(TL)上所选择的信号电压电平(1.2V)影响，且接收机没有内部的终端。目前优选的发明实施例的描述

所发明的信号系统建议的示范实施例现在参考图7和随后有关CMOS技术内且主要是带NMOS晶体管的应用的图进行描述。

在下面的描述中假设必要的终端负载值选在50ohms，尽管本领域的技术人员会肯定可选择非50ohms的终端负载值。

图7对信号发射电路做更详细的图解，该电路包括两个缓冲电路有关的NMOS晶体管并适于单端信号设备，而图8对信号发射(T)电路做更详细的图解，该电路包括四个缓冲电路有关的NMOS晶体管并适于差分信号设备。

图9是示意性框图，尽管有些部分比较详细，它图解了主要适于差分信号设备的信号接收(R)电路。带终端电路81的线90b在单端信号设备中不需要，并且参考电压(Ref)要加到接收机电路82。

因此，这里示意了一种信号系统，它适于数字信号并包括一个信号发射机(T)70和一个信号接收机(R)80，以及一个连接发射机和接收机的连接(TL)90。发射机具有驱动级71和输出缓冲电路71＇，它包括几个、二个(按照图7)或四个(按照图8)、NMOS晶体管。

图7用于表示单端信号设备的电路，带只具有一个单导线90a的传输线90。

该电路包括两个配合的晶体管71a、71b，其中第一个晶体管71a通过一个连接端一例如源极连接端—连接到“0”电位或地电位，而另一个晶体管71b则通过第二种连接端—例如漏极连接端—连接到导线72上产生的信号电源电压的最高正电平。

第一个晶体管71a的一个连接端—例如漏极—直接连接到第二个晶体管71b的第二种连接端—例如源极—上，导线90a从这个连接端引出来。

两个NMOS晶体管71a和71b响应接收到的控制信号共同受到控制或驱动，该信号产生于电路内部，在图示的情况下它包括线73上的一个CMOS类的信号，具有对应于系统电压或电源电压的幅度，也就是3.3V。晶体管的这种共同的控制被调整为使得所述的晶体管中的一个显示具有以电阻为主的特性的低阻抗状态，而另一个晶体管则显示高阻抗状态，反之亦然。将参考图11就所选择的阻抗值及/或电阻值方面对此进行更详细的阐述。

驱动电路71类似于图8所示的驱动电路的结构，因此将只参照图8进行描述。

当在导线73上收到控制信号时，晶体管71a变为导通或阻断的并显示低阻抗特性，而晶体管71b打开并显示高阻抗特性。

更具体的是，在图8实施例的情况下，所选的输出缓冲器71′包括四个NMOS晶体管，其中两个(71a和71d)互相配合并适于对线74上产生的反转的信号共同起作用，而其中所剩的两个(71b和71c)互相配合并适于对线74a上产生的非反转的信号共同起作用。

对应的导线74和74a上的每个信号用于同时分别激励和影响对应的信号所属的每个晶体管对71a、71d和71b、71c。

可以提供一种发射机70，传递给它的输入信号或控制信号从导线或线73上来，可通过导线73a、经过奇数个信号放大及/或属于驱动电路的信号反转级75，所述的级表示为三个顺序连接的级75a、75b、75c如此形成反转的信号且也是可以提供的；也可通过导线73b、经过偶数(包括0)个信号放大及/或属于驱动电路的信号反转级76，这偶数个级76表示为两个顺序连接的级76a和76b，如此形成所述的非反转信号。所有这些级在称为驱动级71中互相配合，形成所述的驱动级。

实际上，必须使导线74a上的反转信号和导线74上的非反转信号同时产生，这可在时延电路的协助下实现。这些时延电路没有详细表示出来，但是可以结合在一个或更多的上述的级中，例如级76a，可以电路76a′的形式，或者依靠电路76a和76b或电路75a-75c的设计来实现。

在导线或线72上产生的以及驱动包括在输出缓冲电路71′中的NMOS晶体管的信号电源电压选在低于1.0V的电平上，最好是选在大约0.8V-0.4V的电平上，图示的情况为0.5V。

上述的输出缓冲70′以及其中包括的NMOS晶体管被设计并调整为形成实际上最可能的“电阻性”的发射机阻抗，并包括一个称之为电阻特性的终端阻抗且该阻抗在接收机80中连接，而且也包括一个对应的阻抗连接，以此使信号的传输最佳化，正如随后参考图11所做的描述，而且会衰减从失调的端有关电路来的反射，这些反射否则会导致失真的信号，这失真的信号反过来又会产生时间误差并产生增大了的干扰性辐射。

作为这种优化的一个结果，每个由发射机发射的信号将会被指定为一种形成跳沿的电压跳变，这种跳变一般来说低于导线或线72上的信号电源电压并且在良好适配和最佳化的电阻及/或阻抗值的情况下将对应于，或至少基本上是对应于，导线72上的信号电源电压的一半。

每个信号反转级75a、75b、75c和76a、76b分别包括两个晶体管78a和78b并且按照图7或8进行连接。

在级75a和75b中选择的时间延迟75a′和75b′将与级76a中选择的时间延迟76a′相对应。

图9是信号接收机(R)80的框图，其中与导线或线90a、90b上的“差分”信号相适应的CMOS适配电路方案将使某些模块变得更清楚一些。

这种情况下特别重要的是信号接收机80包括一个显示低阻抗电阻特性的终端网络81且该网络包括两个晶体管，最好是两个NMOS晶体管，每个提供一个连接端或导线90a、90b。

图9中所示的晶体管81a和81b的连接适合于单端信号设备的情况，目的是为接收机电路82的非连接的输入(Ref)提供一个参考。

在差分信号设备的情况下，每个导线90a、90b的晶体管可连至“0”电位或地电位、或选择性地连到电源电压或信号电源电压，尽管在图11中列举的是一半的值。这就在不取消高灵敏度要求的情况下使接收电路节约3功率。

令通过终端网络81接收的信号通过具有已知的结构的一信号放大电路82、一信号变换电路83，以及一个具有已知结构的CMOS门84，然后作为一个CMOS适配且电路内部适配的信号脉冲呈现在输出导线85上，该脉冲在系统电压电平和0电平之间变化。

图10表示连接90的两个导线90a和90b上的信号形状，此处形成均值的蜂蜂电压在0.15和0.35V之间变化，均值处于0.25V上。

图10也表示了导线73上产生的CHOS适配的输入或控制信号。

导线85上的CMOS适配的输出信号与导线73上所示的输入信号具有相同的形状。

图11表示了一种电路布置，其中在发射机电路中激励的缓冲电路有关的NMOS晶体管具有期望的电阻及/或阻抗适配值，可在发射机有关的输出电路、接收机有关的输入电路以及连接90的阻抗之间适配。可理解的是所示的状态是带有示范性和特殊的电阻值的理想状态。

图8中给出的晶体管识别的参考为了清楚起见在图11中也给出了。

图12表示的是低电压跳变或幅度以及低信噪比的差分信号传输情况下，连接90的两个导线90a和90b上时间上的信号波形。

在这种情况下，信号跳度在0.1和0.4V之间而且信号电源电压72为0.5V。

图13表示的是较高电压跳变或幅度以及较高信噪比情况下连接90的两个导体90a和90b上的时间上的信号波形。

在这种情况下，电压跳变在0.2和0.6V之间而且信号电源电压72为0.8V。

图12和13中所示的信号沿或脉冲沿用图3中使用的同样的参考符号来标识。

图14表示的时间上受干扰的(由CMOS电路)的信号电源电压72，平均值为0.8V。图14也表示了“0”电位或地电位在时间上的变化，它也受到了内部电路的干扰。

注意到所表示的脉冲和电压时间上的变化是由于电路内部的切换，因此可以实时地变化。

但是，电压上发生的变化比这里所示的要小也不是异常的。

回到图9所示的接收机电路80，可以看到这个电路能够接收和识别较低的携带信息的电压，该电压带很小的电压变化及/或0跃变。

因此，接收机82可包括一个单个的差分级，该差分级又根据已知技术包括一对PMOS晶体管(见图9)。

差分级在较低的CM范围内操作，因此需要较少的功率并产生较少的时间误差。

较低的CM范围，一般来说意味着从“0”到略微比电源电压的一半多一点，尽管低于“0”的电压当然也可能产生，例如低到-0.6V的电平。

如果晶体管的具有称之为电阻特性的低阻抗值需要调整，可通过给连接90的导线90a和90b接上串联电阻或并联电阻来实现，正如下面参考图26和27更详细解释的那样。

图15是原理性的电路图，表示带“时间延迟”或时间扩展的信号沿时间的信号传输中所用的缓冲电路71′、晶体管的排列以及驱动电路71。

已经发现，当根据图7或8而建立信号沿时，切换时间可能是特别的短，产生很短的上升和下降时间，这里由于反射干扰，产生的谐波会导致辐射和受损伤的接收。

图15表示了这些问题的一个解法，其中相配合的晶体管对按顺序被激励。

根据图15，在图16中给出的第一时间段t1中晶体管71a、71d被导线74上产生的脉冲所激励，而晶体管71c和71b在同一时间内被导线74a上产生的脉冲解除激励。

在随后的时间段t2中，晶体管71b′和71c′被导线74′上的脉冲解除激励，而晶体管71d′和71a′在同一时间内被导线74a′上产生的脉冲所激励。

假设处于激励态的晶体管具有电阻值或阻抗值(例如100欧姆)，发射机电路的总电阻值在从时间段t1到时间段t2的过程中会降到所述值的一半，通过导线的电流会增加。

由激励的电容79引起的平滑的或均衡的电压上升在图16中以虚线表示出来。

在反转及/或时间延迟级75d和75c中选择时间差t2-t1。

图16表示的是只通过所选电阻值或阻抗值(100欧姆)的两级激励而给出的类似正弦形状的信号沿Fa。

图17表示使用四个级时的信号沿Fa的形状，这四个级通过平滑的电压上升而互相延迟到同一程度，通过图15中所示的电路调整可以很容易地实现这一点，也是很容易理解的。

图18表示的是形成一个更类似正弦形的信号沿的可能性，通过从多个已存在的级中分别选择级并在每个单个的级的激励之间适配时间段长度来实现。

显然，在反转的情况下同样的方法会导致信号沿Fb的对应的时间扩展，尽管这方面没有详细描述。

图15中所示的电路排列用于提供条件以形成适配的、缓慢上升或下降(尽管未表示出来)的信号沿，其中晶体管对71a、71d的阻抗值(即100欧姆)被激励而另一晶体管对71b、71c被解除激励(产生无限大的电阻)，随后又一对晶体管71a′、71d′被解除激励且又一晶体管对71b′、71c′被激励，总共给出一半的电阻值。

通过较慢的上升或下降后沿可以减小辐射和感性电源的电感效应。

另外，所示的电容79会平滑形成信号沿时产生的电压变化。

当选择了很多个时间段时(例如图18所示)，晶体管对所需的信号可以从一反转级的单链75a-75d等等中得到。

图19表示了属于信号接收机80的终端电路81的第一个示范实施例。

在这种情况下，对称的100欧姆电阻器或电阻在信号导线90a和地或“0”电位以及信号电源电压之间连接。在这种情况下，信号信息将围绕着0.25V的平均值点对称地产生。

将会观察到“0”电位不必一定是“0”或地电位，也可能为正以及在某些情形下甚至可能是负的，中心值点也有相应的改变。

图20用于表示一种对称的适配，其中所选的60欧姆电阻和300欧姆电阻抬高了信号信息电平。相对的电阻值降低了电平。

在单端信号设备以及随后的激励情况下可以使用电源电压，而不是信号电源电压(0.5V)。

当然，所选的电阻值可以变动以形成不同的电压。

图21表示差分信号设备中50欧姆电阻连到“0”电位，且图22表示50欧姆电阻连到信号电源电压，以便使信号信息电压关联到“0”电位或信号电源电平(电源电平)。

这种适配将与接收机被设计或适配的接收电平有关而生效。

图19-22中表示的终端电路可以做成是电路内部的或电路外部的。

图21和22中所示的电路也可以在没有内部电流源的情况下构造。

用晶体管替换图19-22的示范实施例中所示的电阻也处于本发明的范围之内，该晶体管被驱动到低阻抗状态，显然优选的称之为电阻的特性，必要的时候要通过激励辅助电阻来进行。

图23用于表示信号接收机的第一个示范实施例，带有为一跃变或切换电压或电平的内部参考，这里发生在发射机一边以及由控制信号引起的电压变化可以计算。

图24用来表示图23中所示的电路可包括一外部电压参考。

图25用于表示电压参考可通过具有相同或不同值的高欧姆值的电阻R1、R2为中介点联于地电位或一个电压值。

图23-25所示的非端接的接收机可以按照图19-22中的一个连接到所选择的终端电路上，或按照这些图的组合来进行。

这就假定发射机和接收机中的信号电源电压分别进行了适配，使得信号电平对称地处于接收机跃变或切换电平的周围。

发射机信号电源电压可与接收机信号电源电压相同或不同。

图26和27用于表示替代所示的缓冲电路及/或所示的终端电路81的方案。

图26表示用于提供5欧姆的低阻抗值或无穷大阻抗值的晶体管71a、71b，依赖于所选择的状态提供，并表示了为导线90和接收机适配(80)而连接串联电阻器R3(45欧姆)，以便获得对所选的，例如50欧姆的值进行适配。

图27表示串联到电阻R4(40欧姆)以及一个线路有关的电阻R5(5欧姆)上的晶体管71a、71b。

如图26和27所示将一个或多个电阻与一个或多个晶体管混合的原则也可用作信号接收机80中的终端网络81。

当存在较好的处理容限时，即对于电阻来说较低，允许这些相对于处在激励态的晶体管的值保持主要地位(较大)会有好处，以便改善整个的容限。

也会看到的是驱动电路的电源电压和缓冲电路的信号电源电压可能有不同的“0”电位及/或地电位。

“0”电位也可能连到地，或通过一选定的电阻(图20中的R10)连到地层。

降低信号电源电压77也是可能的，这样所述的电压会相对于地电位或“0”电位而替换，例如在+0.2V和-0.2V之间。

在某种程度上信号电源电压的选择是与速率有关的，即在某种合适的CMOS技术条件下以及50Mbit/s以上时该值最好是0.3-0.4V，而在较高速率情况下则处于较低的+0.2V电平上。

所选择的发射机电源电压和接收机电源电压将不影响信号输出和信号传输，信号电源电压的选择也是如此。

按照图23到25，使差分信号设备相对于非终端匹配的接收机电路生效也是处于本发明的范围之内的。

图28用于表示一种电路装置，其中缓冲电路的所有晶体管可以被控制到高阻抗状态。

为此，使用了一个PMOS晶体管75e，控制信号可将其带入显示高阻抗特性的状态，此时级75e和级76b都可以进入一种状态，在此状态中导线74和74a上产生“0”电位，这是通过被激励的低电阻的晶体管75f和75f′来实现的，结果所有的缓冲电路的晶体管都采纳了显示高阻抗特性的状态。

当缓冲电路的所有晶体管都呈现为高阻抗特性的状态时，所选择的晶体管可被另外的电路71K影响为显示所称的电阻特性。

这些晶体管现在都选为能代表所需对于终端网络的电阻有关的阻抗值。

图29用于显示一种电路装置，其中属于接收机80中的终端网络81的所有晶体管都能被控制到高阻抗状态。

为此，控制信号被送到晶体管75g、75h、75i和75j，使晶体管进入高阻抗状态。

辅助电阻及/或阻抗可以用前面描述的方式激励。

图30是发射机/接收机单元(收发信机)的简化的电路图，其中可以使用根据本发明描述的缓冲电路/终端网络(或者没有)。

发射机70可以通过连接90与接收机80一起进入发射模式，而且接收机80′可以关断阻止信号接收或打开接收信号。

在这方面，可以包括缓冲电路有关的晶体管(71a′、71b′及71c′、71d′分别地)以形成适配的终端网络。

这个网络连接到信号接收一边。

图31表示所发明的原则用于两端都带有适配终端81的总线式导线90′。类似于图30中的实施例，发射机70可以发送携带信息的信号到一个或多个接收机80′及/或80″。

终端网络81也可以是接收机的一个电路内部的网络。

图32表示一种电路装置，其中发射机70用于并行发射携带信息的数字信号到多个(三个)接收机80，80′，80″，此处可使用所发明的原则。

这就提供了条件使得信号可以扩大到所规划的分布式网络。

这需要在驱动能力上的增加以及输出阻抗上的减少，以便保持信号电平(也见图31)。

根据图28，一个可断开的驱动单元也可用于驱动单元中，此处要求一可变的驱动电容。

当提供了两个具有不同驱动电容的缓冲电路，一个带有单驱动电容，图8，(或50欧姆)，而另一个带另一种驱动电容，例如双驱动电容(或25欧姆)，驱动电容可以在0，1，2，3四级时间中变化Z_ut二，无穷大、50欧姆、25欧姆或17欧姆，通过结合上述的驱动电容来实现。

很自然，作为一种简单的补充方法也可增加更多的级。

在上述中，而且也在随后的权利要求中，“电阻”特性这种表达方法是为了澄清本发明的重要特性而使用的，并且用于定义所选晶体管的一个特定的级。

除了所选的表达方法的一般解释，该表达方法也有一种特殊的解释。

因此，为所用的晶体管选择的电压值应该互相适配，使得漏连接端和源连接端之间的线性电阻成分占主要地位，这也是处于本发明的应用范围之内的。

更具体的是，这意味着NMOS晶体管的电阻值在变化的电压中要恒定，或至少一般是恒定的。

可以理解的是本发明不受限于前面的描述和其中表示的示范实施例，而且在下面的权利要求所定义的发明概念范围内可做修改。

Claims (38)

1.一个信号系统适用于数字信号并包括通过一个指定为第一电压电平的系统电压提供电压的一个信号发射机和一个信号接收机，以及一个连接发射机到接收机的连接，其中信号发射机具有一个输出缓冲电路，该电路包括两个串联的晶体管，连接于适配于高的携带信息的数字有关的输出信号的电压和适配于低的携带信息的数字有关的输出信号的电压之间，其中一个所述的晶体管(71a)连接到信号电源电压的最低电平，如“0”电位或地电位，并且另一个晶体管(71b)连接到上述信号电源电压(72)的最高电平，其中执行发射携带信息信号的连接(90)的一根导线(90a)连接在上述晶体管之间，其中所述的适配于一个高的携带信息的信号的信号电源电压被选定在一个低于所述的上述系统电压的第一电压电平的电压电平上，并且其中响应一个接收的控制信号对上述晶体管(71a，71b)的控制或驱动，诸如形成上述携带信息输出信号，将使上述晶体管从一个高阻态转变到低阻态，其特征在于，当在低阻态时，晶体管被驱动到表现电阻性，或至少是适配于一个连接的阻抗值的主要是电阻性的阻抗值；其中那两个串联的晶体管是相同类型的；并且其中上述的控制信号适配于驱动一个晶体管到高阻态，另一个晶体管到低阻态。

2.一个根据权利要求1的信号系统，其特征在于第一个晶体管(71a)的一个连接端连接到“0”电位和/或地电位，同时第二连接端连接到所述导线(90a)和第二晶体管(71b)的第一连接端，其中第二连接端连接到正信号电源电压(72)；并且两个晶体管(71a，71b)被构造为响应接收的控制信号(73)同时改变它们的状态。

3.一个根据权利要求1或2的信号系统，其特征在于，选定的缓冲电路的晶体管的主要为电阻性的阻抗值，可选带一个辅助电阻，连接阻抗值和主要是电阻性的值的接收机阻抗值是相同的或基本相同。

4.一个根据权利要求1，2或3的信号系统，其特征在于，提供给第二晶体管的信号电源电压低于1.5V。

5.一个根据权利要求4的信号系统，其特征在于，信号电源电压的值根据接收机要求的最小信噪比选定。

6.一个根据权利要求1的信号系统，其特征在于，对信号发射驱动和缓冲电路选择相互同样的工艺，以及对信号接收终端和接收机电路选择相互同样的工艺。

7.一个根据权利要求1的信号系统，其特征在于，缓冲电路有关的晶体管根据CMOS工艺制造。

8.一个根据权利要求1或7的信号系统，其特征在于，晶体管是NMOS晶体管。

9.一个根据权利要求1，7或8的信号系统，其特征在于，提供给第二晶体管(71b)的信号电源电压是正电压。

10.一个根据权利要求1，7，8或9的信号系统，其特征在于，两个串联的晶体管可以用于单端信号设备，以及4个成对串联的晶体管可以用于差分信号设备。

11.一个根据权利要求1，7或10的信号系统，其特征在于，所述的输出缓冲电路包括至少两个NMOS晶体管，其中一个或者两个配合并适于被一个翻转的控制信号控制或驱动，并且其中一个或两个配合并适于被一个非翻转的控制信号控制或驱动；上述的两个控制信号的每一个用于同时地激励和控制相应的晶体管。

12.一个根据权利要求11的信号系统，其特征在于，送到发射机的输入或控制信号可以由奇数次信号放大和/或信号翻转级提供，形成上述翻转的信号，也可以由偶数(包括0)次信号放大和/或信号翻转级提供形成上述非翻转的信号。

13.一个根据权利要求12的信号系统，其特征在于，翻转的信号和非翻转的信号可以借助时延电路同时产生。

14.一个根据权利要求1，9或11的信号系统，其特征在于，驱动所述NMOS晶体管的信号电源电压低于1.0V，优选在0.8-0.4V左右。

15.一个根据权利要求1，11或12的信号系统，其特征在于，所述的输出缓冲电路通过相应的晶体管被构造并适配，以形成在信号发射中所选的主要为电阻的发射机阻抗。

16.一个根据权利要求1或5的信号系统，其特征在于，携带信息的输出信号被指定了一个或多个在对应于或至少总体上对应于信号电源电压一半的合适的阻抗值上的电压跳沿或电流跳沿。

17.一个根据权利要求1或11的信号系统，其特征在于，信号接收机包括一个显示所谓电阻特性的终端网络。

18.一个根据权利要求17的信号系统，其特征在于，终端网络包括至少两个晶体管，优选是两个NMOS晶体管。

19.一个根据权利要求17的信号系统，其特征在于，允许一个通过终端网络接收的信号，在该信号在输出线上形成一个适配于电路的信号之前通过一个信号放大电路、一个信号变换电路和一个门。

20.一个根据权利要求1的信号系统，其特征在于，信号接收机包括差分级以适于接收小电压跳变信号和低电压电平信号。

21.一个根据权利要求7或20的信号系统，其特征在于，差分级包括一对PMOS晶体管。

22.一个根据权利要求17的信号系统，其特征在于，在差分信号发射情况下，终端网络包括至少两个电路，这些电路显示出所谓的电阻特性，并连接于连接的相应导线和“0”电位、地电位，另一方面是信号电源电压或电源电压之间。

23.一个根据权利要求17的信号系统，其特征在于，在单端信号发射的情况下，终端网络包括至少两个电路，这些电路显示出所谓的电阻特性，并连接于一个连接导线和，一方面是“0”电位或地电位，另一方面是信号电源电压或电源电压之间。

24.一个根据权利要求1或11的信号系统，其特征在于，包含在缓冲电路中的晶体管可以被一个延时电路激励，以延时或扩展携带信息信号的上升沿和/或下降沿。

25.一个根据权利要求24的信号系统，其特征在于，延迟的信号边沿在电容的作用下形成一个正弦形式。

26.一个根据权利要求24或25的信号系统，其特征在于，用于多对连续地时延的晶体管的控制信号来自一个并且是同一个信号翻转级链。

27.一个根据权利要求1的信号系统，其特征在于，接收机的终端电路被构造并适于接收位于接收电路的一个选定的CM范围的信号。

28.一个根据权利要求1的信号系统，包括一个第一发射机/接收机单元(图30中的70，80′)，一个发射导线或线(90)和一个第二接收机/发射机单元(80)，其特征在于，发射机包括一个具有两个串联的低阻抗并且导线匹配的晶体管(71a，71b)的缓冲电路。

29.一个根据权利要求28的信号系统，其特征在于，发射机包括4个按对串联的晶体管。

30.一个根据权利要求28或29的信号系统，其特征在于，发射机还包括成对串联的晶体管，以形成长上升时间的脉冲边缘。

31.一个根据权利要求28的信号系统，其特征在于，属于缓冲电路(71′)的所有晶体管都计划采用高阻值响应控制信号，以阻断发射机电路。

32.一个根据权利要求1的信号系统，其特征在于，所述的控制信号用于激励晶体管(75e)。

33.一个根据权利要求31或32的信号系统，其特征在于，当在邻近的接收机接收信号时，与缓冲电路有关的属于所选的发射机的晶体管(分别是71a′，71b′，71c′，71d′)被另一个电路(71k)激励为显示低阻并且主要是电阻值以形成匹配的终端网络。

34.一个根据权利要求31的信号系统，其特征在于，多个接收机/发射机单元(70，80′)被连接到一个总线(90′)，并且该总线包括一个终端网络。

35.一个根据权利要求34的信号系统，其特征在于，至少有一个终端网络包括一个用于信号接收机的内部电路网络。

36.一个根据权利要求28的信号系统，其特征在于，包含在接收机电路中并具有显示出所谓电阻特性的晶体管(75g、75h、75i、75j)的终端网络(81)可以被控制信号激励和解除激励。

37.一个根据权利要求36的信号系统，其特征在于，解除激励的晶体管给出高阻值，同时接收机显示出未终端匹配的特性。

38.一个根据权利要求1或28的信号系统，其特征在于，发射机和/或接收机包括缓冲电路有关的或终端网络有关的晶体管，它们共同形成一个具有第一种单一驱动电容的排列，以及一个具有第二种双驱动电容的排列；并且通过控制信号可以将这些排列结合起来。

Images