CN113272954A - 具有输入-输出隔离的封装晶体管器件和形成具有输入-输出隔离的封装晶体管器件的方法 - Google Patents

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Abstract

提供了封装晶体管器件，包括在封装晶体管器件的基部上的晶体管，晶体管包括控制端子和输出端子、电耦合在输入引线和晶体管的控制端子之间的第一接合线、电耦合在输出引线和晶体管的输出端子之间的第二接合线、以及物理地在第一接合线和第二接合线之间的隔离材料，其中隔离材料被配置为减小第一接合线和第二接合线之间的耦合。

Description

具有输入-输出隔离的封装晶体管器件和形成具有输入-输出 隔离的封装晶体管器件的方法
技术领域
本发明一般地涉及射频(RF)晶体管，并且更具体地，本发明涉及具有在封装RF晶体管的输入信号和输出信号之间的隔离的封装RF晶体管。
背景技术
封装RF功率器件通常包括安装在基部上并封闭在封装中的晶体管管芯。RF输入信号通过从封装外部延伸到封装内部的RF输入引线被提供给晶体管，并且RF输出信号通过从封装内部延伸到外部的RF输出引线从器件传递。输入匹配电路可以被包括在封装内，并且可以连接在RF输入引线和RF晶体管的输入端子之间。输入匹配电路在晶体管的基本工作频率下提供晶体管的输入处的阻抗匹配。输出匹配电路也可以被包括在封装内，并且可以连接在RF晶体管的输出端子和RF输出引线之间。输出匹配电路可以在晶体管的基本工作频率下提供晶体管的输出处的阻抗匹配。
RF晶体管可以包括大周边(periphery)晶体管管芯，该大周边晶体管管芯包括在公共基板上并联电连接的多个分立晶体管单元。输入匹配可以对这样的器件尤其有益，因为它可以增加器件的可用带宽。进一步地，必须仔细地选择输入和/或输出匹配网络的元件的阻抗值，以避免产生奇模振荡。阻抗值的选择，包括通过接合线长度的合适电感的选择，可以限制匹配网络的拓扑。
封装RF功率器件具有气腔和包塑(overmold)配置。在气腔配置中，封装RF功率器件的诸如匹配网络的部件和/或晶体管管芯之类的元件可以设置在封装RF功率器件内的气腔中。在包塑的塑料(OMP)配置中，封装RF功率器件的元件可以被封包在聚合物材料中，该聚合物材料围绕并接触封装RF功率器件的器件和接合线。
发明内容
本文所描述的各种实施例提供了具有在输入接合线和输出接合线之间的增加的隔离的晶体管器件。
依据本发明的实施例，提供封装晶体管器件，封装晶体管器件包括在封装晶体管器件的基部上的晶体管，晶体管包括控制端子和输出端子，电耦合在输入引线和晶体管的控制端子之间的第一接合线，电耦合在输出引线和晶体管的输出端子之间的第二接合线，以及物理地在第一接合线和第二接合线之间的隔离材料，其中隔离材料被配置为减小第一接合线和第二接合线之间的耦合。
在一些实施例中，晶体管包括并联电连接的多个单位单元晶体管。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。有损电介质隔离材料可以包括大于0.1的损耗正切。
在一些实施例中，封装晶体管器件还可以包括容纳晶体管的封装，其中输入引线和输出引线从封装延伸。
在一些实施例中，隔离材料的一部分接触封装。
在一些实施例中，封装包括气腔，以及第一接合线的至少一部分与第二接合线的至少一部分延伸到气腔中。
在一些实施例中，封装包括塑料包塑。
在一些实施例中，隔离材料被设置在晶体管上方。
在一些实施例中，控制端子在晶体管的第一侧上并且输出端子在晶体管的与第一侧相对的第二侧上，多条第三接合线从晶体管的第三侧延伸到晶体管的第四侧，并且晶体管的第三侧和第四侧不同于第一侧和第二侧。
在一些实施例中，第三接合线中的第一第三接合线的第一部分在晶体管上方在第一高度处延伸，以及第三接合线中的第二第三接合线的第二部分在晶体管上方在大于第一高度的第二高度处延伸。
在一些实施例中，隔离材料包括多个金属段。
在一些实施例中，多个金属段在基本上垂直于晶体管的顶面的方向上延伸。
在一些实施例中，隔离材料包括金属墙。
在一些实施例中，金属墙在基本上垂直于晶体管的顶面的方向上延伸。
在一些实施例中，隔离材料被配置为连接到接地信号。
在一些实施例中，隔离材料被配置为电浮置。
在一些实施例中，隔离材料包括金属网。
在一些实施例中，封装晶体管器件还包括电耦合在输入引线和控制端子之间的输入匹配电路，并且第一接合线是输入匹配电路内的电感性元件。
依据本发明的进一步实施例，提供封装晶体管器件，封装晶体管器件包括在封装晶体管器件的基部上的晶体管，晶体管包括在晶体管的相对侧上的控制端子和输出端子，连接到控制端子的第一电感器，连接到输出端子的第二电感器以及在第一部分和第二部分之间的隔离材料，第一电感器包括第一部分，第一部分在比晶体管的顶面距离基部更远的第一层面处延伸，第二电感器包括第二部分，第二部分在比晶体管的顶面距离基部更远的第二层面处延伸，其中隔离材料被配置为减少第一电感器和第二电感器之间的耦合。
在一些实施例中，隔离材料电连接到参考信号。
在一些实施例中，第一电感器是阻抗匹配电路或谐波抑制电路的部件。
在一些实施例中，封装晶体管器件还包括容纳晶体管的封装，其中输入引线和输出引线从封装延伸，并且输入引线连接到控制端子，且输出引线连接到输出端子。
在一些实施例中，隔离材料的一部分接触封装。
在一些实施例中，封装包括气腔，并且第一电感器的至少一部分和第二电感器的至少一部分延伸到气腔中。
在一些实施例中，封装包括塑料包塑。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。在一些实施例中，有损电介质隔离材料包括大于0.1的损耗正切。
在一些实施例中，隔离材料包括多条接合线。
在一些实施例中，接合线中的第一接合线的第一部分在晶体管上方在第一高度处延伸，以及接合线中的第二接合线的第二部分在晶体管上方在大于第一高度的第二高度处延伸。
在一些实施例中，隔离材料设置在晶体管上方。
在一些实施例中，隔离材料包括多个金属段。
在一些实施例中，多个金属段在基本上垂直于晶体管的顶面的方向上延伸。
在一些实施例中，隔离材料包括金属墙。
依据本发明的进一步实施例，制造封装晶体管器件的方法包括提供晶体管，晶体管包括在晶体管的相对侧上的控制端子和输出端子，将第一接合线连接到控制端子，将第二接合线连接到输出端子，将隔离材料放置在晶体管上在第一接合线和第二接合线之间，其中，隔离材料被配置为减小第一接合线和第二接合线之间的耦合，以及提供封装以包封晶体管、第一接合线、第二接合线和隔离材料。
在一些实施例中，提供晶体管包括提供在封装晶体管器件的气腔内的晶体管。
在一些实施例中，隔离材料延伸到气腔的侧墙中。
在一些实施例中，其中将隔离材料放置在晶体管上包括提供在第一接合线和第二接合线之间的多条第三接合线。
在一些实施例中，提供封装包括将塑料包塑放置在晶体管上，以及将隔离材料放置在晶体管上包括使塑料包塑凹进。
在一些实施例中，使塑料包塑凹进包括在塑料包塑中提供多个凹部，以及在多个凹部中提供金属材料。
在一些实施例中，使塑料包塑凹进包括提供在晶体管上延伸到塑料包塑中的沟槽，以及在沟槽中提供金属材料。
在一些实施例中，隔离材料被配置为连接到接地信号。
在一些实施例中，隔离材料设置在晶体管上方。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
在一些实施例中，有损电介质隔离材料包括大于0.1的损耗正切。
附图说明
包括附图以提供对本发明的进一步理解并且附图被包含在本申请中且构成本申请的一部分，这些附图图示了本发明的某(一个或多个)实施例。
图1A是示例封装RF功率晶体管器件的立体图。
图1B是图1A的封装RF功率晶体管器件的示例布局的功能框图。
图2A是包括RF功率晶体管、输入匹配电路和输出匹配电路的封装晶体管器件的示意性电路图。
图2B是图2A中图示的封装晶体管器件的示例物理布局。
图3是包含接合线的封装晶体管器件的示意性侧视图，其图示了其中可以发生的寄生耦合。
图4是根据本发明的封装晶体管器件的立体图，其利用隔离材料来减小输入接合线和输出接合线之间的耦合的效应。
图5是包含图4的实施例中图示的隔离材料的模范封装晶体管器件的示意图。
图6A和图6B是图示了根据本发明的实施例的封装晶体管器件的仿真性能的曲线图，相比于传统的封装晶体管器件的仿真性能。
图7A和7B是图示了图5的包含隔离材料的模范封装晶体管器件的测量性能的曲线图，相比于传统的封装晶体管器件，传统的封装晶体管器件除了不包括隔离材料之外，与模范封装晶体管器件相同。
图8A是根据本发明的实施例的包含接合线作为隔离材料的封装晶体管器件的立体图。图8B是图示了图8A的封装晶体管器件的隔离材料的配置的截面视图。图8C是图示了图8A的封装晶体管器件的隔离材料的附加配置的截面视图。
图9A是根据本发明的进一步实施例的包含隔离接合线作为隔离材料的封装晶体管器件的立体图。图9B是图示了图9A的封装晶体管器件的隔离材料的配置的截面视图。图9C是图示了图9A的封装晶体管器件的隔离材料的附加配置的截面视图。
图10A和图10B是图示了根据本发明的进一步实施例的隔离材料的示意性截面视图。
图11A-图14B图示了根据本发明的一些实施例的利用塑料包塑制造封装晶体管器件的示例实施例。
图15A-图16B图示了根据本发明的一些实施例的利用塑料包塑制造封装晶体管器件的附加示例技术。
具体实施方式
现在将参考其中示出了本发明的实施例的附图在下文中更全面地描述本发明的实施例。然而，本发明可以以许多不同的形式被实施并且不应被解释为限于这里阐述的实施例。而是，提供这些实施例使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达本发明的范围。相同的标号始终指示相同的元件。
依据本发明的实施例，提供了封装晶体管器件，该封装晶体管器件包括放置在输入接合线和输出接合线之间的隔离材料以减少它们之间的耦合。这些输入接合线和输出接合线可以用于将封装晶体管器件的晶体管耦合到封装晶体管器件的相应的输入引线和输出引线，并且还可以用于为封装晶体管器件提供阻抗匹配和/或谐波抑制。
本发明的一些实施例提供了封装RF功率晶体管。RF功率晶体管通常包括并行操作的多个晶体管单元。根据本发明的实施例的可以被包括在封装中的晶体管可以包括金属氧化物半导体场效应晶体管(MOSFET)，包括横向扩散MOSFET(LDMOSFET)或其他半导体器件，诸如双极器件、金属半导体FET(MESFET)器件、异质结双极晶体管(HBT)器件和高电子迁移率晶体管(HEMT)器件。晶体管可以使用窄带隙半导体或宽带隙半导体制成。例如，晶体管可以包括硅LDMOS和/或双极晶体管，和/或诸如GaAs MESFET、InGaP HBT、GaN HEMT器件、GaN双极晶体管等之类的III-V器件。
提供十瓦或更多功率的RF功率晶体管可以被封装为分立器件。图1A是示例封装晶体管器件100的立体图。图1B是图1A的封装晶体管器件100的示例布局的功能框图。
参考图1A和图1B，封装晶体管器件100可以包括晶体管15(例如，其可以是FET或双极器件)。封装晶体管器件100可以包括将输入引线14连接到晶体管15的控制电极(例如，FET的栅极G或双极晶体管的基极)的输入匹配电路12。晶体管15可以是包括并联连接的多个晶体管单元的大周边RF晶体管。输出引线18可以连接到晶体管15的输出电极(例如，FET的漏极D或双极晶体管的集电极或发射极)。RF输入引线14和输出引线18可以延伸到封装晶体管器件100外部，如图1A中所示。在一些实施例中，晶体管15的源极S可以接地。
如图1B中所图示的，输入匹配电路12可以被提供在封装晶体管器件100内。根据本发明的一些实施例，封装晶体管器件100的输入匹配电路12可以包括一个或多个电容器和/或其他电感性元件以提供到封装晶体管器件100的输入引线14的阻抗匹配。在一些实施例中，输入匹配电路12可以包括用于谐波抑制的电路元件。可以提供从一个或多个电容器到晶体管15(例如，多单元RF晶体管管芯)的相应单元(或单元组)的引线接合连接。
输出匹配电路116也可以被提供在器件封装内部。输出匹配电路116可以包括阻抗匹配元件和/或谐波抑制器(harmonic reducer)，使得谐波抑制可以发生在信号到达输出引线18之前。例如，阻抗匹配元件可以提供电容性元件和/或电感性元件以匹配阻抗，如在输出引线18处看到的。在一些实施例中，输出匹配电路116可以包括用作DC阻隔元件的旁路电容器。谐波抑制器可以通过抑制器件封装本身内的二次和/或更高次谐波来改善封装功率晶体管的线性度。将输出匹配电路116放置在封装内部(相对于封装外部)可以在宽范围的频率和/或输出功率水平上改善输出匹配电路116的性能。
在例如授予Farrell等人的标题为“RF power transistor packages withinternal harmonic frequency reduction and methods of forming RF powertransistor packages with internal harmonic frequncy reduction”的美国专利No.8,076,994和/或授予Andre等人的标题为“RF transistor packages with high frequencystabilization features and methods of forming RF transistor packages withhigh frequency stabilization features”的美国专利No.9,741,673中讨论了形成内部谐波抑制器和输入/输出匹配网络的方法，这些专利均通过引用整体并入本文。
例如，如图1B中所示，包括谐波抑制器的输出匹配电路116可以在RF功率晶体管15的输出(漏极)处被包括在包括晶体管15的封装晶体管器件100的封装内。输出匹配电路116的谐波抑制器可以被配置为降低输出信号中的在谐波频率、例如二次谐波频率处的能量。
尽管图1B图示了在晶体管15的输入处包括阻抗匹配元件的输入匹配电路12和在晶体管15的输出处包括谐波抑制器的输出匹配电路116，但将理解的是，其他配置也是可能的。例如，除了输入匹配电路12的阻抗匹配元件之外或者代替输入匹配电路12的阻抗匹配元件，输出匹配电路116还可以包括附加的阻抗匹配元件。类似地，输入匹配电路112还可以包括耦合到输入引线14而不是RF输出引线18的谐波抑制器，或者封装晶体管器件100可以在输入匹配电路12和输出匹配电路116两者中包括谐波降低器。出于方便的目的，将讨论作为示例的图1B的配置，但是本发明可以同等地应用于在晶体管15的输入或输出处的谐波抑制器和阻抗匹配电路的其他配置。如这里所使用的，输入匹配电路是指在(例如，电耦合在)输入引线和封装晶体管器件的晶体管之间的任何电路，该输入匹配电路用于在封装晶体管器件的输入处提供阻抗匹配和/或谐波抑制。如本文所使用的，输出匹配电路是指在(例如，电耦合在)晶体管和封装晶体管器件的输出引线之间的任何电路，该输出匹配电路用于在封装晶体管器件的输出处提供阻抗匹配和/或谐波抑制。
图2A是包括晶体管15、输入匹配电路12和输出匹配电路116的封装晶体管器件100的示意电路图，诸如图1B的封装晶体管器件100之类。图2B是图2A中所图示的封装晶体管器件100的示例物理布局。
参考图2A和图2B，输入匹配电路12可以连接在输入引线14和晶体管15的栅极G之间。输入匹配电路12可以包括电感性线接合连接，该电感性线接合连接包括在输入引线14和电容器36的第一端子之间延伸的接合线32，以及包括从电容器36的第一端子延伸到晶体管15的栅极G的接合线34。电容器36可以形成在封装晶体管器件100的基部140上在晶体管15和输入引线14之间。可以选择接合线32和接合线34的电感以及电容器36的电容以便匹配连接到输入引线14的外部阻抗与封装晶体管器件100的内部阻抗。
晶体管15的源极S可以接地，并且经由包括从晶体管的漏极D延伸到输出引线18的接合线38的电感性线接合连接，输出引线18可以连接到晶体管15的漏极D。
封装晶体管器件100还可以包括连接在晶体管15的漏极D和地之间的输出匹配电路116。在图2A中所图示的实施例中，输出匹配电路116包括具有与电容器122串联的电感性元件(例如，电感性接合线)120的谐波抑制器。电容器122可以安装在封装晶体管器件100的基部140上与晶体管15相邻，并且电感性接合线120可以包括从晶体管15的漏极D延伸到电容器122的接合线120。尤其是，电容器122可以形成在封装晶体管器件100的基部140上在晶体管15和输出引线18之间。在一些实施例中，电感性接合线38可以越过电容器122。
将理解的是，封装晶体管器件100的基部140可以是指其上安装晶体管15的任何结构构件，并且因此可以对应于基板、法兰、管芯载体等。
可以选择接合线120的电感和电容器122的电容，以便为在相对于晶体管15的基本工作频率的谐波频率处的信号提供到地的低阻抗路径和/或短路。例如，对于2.5GHz的基本工作频率，可以选择电容和电感的值以提供5GHz的频率处的短路。这样的值的选择是本领域中已知的。所使用的实际值可以取决于电路的物理布局和/或配置。作为示例而非以限制的方式，对于设计为在基本工作频率f下工作的晶体管15，可以分别选择电容器122的电容C和电感性接合线120的电感L以满足等式：
Figure BDA0003149195640000101
作为示例而非以限制的方式，假设2.5GHz的基本工作频率，为了提供在二次谐波频率(即，在5GHz)处的短路电路/低阻抗路径，电容器122可以具有约0.4pF的电容C，并且电感器可以具有约2.5nH的电感L。电容器122的存在可能在功率和/或效率方面降低了封装晶体管器件100的性能，但是性能上的这种降低可以通过可以根据一些实施例获得的在宽频率范围上的线性度的改善来补偿。
本文所描述的发明部分地是从认识到以下所产生的：在诸如图1A、图1B、图2A和图2C的封装晶体管器件100之类的封装晶体管器件的阻抗匹配和/或谐波抑制电路中使用的接合线的配置可能导致接合线之间的耦合，这不利地影响了封装晶体管器件100的性能。例如，诸如图2A和图2B的接合线34、38和120之类的栅极接合线和漏极接合线可能在晶体管15的栅极和漏极之间引入寄生电容性(例如，Cgd)，这可能引起对封装晶体管器件100的稳定性和效率的不利影响。此外，这些接合线也可能具有磁性耦合(例如，M)，其可能对封装晶体管器件100内的反馈网络有贡献，从而使其性能劣化。
图3是包含接合线的封装晶体管器件100的示意性侧视图，其图示了可能发生在接合线之间的寄生耦合。封装晶体管器件100包括经由接合线32耦合到电容器36的第一端子的输入引线14，并且电容器36的第一端子经由接合线34耦合到晶体管15。晶体管15经由接合线120耦合到电容器122的第一端子并经由接合线38耦合到输出引线18。如图3中所图示的，接合线120和接合线34可以被布置成使得它们彼此电容性和磁性地耦合。例如，输入接合线34可以通过电容Cgd电容性地耦合到输出接合线120和/或输出接合线38。此外，输入接合线34可以通过磁性耦合M磁性地耦合到输出接合线120和/或输出接合线38。电容性耦合Cgd和/或磁性耦合M可以产生和/或放大封装晶体管器件100的反馈网络，这可能降低封装晶体管器件100的稳定性和/或降低性能。
图4是根据本发明的封装晶体管器件400的立体图，该封装晶体管器件400利用隔离材料410来降低输入接合线和输出接合线之间的耦合的效应。图5是包含在图4的实施例中图示的隔离材料410的模范封装晶体管器件400的示意图。
在许多方面，图4的封装晶体管器件400类似于图2A、图2B和图3的封装晶体管器件100。如图4中所图示的，封装晶体管器件400可以包括经由接合线32耦合到电容器36的第一端子的输入引线14，并且电容器36的第一端子可以经由接合线34耦合到晶体管15。晶体管15可以经由接合线120耦合到电容器122的第一端子并且经由接合线38耦合到输出引线18。接合线34、接合线120和/或接合线38中的至少一者可以在晶体管15的顶面上方延伸。
参考图4和图5，本发明的实施例可以在耦合到晶体管15的输入的输入接合线(例如，接合线34)和耦合到晶体管15的输出的输出接合线(例如，接合线120和/或接合线38)之间插入隔离材料410。隔离材料410可以在晶体管15的顶面上延伸，并且隔离材料410的至少一部分可以物理地在输入接合线和输出接合线之间(例如，在晶体管15上方)。如本文所使用的，当从第二元件的一部分到第三元件的一部分的直线将与第一元件相交时，第一元件物理地在第二元件和第三元件之间。隔离材料410可以降低(一条或多条)输入接合线和(一条或多条)输出接合线之间的电容性和/或磁性耦合。在一些实施例中，隔离材料410可以被配置为在输入接合线和输出接合线之间提供电磁屏蔽。
在一些实施例中，隔离材料410可以由导电材料构成，以便形成导电隔离材料410。导电隔离材料410可以耦合到参考电压源(例如，地)。例如，导电隔离材料410可以耦合到接地的导电法兰、封装晶体管器件400的基部上的接地焊盘和/或封装晶体管器件400的能够提供接地信号的其他元件。在一些实施例中，导电隔离材料410可以耦合到被提供在晶体管15的顶面上的焊盘或其他连接元件。经由晶体管15的内部连接，焊盘可以连接到参考信号(例如，地)。在一些实施例中，可以提供导电隔离材料410以便电浮置而不是耦合到地。在一些实施例中，隔离材料410可以包括金属、导电金属氮化物、导电金属氧化物或上述材料的组合。例如，隔离材料410可以包括钨(W)、氮化钨(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、氮化钛铝(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、氧化铟锡(ITO)、上述金属的合金或上述金属的组合。在一些实施例中，隔离材料410可以包括镀有和/或涂有导电材料(例如，金属或含金属的物质)的非导电材料。
尽管隔离材料410可以是导电隔离材料，但本发明不限于此。在一些实施例中，隔离材料410可以包括能够吸收微波和/或RF发射的电介质材料。在一些实施例中，隔离材料410可以由有损电介质形成。有损电介质可以被配置为吸收和/或减少电磁波，诸如形成输入接合线和输出接合线之间的耦合的电磁波。可以用作隔离材料410中的材料的有损电介质可以包括损耗正切大于0.1的有损电介质。损耗正切、也已知为tanδ，是电介质常数的实部和虚部之间的比率。在一些实施例中，用作隔离材料410的有损电介质的损耗正切可以基于晶体管器件400的工作频率。有损电介质的示例可以包括含碳的电介质。
在一些实施例中，隔离材料410可以包括磁性材料，诸如例如铁素体和/或镍。
隔离材料410可以在第一方向上延伸，该第一方向与被连接到晶体管15的输入接合线(例如，接合线34)和/或输出接合线(例如，接合线38和/或120)基本上正交。晶体管15的控制端子(例如，栅极端子)可以在晶体管15的第一侧上，而输出端子(例如，漏极端子)可以在晶体管15的与第一侧相对的第二侧上。输入接合线(例如，接合线34)可以连接到在第一侧上的晶体管15的输入端子。输出接合线(例如，接合线38和/或120)可以在第二侧上连接到晶体管15的输出端子。
在图5中，封装晶体管器件400的模范包括作为隔离材料410的金属屏蔽墙。比较图5的封装晶体管器件400与传统的封装晶体管器件，以确定隔离材料410的对性能的影响。
量化隔离材料410的有效性的一种方法是通过比较具有相同匹配网络的两个晶体管器件的信号响应，但一种是用隔离材料410实现的。可以被分析的度量的一个示例包括散射参数S12，该散射参数S12是晶体管器件的输入和输出之间的隔离的度量。较低的S12值指示较高的晶体管器件的输入和输出之间的隔离的水平。可以被分析的度量的另一个示例是μ因子，该μ因子量化了晶体管器件的稳定性。μ因子越高，器件将越稳定。μ因子大于一表明了无条件稳定的晶体管器件，而μ因子小于一表明了潜在地不稳定的器件。
图6A和图6B是图示了与诸如图2A和图2B中所图示的封装晶体管器件之类的传统封装晶体管器件100的仿真性能相比的封装晶体管器件400的仿真性能的曲线图。
图6A和图6B示出了具有隔离材料410的封装晶体管器件400和没有隔离材料410的封装晶体管器件在感兴趣的频带中的仿真S12和μ因子。图6A和图6B的仿真器件是针对2.1-2.2GHz频带被设计的。图6A图示了具有隔离材料410的晶体管器件的S12仿真性能610和没有隔离材料410的晶体管器件的S12仿真性能620。图6A图示了与没有隔离材料410的封装晶体管器件相比，添加隔离材料410提供了2.14GHz处的大约7dB的更多隔离。
图6B图示了具有隔离材料410的晶体管器件的μ因子仿真性能630和没有隔离材料410的晶体管器件的μ因子仿真性能640。图6B示出了基于隔离材料410的添加，在感兴趣的频带内μ因子已从1.08增加到1.55，指示了更稳定的器件。
图7A和图7B是图示了包含隔离材料410的图5的模范封装晶体管器件400的测量性能的曲线图，相比于诸如图2A和图2B中图示的封装晶体管器件100之类的没有隔离材料410的传统封装晶体管器件。图7A示出了包含隔离材料410的图5的封装晶体管器件400具有测得的S12性能710，该S12性能710对在2.14GHz处的S12隔离的贡献比常规的封装晶体管器件100的测得的S12性能720多9dB。图7B示出了包含隔离材料410的图5的封装晶体管器件400具有测得的μ因子性能730，与常规的封装晶体管器件100的测得的μ因子性能740相比，该μ因子性能730在2.14GHz处将μ因子从0.79增加至1.14。
尽管图4和图5图示了使用金属墙作为隔离材料410，但是将理解的是，可以在不脱离本发明的情况下，使用隔离材料410的其他配置。例如，在一些实施例中，隔离材料可以由诸如金属网之类的网形成。在一些实施例中，隔离材料410可以由单独的接合线形成。图8A是根据本发明的实施例的包含隔离接合线810作为隔离材料410的封装晶体管器件800的立体图。图8B是图示了图8A的封装晶体管器件800的隔离材料410的配置的截面视图。
封装晶体管器件800的输入接合线和输出接合线的配置可以基本上类似于图4中所图示的封装晶体管器件400。如图8A中所图示的，封装晶体管器件800可以包括经由接合线32耦合到电容器36的输入引线14，并且电容器36可以经由接合线34耦合到晶体管15。晶体管15可以经由接合线120耦合到电容器122并且经由接合线38耦合到输出引线18。接合线34、接合线120和/或接合线38中的至少一者可以在晶体管15的顶面上方延伸。
参照图8A和8B，隔离材料410可以由可以连接到参考电压源(例如，接地信号)的多条隔离接合线810构成。在一些实施例中，隔离材料410的隔离接合线810可以在第一方向上从晶体管15的第一侧延伸到晶体管15的第二侧。输入接合线(例如，接合线34)可以在从输入引线14延伸到晶体管15的第三侧的第二方向上延伸。输出接合线(例如，接合线38和/或120)可以在第二方向上(例如，在从晶体管15的第四侧延伸到输出引线18的方向上)延伸。在一些实施例中，第一方向可以与第二方向正交。隔离接合线810中的至少一条隔离接合线810的一部分可以物理地在输入接合线和输出接合线之间(例如，在晶体管15上方)。
在一些实施例中，隔离接合线810可以在晶体管15的第一侧上连接到封装晶体管器件800的基部和/或基板，可以在晶体管15上方的高度处在晶体管15上延伸，和/或可以在晶体管15的第二侧上连接到封装晶体管器件800的基部和/或基板。在一些实施例中，多条隔离接合线810中的各条隔离接合线810的部分可以彼此重叠(例如，在水平和/或垂直方向上)，尽管本发明不限于此。
尽管图8A和图8B图示了连接到基部和/或基板的隔离接合线810，但本发明不限于此。在一些实施例中，晶体管15可以具有在其表面上的焊盘和/或其他连接元件，通过晶体管15的(例如，到基板的)内部或外部连接，这些焊盘和/或其他连接元件连接至参考信号(例如，地)。图8C图示了其中多条接合线810连接到一个或多个接地焊盘182的实施例。在一些实施例中，多条隔离接合线810可以连接到晶体管15的诸如例如顶面或侧面之类的表面上的接地焊盘182。
图9A是根据本发明的实施例的包含隔离接合线820作为隔离材料410的封装晶体管器件900的立体图。图9B是图示了图9A的封装晶体管器件900的隔离材料410的配置的截面视图。
封装晶体管器件900的输入接合线和输出接合线的配置可以与图4和图8中所图示的封装晶体管器件400基本上相似。如图9A中所图示的，封装晶体管器件900可以包括经由接合线32耦合到电容器36的输入引线14，并且电容器36可以经由接合线34耦合到晶体管15。晶体管15可以经由接合线120耦合到电容器122并且经由接合线38耦合到输出引线18。接合线34、接合线120和/或接合线38中的至少一者可以在晶体管15的顶面上方延伸。
参照图9A和图9B，隔离材料410可以由可以连接到参考电压源(例如，接地信号)的多条隔离接合线910构成。隔离材料410的隔离接合线910可以在第一方向上从晶体管15的第一侧延伸到晶体管15的第二侧。输入接合线(例如，接合线34)可以在第二方向上(例如，在从输入引线14到晶体管15的第三侧的方向上)延伸。输出接合线(例如，接合线38和/或120)可以在第二方向上(例如，在从晶体管15的第四侧到输出引线18的方向上)延伸。在一些实施例中，第一方向可以与第二方向正交。隔离接合线910中的至少一条隔离接合线910的一部分可以设置在输入接合线和输出接合线之间(例如，在晶体管15上方)。
在一些实施例中，隔离接合线910可以在晶体管15的第一侧上连接到封装晶体管器件900的基部和/或基板，可以在晶体管15上方的高度处在晶体管15上延伸，和/或可以在晶体管15的第二侧上连接到封装晶体管器件900的基部和/或基板。在一些实施例中，多条隔离接合线910中的第一隔离接合线可以在高于多条隔离接合线910中的第二隔离接合线(例如，离晶体管15更远)的层面处延伸。在一些实施例中，多条隔离接合线910中的各条隔离接合线的部分可以基本上彼此平行地延伸，尽管本发明不限于此。
尽管图9A和图9B图示了连接至基部和/或基板的隔离接合线910，但是本发明不限于此。图9C图示了其中多条接合线910连接到一个或多个接地焊盘182的实施例。在一些实施例中，晶体管15可以具有在其表面上的接地焊盘182和/或其他连接元件，通过晶体管15的(例如，到基板的)内部或外部连接，这些接地焊盘182和/或其他连接元件连接到参考信号(例如，地)。在一些实施例中，多条隔离接合线910可以连接到晶体管15的诸如例如顶面或侧面的表面上的接地焊盘182。
图10A是图示了根据本发明的进一步实施例的隔离材料410的示意性截面视图。如图10A中所图示的，隔离材料410可以由一条或多条隔离段1010构成。在一些实施例中，隔离段1010可以在远离晶体管15的方向上(例如，在垂直方向上)远离晶体管15的顶面延伸。在一些实施例中，隔离段1010可以在基本上垂直于晶体管15的顶面的方向上延伸。将理解的是，图10A中所图示的隔离材料410可以以类似于图4、图8A和图9A的封装晶体管器件的方式相对于封装晶体管器件的其他元件(诸如输入接合线和输出接合线)设置在晶体管15上。也就是说，隔离材料410的隔离段1010可以设置在晶体管15上方在输入接合线和输出接合线之间。在一些实施例中，隔离段1010可以包括金属、导电金属氮化物、导电金属氧化物、或上述材料的组合。例如，隔离段可以包括钨(W)、氮化钨(WN)、金(Au)、银(Ag)、铜(Cu)、铝(Al)、氮化钛铝(TiAlN)、铱(Ir)、铂(Pt)、钯(Pd)、钌(Ru)、锆(Zr)、铑(Rh)、镍(Ni)、钴(Co)、铬(Cr)、锡(Sn)、锌(Zn)、氧化铟锡(ITO)、上述金属的合金或上述金属的组合。在一些实施例中，隔离段1010可以包括有损电介质和/或磁性材料。
在一些实施例中，隔离段1010可以形成在基部隔离段1020上，尽管本发明不限于此。在一些实施例中，基部隔离段1020可以连接到晶体管15的一侧上的基部和/或基板，可以在晶体管15上方在晶体管15上延伸，和/或可以连接到晶体管15的第二侧上的基部和/或基板。在一些实施例中，基部隔离段1020可以是多条接合线中的一条接合线，诸如图9A和图9B中所图示的多条接合线910。尽管图10A图示了连接到基部和/或基板的基部隔离段1020，但本发明不限于此。在一些实施例中，晶体管15可以具有在其表面上的焊盘和/或其他连接元件，通过晶体管15的(例如，到基板的)内部或外部连接，这些焊盘和/或其他连接元件连接到参考信号(例如，地)。图10B图示了其中晶体管15具有在晶体管15的顶面上的接地焊盘182的实施例。在一些实施例中，基部隔离段1020可以连接到晶体管15的表面上的接地焊盘182。在一些实施例中，基部隔离段1020的至少一端可以连接到参考信号(例如，接地信号)。在一些实施例中，基部隔离段1020可以是接合线。在一些实施例中，基部隔离段1020可以是形成在晶体管15的顶面上的金属迹线和/或段。
尽管图4、图8A和图9A图示了包含气腔的封装晶体管器件400、800、900的实施例，但本发明不限于此。在一些实施例中，隔离材料410可以形成在用于封包封装晶体管器件的部件的塑料包塑内。例如，在气腔配置中，隔离材料410可以诸如通过与气腔的侧墙的连接和/或通过到封装晶体管器件的基部的连接设置在晶体管15上。在包塑配置中，隔离材料410可以如同在气腔配置中类似地设置在晶体管15上，和/或可以设置在覆盖晶体管15的包塑内的晶体管15上。因此，本文所描述的隔离材料410可以用在封装晶体管器件的多种配置中。
图11A-图14B图示了根据本发明的一些实施例的利用塑料包塑制造封装晶体管器件1100的示例技术。
图11A是晶体管配置的平面视图，并且图11B是沿图11A的线A-A′截取的截面视图。参照图11A和图11B，可以提供包含耦合到输入引线14和输出引线18的晶体管15的晶体管配置。晶体管15可以耦合到利用接合线作为电感性元件的谐波抑制器和/或匹配网络，如本文所描述的。基部隔离段1120可以被提供在晶体管15上。在一些实施例中，基部隔离段1120可以是接合线。在一些实施例中，基部隔离段1120可以在晶体管15的一侧上连接到基部和/或基板，可以在晶体管15上方在晶体管15上延伸，以及可以在晶体管15的第二侧上连接到基部和/或基板。在一些实施例中，基部隔离段1120可以连接到晶体管15的表面上的焊盘，其中，经由晶体管15的内部连接和/或外部连接，焊盘还连接到参考信号(例如，地)。基部隔离段1120的至少一侧可以连接到参考信号(例如，接地信号)。在一些实施例中，诸如例如包含连接到晶体管15的顶面上的接地信号的焊盘的实施例中，基部隔离段1120可以被省略。
参照图12A和图12B，其中图12B是沿图12A的线A-A′截取的截面视图，塑料包塑1220可以被形成在晶体管配置上。塑料包塑1220可以封装晶体管配置的元件，包括基部隔离段1120，如果存在的话。塑料包塑1220可以由塑料或塑料聚合物化合物构成。
参照图13A和图13B，其中图13B是沿图13A的线A-A′截取的截面视图，凹部1320可以形成在塑料包塑1220中。凹部1320的至少一部分可以从塑料包塑1220的表面朝向基部隔离段1120延伸。在一些实施例中，凹部1320可以延伸以暴露基部隔离段1120，但本发明不限于此。在一些实施例中，诸如例如包含连接到晶体管15的顶面上的接地信号的焊盘的实施例中，凹部1320可以延伸以暴露焊盘。在一些实施例中，凹部1320可以形成为在与基部隔离段1120相同的方向上延伸。
参照图14A和图14B，其中图14B是沿图14A的线A-A′截取的截面视图，导电材料1420可以被设置在凹部1320内以形成根据本发明的实施例的封装晶体管器件1100。在一些实施例中，导电材料1420可以填充凹部1320。导电材料1420可以包括例如金属或含金属材料(例如银环氧树脂)。在一些实施例中，导电材料1420可以包括能够吸收微波和/或RF发射的电介质材料。
在一些实施例中，导电材料1420可以电耦合到基部隔离段1120，以便形成塑料包塑1220内的隔离材料410。在一些实施例中，导电材料1420可以与基部隔离段1120分隔。在一些实施例中，诸如例如包含连接到晶体管15的顶面上的接地信号的焊盘的实施例中，导电材料1420可以被形成为以便与焊盘电接触。
图15A-图16B图示了根据本发明的一些实施例的制造封装晶体管器件的附加示例技术。图15A-图16B中所图示的实施例可以通过与本文关于图11A-图12B所讨论的操作类似的操作进行。参照图15A和图15B，其中图15B是沿图15A的线A-A′截取的截面视图，多个凹部1520可以形成在塑料包塑1220中。多个凹部1520中的至少一个凹部1520可以从塑料包塑1220的表面延伸到基部隔离段1120。在一些实施例中，多个凹部1520中的相应的凹部1520可以形成为远离晶体管15的顶面延伸的柱状形状。
参照图16A和图16B，其中图16B是沿图16A的线A-A′截取的截面视图，导电材料1620可以设置在多个凹部1520内以形成根据本发明的实施例的封装晶体管器件1100。在一些实施例中，导电材料1620可以填充多个凹部1520中的一个或多个凹部1520。导电材料1620可以包括例如金属或含金属材料(例如银环氧树脂)。在一些实施例中，导电材料1620可以包括能够吸收微波和/或RF发射的电介质材料。在一些实施例中，多个凹部1520中的相应的凹部1520内的导电材料1620可以电耦合到基部隔离段1120，以便形成塑料包塑1220内的隔离材料410。
在一些实施例中，基部隔离段1120可以是可选的。例如，多个凹部1520可以如关于图15A和图15B所讨论的形成。在填充多个凹部1520之前或之后，连接凹部(例如，槽)可以被形成在塑料包塑1220的顶面处。连接凹部可以延伸以连接多个凹部1520的顶面。可以用导电材料1620填充多个凹部1520和连接凹部以形成隔离材料410。隔离材料410还可以连接到参考信号(例如，地)或保持浮置以最小化和/或减小输入接合线和输出接合线之间的耦合。
依据本发明的实施例，提供封装晶体管器件，封装晶体管器件包括在封装晶体管器件的基部上的晶体管，晶体管包括控制端子和输出端子，电耦合在输入引线和晶体管的控制端子之间的第一接合线，电耦合在输出引线和晶体管的输出端子之间的第二接合线，以及物理地在第一接合线和第二接合线之间的隔离材料，其中隔离材料被配置为减小第一接合线和第二接合线之间的耦合。
在一些实施例中，晶体管包括并联电连接的多个单位单元晶体管。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。有损电介质隔离材料可以包括大于0.1的损耗正切。
在一些实施例中，封装晶体管器件还可以包括容纳晶体管的封装，其中输入引线和输出引线从封装延伸。
在一些实施例中，隔离材料的一部分接触封装。
在一些实施例中，封装包括气腔，以及第一接合线的至少一部分与第二接合线的至少一部分延伸到气腔中。
在一些实施例中，封装包括塑料包塑。
在一些实施例中，隔离材料被设置在晶体管上方。
在一些实施例中，控制端子在晶体管的第一侧上并且输出端子在晶体管的与第一侧相对的第二侧上，多条第三接合线从晶体管的第三侧延伸到晶体管的第四侧，并且晶体管的第三侧和第四侧不同于第一侧和第二侧。
在一些实施例中，第三接合线中的第一第三接合线的第一部分在晶体管上方在第一高度处延伸，以及第三接合线中的第二第三接合线的第二部分在晶体管上方在大于第一高度的第二高度处延伸。
在一些实施例中，隔离材料包括多个金属段。
在一些实施例中，多个金属段在基本上垂直于晶体管的顶面的方向上延伸。
在一些实施例中，隔离材料包括金属墙。
在一些实施例中，金属墙在基本上垂直于晶体管的顶面的方向上延伸。
在一些实施例中，隔离材料被配置为连接到接地信号。
在一些实施例中，隔离材料被配置为电浮置。
在一些实施例中，隔离材料包括金属网。
在一些实施例中，封装晶体管器件还包括电耦合在输入引线和控制端子之间的输入匹配电路，并且第一接合线是输入匹配电路内的电感性元件。
依据本发明的进一步实施例，提供封装晶体管器件，封装晶体管器件包括在封装晶体管器件的基部上的晶体管，晶体管包括在晶体管的相对侧上的控制端子和输出端子，连接到控制端子的第一电感器，连接到输出端子的第二电感器以及在第一部分和第二部分之间的隔离材料，第一电感器包括第一部分，第一部分在比晶体管的顶面距离基部更远的第一层面处延伸，第二电感器包括第二部分，第二部分在比晶体管的顶面距离基部更远的第二层面处延伸，其中隔离材料被配置为减少第一电感器和第二电感器之间的耦合。
在一些实施例中，隔离材料电连接到参考信号。
在一些实施例中，第一电感器是阻抗匹配电路或谐波抑制电路的部件。
在一些实施例中，封装晶体管器件还包括容纳晶体管的封装，其中输入引线和输出引线从封装延伸，并且输入引线连接到控制端子，且输出引线连接到输出端子。
在一些实施例中，隔离材料的一部分接触封装。
在一些实施例中，封装包括气腔，并且第一电感器的至少一部分和第二电感器的至少一部分延伸到气腔中。
在一些实施例中，封装包括塑料包塑。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。在一些实施例中，有损电介质隔离材料包括大于0.1的损耗正切。
在一些实施例中，隔离材料包括多条接合线。
在一些实施例中，接合线中的第一接合线的第一部分在晶体管上方在第一高度处延伸，以及接合线中的第二接合线的第二部分在晶体管上方在大于第一高度的第二高度处延伸。
在一些实施例中，隔离材料设置在晶体管上方。
在一些实施例中，隔离材料包括多个金属段。
在一些实施例中，多个金属段在基本上垂直于晶体管的顶面的方向上延伸。
在一些实施例中，隔离材料包括金属墙。
依据本发明的进一步实施例，制造封装晶体管器件的方法包括提供晶体管，晶体管包括在晶体管的相对侧上的控制端子和输出端子，将第一接合线连接到控制端子，将第二接合线连接到输出端子，将隔离材料放置在晶体管上在第一接合线和第二接合线之间，其中，隔离材料被配置为减小第一接合线和第二接合线之间的耦合，以及提供封装以包封晶体管、第一接合线、第二接合线和隔离材料。
在一些实施例中，提供晶体管包括提供在封装晶体管器件的气腔内的晶体管。
在一些实施例中，隔离材料延伸到气腔的侧墙中。
在一些实施例中，其中将隔离材料放置在晶体管上包括提供在第一接合线和第二接合线之间的多条第三接合线。
在一些实施例中，提供封装包括将塑料包塑放置在晶体管上，以及将隔离材料放置在晶体管上包括使塑料包塑凹进。
在一些实施例中，使塑料包塑凹进包括在塑料包塑中提供多个凹部，以及在多个凹部中提供金属材料。
在一些实施例中，使塑料包塑凹进包括提供在晶体管上延伸到塑料包塑中的沟槽，以及在沟槽中提供金属材料。
在一些实施例中，隔离材料被配置为连接到接地信号。
在一些实施例中，隔离材料设置在晶体管上方。
在一些实施例中，隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
在一些实施例中，有损电介质隔离材料包括大于0.1的损耗正切。
将理解的是，尽管术语第一、第二等可以在本文中用于描述各种元素，但这些元素不应被这些术语限制。这些术语仅用于区分一个元素与另一个元素。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括相关联的所列项中的一个或多个项的任何和所有组合。
本文所使用的术语仅出于描述具体实施例的目的，并且不旨在是本发明的限制。如本文所使用的，单数形式的“一(a/an)”和“该(the)”也旨在包括复数形式，除非上下文另有明确指示。还将理解的是，术语“包括(comprises/comprising)”和/或“包含(includes/including)”当在本文中被使用时，指示所陈述的特征、整体、步骤、操作、元素和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元素、部件和/或它们的组的存在或附加。
除非另外定义，否则本文所使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，本文所使用的术语应该被解释为具有与其在本说明书的上下文和相关领域中的含义一致的含义，并且将不以理想化或过于正式的意义被解释，除非本文中明确地这样定义。
将理解的是，当诸如层、区域或基板之类的元件被称为“在”另一元件“上”或“延伸到”另一元件“上”时，它可以直接在其它元件上或直接延伸到其它元件上或者也可以存在中间元件。相反，当元件被称为“直接在”另一元件上或“直接”延伸到另一元件“上”延伸时，不存在中间元件。还将理解的是，当元件被称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到其它元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
相对术语，诸如“下方”或“上方”或“上部”或“下部”或“水平”或“垂直”在本文中可以用于描述一个元件、层或区域与另一元件、层或区域的关系，如图中所图示的。将理解的是，除了图中所描绘的取向之外，这些术语还旨在涵盖器件的不同取向。
本文参考作为本发明的理想化实施例(和中间结构)的示意图示的截面图示描述了本发明的实施例。为了清楚起见，附图中的层和区域的厚度可以被放大。另外，作为例如制造技术和/或公差的结果，预计有图示的形状的变化。因此，本发明的实施例不应被解释为限于本文所示的区域的具体形状，而是包括例如由制造导致的形状上的偏差。
相同的数字始终指代相同的元素。因此，即使在相应的附图中既没有提及也没有描述，也可以参考其他附图来描述相同或相似的数字。未由参考标号表示的元素可以参考其他附图被描述。
在附图和说明书中，已经公开有本发明的典型实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性的意义被使用，而不是出于限制的目的，本发明的范围由以下的权利要求所阐述。

Claims (46)

1.一种封装晶体管器件，包括：
在封装晶体管器件的基部上的晶体管，所述晶体管包括控制端子和输出端子；
第一接合线，所述第一接合线电耦合在输入引线和晶体管的控制端子之间；
第二接合线，所述第二接合线电耦合在输出引线和晶体管的输出端子之间；以及
物理地在所述第一接合线和所述第二接合线之间的隔离材料，其中所述隔离材料被配置为减小所述第一接合线和所述第二接合线之间的耦合。
2.如权利要求1所述的封装晶体管器件，其中，所述晶体管包括并联电连接的多个单位单元晶体管。
3.如权利要求1或权利要求2所述的封装晶体管器件，其中，所述隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
4.如权利要求3所述的封装晶体管器件，其中所述有损电介质隔离材料包括大于0.1的损耗正切。
5.如前述权利要求中任一项所述的封装晶体管器件，还包括容纳所述晶体管的封装，其中所述输入引线和所述输出引线从所述封装延伸。
6.如权利要求5所述的封装晶体管器件，其中，所述隔离材料的一部分接触所述封装。
7.如权利要求5或权利要求6所述的封装晶体管器件，其中，所述封装包括气腔，以及
其中，所述第一接合线的至少一部分与所述第二接合线的至少一部分延伸到所述气腔中。
8.如权利要求5-7中任一项所述的封装晶体管器件，其中，所述封装包括塑料包塑。
9.如权利要求1-8中任一项所述的封装晶体管器件，其中，所述隔离材料被设置在所述晶体管上方。
10.如权利要求1-9中任一项所述的封装晶体管器件，其中，所述隔离材料包括多条第三接合线。
11.如权利要求10所述的封装晶体管器件，其中，所述控制端子在所述晶体管的第一侧上并且所述输出端子在所述晶体管的与所述第一侧相对的第二侧上，
其中，所述多条第三接合线从所述晶体管的第三侧延伸到所述晶体管的第四侧，以及
其中，所述晶体管的所述第三侧和所述第四侧不同于所述第一侧和所述第二侧。
12.如权利要求10或权利要求11所述的封装晶体管器件，其中，第三接合线中的第一第三接合线的第一部分在所述晶体管上方在第一高度处延伸，以及
其中，第三接合线中的第二第三接合线的第二部分在所述晶体管上方在大于第一高度的第二高度处延伸。
13.如权利要求1-9中任一项所述的封装晶体管器件，其中，所述隔离材料包括多个金属段。
14.如权利要求13所述的封装晶体管器件，其中，所述多个金属段在基本上垂直于所述晶体管的顶面的方向上延伸。
15.如权利要求1-9中任一项所述的封装晶体管器件，其中，所述隔离材料包括金属墙。
16.如权利要求15所述的封装晶体管器件，其中，所述金属墙在基本上垂直于所述晶体管的顶面的方向上延伸。
17.如权利要求1-16中任一项所述的封装晶体管器件，其中，所述隔离材料被配置为连接到接地信号。
18.如权利要求1-16中任一项所述的封装晶体管器件，其中，所述隔离材料被配置为电浮置。
19.如权利要求1-9中任一项所述的封装晶体管器件，其中，所述隔离材料包括金属网。
20.如权利要求1-19中任一项所述的封装晶体管器件，还包括电耦合在所述输入引线和所述控制端子之间的输入匹配电路，
其中，所述第一接合线是输入匹配电路内的电感性元件。
21.一种封装晶体管器件，包括：
在封装晶体管器件的基部上的晶体管，所述晶体管包括在晶体管的相对侧上的控制端子和输出端子；
连接到所述控制端子的第一电感器，所述第一电感器包括第一部分，所述第一部分在比所述晶体管的顶面距离所述基部更远的第一层面处延伸；
连接到所述输出端子的第二电感器，所述第二电感器包括第二部分，所述第二部分在比所述晶体管的顶面距离所述基部更远的第二层面处延伸；以及
在所述第一部分和所述第二部分之间的隔离材料，其中所述隔离材料被配置为减少所述第一电感器和所述第二电感器之间的耦合。
22.如权利要求21所述的封装晶体管器件，其中，所述隔离材料电连接到参考信号。
23.如权利要求21或权利要求22所述的封装晶体管器件，其中，所述第一电感器是阻抗匹配电路或谐波抑制电路的部件。
24.如权利要求21-23中任一项所述的封装晶体管器件，还包括容纳所述晶体管的封装，其中输入引线和输出引线从所述封装延伸，
其中，所述输入引线连接到所述控制端子，并且所述输出引线连接到所述输出端子。
25.如权利要求24所述的封装晶体管器件，其中，所述隔离材料的一部分接触所述封装。
26.如权利要求24或权利要求25所述的封装晶体管器件，其中所述封装包括气腔，并且
其中，所述第一电感器的至少一部分和所述第二电感器的至少一部分延伸到所述气腔中。
27.如权利要求24-26中任一项所述的封装晶体管器件，其中，所述封装包括塑料包塑。
28.如权利要求21-27中任一项所述的封装晶体管器件，其中，所述隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
29.如权利要求28所述的封装晶体管器件，其中，所述有损电介质隔离材料包括大于0.1的损耗正切。
30.如权利要求21-29中任一项所述的封装晶体管器件，其中，所述隔离材料包括多条接合线。
31.如权利要求30所述的封装晶体管器件，其中，接合线中的第一接合线的第一部分在所述晶体管上方在第一高度处延伸，以及
其中，接合线中的第二接合线的第二部分在所述晶体管上方在大于所述第一高度的第二高度处延伸。
32.如权利要求21-31中任一项所述的封装晶体管器件，其中，所述隔离材料设置在所述晶体管上方。
33.如权利要求21-23中任一项所述的封装晶体管器件，其中，所述隔离材料包括多个金属段。
34.如权利要求33所述的封装晶体管器件，其中，所述多个金属段在基本上垂直于所述晶体管的顶面的方向上延伸。
35.如权利要求21-23中任一项所述的封装晶体管器件，其中，所述隔离材料包括金属墙。
36.一种制造封装晶体管器件的方法，包括：
提供晶体管，所述晶体管包括在所述晶体管的相对侧上的控制端子和输出端子；
将第一接合线连接到所述控制端子；
将第二接合线连接到所述输出端子；
将隔离材料放置在所述晶体管上在所述第一接合线和所述第二接合线之间，其中，所述隔离材料被配置为减小所述第一接合线和所述第二接合线之间的耦合；以及
提供封装以包封所述晶体管、所述第一接合线、所述第二接合线和所述隔离材料。
37.如权利要求36所述的方法，其中，提供所述晶体管包括提供在所述封装晶体管器件的气腔内的所述晶体管。
38.如权利要求37所述的方法，其中，所述隔离材料延伸到所述气腔的侧墙中。
39.如权利要求36-38中任一项所述的方法，其中，将所述隔离材料放置在所述晶体管上包括提供在所述第一接合线和所述第二接合线之间的多条第三接合线。
40.如权利要求36-39中任一项所述的方法，其中，提供所述封装包括将塑料包塑放置在所述晶体管上，以及
其中，将所述隔离材料放置在所述晶体管上包括使塑料包塑凹进。
41.如权利要求40所述的方法，其中，使所述塑料包塑凹进包括：
将多个凹部提供在塑料包塑中；以及
将金属材料提供在所述多个凹部中。
42.如权利要求40所述的方法，其中，使所述塑料包塑凹进包括：
提供在所述晶体管上延伸到塑料包塑中的沟槽；以及
将金属材料提供在所述沟槽中。
43.如权利要求36-42中任一项所述的方法，其中，所述隔离材料被配置为连接到接地信号。
44.如权利要求36-43中任一项所述的方法，其中，所述隔离材料设置在所述晶体管上方。
45.如权利要求36-44中任一项所述的方法，其中，所述隔离材料是导电隔离材料、磁性隔离材料或有损电介质隔离材料。
46.如权利要求45所述的方法，其中，所述有损电介质隔离材料包括大于0.1的损耗正切。
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