KR102637745B1 - 입력-출력 격리를 갖는 패키징된 트랜지스터 디바이스들 및 입력-출력 격리를 갖는 패키징된 트랜지스터 디바이스들을 형성하는 방법들 - Google Patents

입력-출력 격리를 갖는 패키징된 트랜지스터 디바이스들 및 입력-출력 격리를 갖는 패키징된 트랜지스터 디바이스들을 형성하는 방법들 Download PDF

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Abstract

패키징된 트랜지스터 디바이스의 베이스 상의 트랜지스터 - 트랜지스터는 제어 단자 및 출력 단자를 포함함 -, 트랜지스터의 제어 단자와 입력 리드 사이에 전기적으로 결합된 제1 본드 와이어, 트랜지스터의 출력 단자와 출력 리드 사이에 전기적으로 결합된 제2 본드 와이어, 및 제1 본드 와이어와 제2 본드 와이어 사이에 물리적으로 있는 격리 재료를 포함하는 패키징된 트랜지스터 디바이스들이 제공되고, 격리 재료는 제1 본드 와이어와 제2 본드 와이어 사이의 결합을 감소시키도록 구성된다.

Description

입력-출력 격리를 갖는 패키징된 트랜지스터 디바이스들 및 입력-출력 격리를 갖는 패키징된 트랜지스터 디바이스들을 형성하는 방법들
본 발명은 일반적으로 라디오 주파수(RF) 트랜지스터들에 관한 것이며, 보다 구체적으로, 본 발명은 패키징된 RF 트랜지스터의 입력 신호와 출력 신호 사이에 격리(isolation)를 갖는 패키징된 RF 트랜지스터들에 관한 것이다.
패키징된 RF 전력 디바이스들은 전형적으로 베이스 상에 탑재되고 패키지 내에 둘러싸인 트랜지스터 다이를 포함한다. RF 입력 신호는 패키지 외부로부터 패키지의 내부로 연장되는 RF 입력 리드(lead)를 통해 트랜지스터에 공급되고, RF 출력 신호는 패키지 내부로부터 외부로 연장되는 RF 출력 리드를 통해 디바이스로부터 전달된다. 입력 정합 회로는 패키지 내에 포함될 수 있고, RF 입력 리드와 RF 트랜지스터의 입력 단자 사이에 접속될 수 있다. 입력 정합 회로는 트랜지스터의 기본 동작 주파수에서 트랜지스터의 입력에서의 임피던스 정합을 제공한다. 출력 정합 회로가 또한 패키지 내에 포함될 수 있고, RF 트랜지스터의 출력 단자와 RF 출력 리드 사이에 접속될 수 있다. 출력 정합 회로는 트랜지스터의 기본 동작 주파수에서 트랜지스터의 출력에서의 임피던스 정합을 제공할 수 있다.
RF 트랜지스터는 전기적으로 병렬로 접속되는 공통 기판 상의 다수의 개별 트랜지스터 셀들을 포함하는 큰 주변 트랜지스터 다이를 포함할 수 있다. 입력 정합은, 디바이스들의 이용가능한 대역폭을 증가시킬 수 있기 때문에, 이러한 디바이스들에 대해 특히 유익할 수 있다. 또한, 입력 및/또는 출력 정합 네트워크의 요소들의 임피던스 값들은 특이한 모드 발진들을 생성하는 것을 피하도록 주의깊게 선택되어야 한다. 본드 와이어 길이들을 통한 적절한 인덕턴스들의 선택을 포함한 임피던스 값들의 선택은 정합 네트워크의 토폴로지를 제한할 수 있다.
패키징된 RF 전력 디바이스들은 공기-공동(air-cavity) 및 오버몰드 구성들을 갖는다. 공기-공동 구성에서, 트랜지스터 다이와 같은 패키징된 RF 전력 디바이스의 요소들 및/또는 정합 네트워크의 컴포넌트들은 패키징된 RF 전력 디바이스 내의 공기 공동에 배치될 수 있다. 오버몰딩된 플라스틱(OMP) 구성에서, 패키징된 RF 전력 디바이스의 요소들은 패키징된 RF 전력 디바이스의 디바이스들 및 본드 와이어들을 둘러싸고 이들과 접촉하는 중합체 재료로 감싸질 수 있다.
본 명세서에 설명된 다양한 실시예들은 입력 본드 와이어와 출력 본드 와이어 사이에 증가된 격리를 갖는 트랜지스터 디바이스를 제공한다.
본 발명의 실시예들에 따르면, 패키징된 트랜지스터 디바이스의 베이스 상의 트랜지스터 - 트랜지스터는 제어 단자 및 출력 단자를 포함함 -, 트랜지스터의 제어 단자와 입력 리드 사이에 전기적으로 결합된 제1 본드 와이어, 트랜지스터의 출력 단자와 출력 리드 사이에 전기적으로 결합된 제2 본드 와이어, 및 제1 본드 와이어와 제2 본드 와이어 사이에 물리적으로 있는 격리 재료 - 격리 재료는 제1 본드 와이어와 제2 본드 와이어 사이의 결합을 감소시키도록 구성됨 - 를 포함하는 패키징된 트랜지스터 디바이스들이 제공된다.
일부 실시예들에서, 트랜지스터는 전기적으로 병렬로 접속되는 복수의 단위 셀 트랜지스터를 포함한다.
일부 실시예들에서, 격리 재료는 전도성 격리 재료, 자성 격리 재료, 또는 손실성 유전체 격리 재료이다. 손실성 유전체 격리 재료는 0.1보다 큰 손실 탄젠트를 포함할 수 있다.
일부 실시예들에서, 패키징된 트랜지스터 디바이스는 트랜지스터를 수용하는 패키지를 더 포함하며, 입력 리드 및 출력 리드는 패키지로부터 연장된다.
일부 실시예들에서, 격리 재료의 일부분은 패키지와 접촉한다.
일부 실시예들에서, 패키지는 공기 공동을 포함하고, 제1 본드 와이어의 적어도 일부분 및 제2 본드 와이어의 적어도 일부분은 공기 공동 내로 연장된다.
일부 실시예들에서, 패키지는 플라스틱 오버몰드를 포함한다.
일부 실시예들에서, 격리 재료는 트랜지스터 위에 배치된다.
일부 실시예들에서, 제어 단자는 트랜지스터의 제1 측 상에 있고, 출력 단자는 제1 측에 대향하는, 트랜지스터의 제2 측 상에 있고, 복수의 제3 본드 와이어들은 트랜지스터의 제3 측으로부터 트랜지스터의 제4 측으로 연장되고, 트랜지스터의 제3 측 및 제4 측은 제1 측 및 제2 측과 상이하다.
일부 실시예들에서, 제3 본드 와이어들 중 첫 번째 본드 와이어의 제1 부분은 제1 높이에서 트랜지스터 위로 연장되고, 제3 본드 와이어들 중 두 번째 본드 와이어의 제2 부분은 제1 높이보다 큰 제2 높이에서 트랜지스터 위로 연장된다.
일부 실시예들에서, 격리 재료는 복수의 금속 세그먼트를 포함한다.
일부 실시예들에서, 복수의 금속 세그먼트는 트랜지스터의 최상부 표면에 실질적으로 수직인 방향으로 연장된다.
일부 실시예들에서, 격리 재료는 금속 벽을 포함한다.
일부 실시예들에서, 금속 벽은 트랜지스터의 최상부 표면에 실질적으로 수직인 방향으로 연장된다.
일부 실시예들에서, 격리 재료는 접지 신호에 접속되도록 구성된다.
일부 실시예들에서, 격리 재료는 전기적으로 플로팅되도록 구성된다.
일부 실시예들에서, 격리 재료는 금속 메쉬를 포함한다.
일부 실시예들에서, 패키징된 트랜지스터 디바이스는 입력 리드와 제어 단자 사이에 전기적으로 결합되는 입력 정합 회로를 더 포함하고, 제1 본드 와이어는 입력 정합 회로 내의 유도성 요소이다.
본 발명의 추가 실시예들에 따르면, 패키징된 트랜지스터 디바이스의 베이스 상의 트랜지스터 - 트랜지스터는 트랜지스터의 대향 측들 상의 제어 단자 및 출력 단자를 포함함 -, 제어 단자에 접속된 제1 인덕터 - 제1 인덕터는 트랜지스터의 최상부 표면보다 베이스로부터 더 먼 제1 레벨에서 연장되는 제1 부분을 포함함 -, 출력 단자에 접속된 제2 인덕터 - 제2 인덕터는 트랜지스터의 최상부 표면보다 베이스로부터 더 먼 제2 레벨에서 연장되는 제2 부분을 포함함 -, 및 제1 부분과 제2 부분 사이에 있는 격리 재료 - 격리 재료는 제1 인덕터와 제2 인덕터 사이의 결합을 감소시키도록 구성됨 - 를 포함하는 패키징된 트랜지스터 디바이스가 제공된다.
일부 실시예들에서, 격리 재료는 기준 신호에 전기적으로 접속된다.
일부 실시예들에서, 제1 인덕터는 임피던스 정합 회로 또는 고조파 감소 회로의 컴포넌트이다.
일부 실시예들에서, 패키징된 트랜지스터 디바이스는 트랜지스터를 수용하는 패키지를 더 포함하고, 패키지로부터 입력 리드 및 출력 리드가 연장되고, 입력 리드는 제어 단자에 접속되고, 출력 리드는 출력 단자에 접속된다.
일부 실시예들에서, 격리 재료의 일부분은 패키지와 접촉한다.
일부 실시예들에서, 패키지는 공기 공동을 포함하고, 제1 인덕터의 적어도 일부분 및 제2 인덕터의 적어도 일부분은 공기 공동 내로 연장된다.
일부 실시예들에서, 패키지는 플라스틱 오버몰드를 포함한다.
일부 실시예들에서, 격리 재료는 전도성 격리 재료, 자성 격리 재료, 또는 손실성 유전체 격리 재료이다. 일부 실시예들에서, 손실성 유전체 격리 재료는 0.1보다 큰 손실 탄젠트를 포함한다.
일부 실시예들에서, 격리 재료는 복수의 본드 와이어들을 포함한다.
일부 실시예들에서, 본드 와이어들 중 제1 본드 와이어의 제1 부분은 제1 높이에서 트랜지스터 위로 연장되고, 본드 와이어들 중 제2 본드 와이어의 제2 부분은 제1 높이보다 큰 제2 높이에서 트랜지스터 위로 연장된다.
일부 실시예들에서, 격리 재료는 트랜지스터 위에 배치된다.
일부 실시예들에서, 격리 재료는 복수의 금속 세그먼트를 포함한다.
일부 실시예들에서, 복수의 금속 세그먼트는 트랜지스터의 최상부 표면에 실질적으로 수직인 방향으로 연장된다.
일부 실시예들에서, 격리 재료는 금속 벽을 포함한다.
본 발명의 추가 실시예들에 따르면, 패키징된 트랜지스터 디바이스를 제조하는 방법은, 제어 단자 및 출력 단자를 포함하는 트랜지스터를 트랜지스터의 대향 측들 상에 제공하는 단계, 제1 본드 와이어를 제어 단자에 접속시키는 단계, 제2 본드 와이어를 출력 단자에 접속시키는 단계, 제1 본드 와이어와 제2 본드 와이어 사이의 트랜지스터 상에 격리 재료를 배치하는 단계 - 격리 재료는 제1 본드 와이어와 제2 본드 와이어 사이의 결합을 감소시키도록 구성됨 -, 및 트랜지스터, 제1 본드 와이어, 제2 본드 와이어, 및 격리 재료를 둘러싸는 패키지를 제공하는 단계를 포함한다.
일부 실시예들에서, 트랜지스터를 제공하는 단계는 패키징된 트랜지스터 디바이스의 공기 공동 내에 트랜지스터를 제공하는 단계를 포함한다.
일부 실시예들에서, 격리 재료는 공기 공동의 측벽 내로 연장된다.
일부 실시예들에서, 트랜지스터 상에 격리 재료를 배치하는 단계는 제1 본드 와이어와 제2 본드 와이어 사이에 복수의 제3 본드 와이어들을 제공하는 단계를 포함한다.
일부 실시예들에서, 패키지를 제공하는 단계는 트랜지스터 상에 플라스틱 오버몰드를 배치하는 단계를 포함하고, 트랜지스터 상에 격리 재료를 배치하는 단계는 플라스틱 오버몰드를 리세싱(recessing)하는 단계를 포함한다.
일부 실시예들에서, 플라스틱 오버몰드를 리세싱하는 단계는, 플라스틱 오버몰드 내에 복수의 리세스를 제공하는 단계, 및 복수의 리세스 내에 금속 재료를 제공하는 단계를 포함한다.
일부 실시예들에서, 플라스틱 오버몰드를 리세싱하는 단계는, 플라스틱 오버몰드 내에 트랜지스터 상에서 연장되는 트렌치를 제공하는 단계, 및 트렌치 내에 금속 재료를 제공하는 단계를 포함한다.
일부 실시예들에서, 격리 재료는 접지 신호에 접속되도록 구성된다.
일부 실시예들에서, 격리 재료는 트랜지스터 위에 배치된다.
일부 실시예들에서, 격리 재료는 전도성 격리 재료, 자성 격리 재료, 또는 손실성 유전체 격리 재료이다.
일부 실시예들에서, 손실성 유전체 격리 재료는 0.1보다 큰 손실 탄젠트를 포함한다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 출원의 일부에 포함되고 이를 구성하는 첨부 도면들은 본 발명의 특정 실시예(들)를 도시한다.
도 1a는 예시적인 패키징된 RF 전력 트랜지스터 디바이스의 사시도이다.
도 1b는 도 1a의 패키징된 RF 전력 트랜지스터 디바이스의 예시적인 레이아웃의 기능 블록도이다.
도 2a는 RF 전력 트랜지스터, 입력 정합 회로, 및 출력 정합 회로를 포함하는 패키징된 트랜지스터 디바이스에 대한 개략적인 회로도이다.
도 2b는 도 2a에 예시된 패키징된 트랜지스터 디바이스의 예시적인 물리적 레이아웃이다.
도 3은 그 안에서 발생할 수 있는 기생 결합을 예시하는 본드 와이어들을 포함하는 패키징된 트랜지스터 디바이스의 개략적인 측면도이다.
도 4는 입력 본드 와이어와 출력 본드 와이어 사이의 결합의 효과를 감소시키기 위해 격리 재료를 이용하는 본 발명에 따른 패키징된 트랜지스터 디바이스의 사시도이다.
도 5는 도 4의 실시예에 도시된 격리 재료를 포함하는 프로토타입 패키징된 트랜지스터 디바이스의 개략도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 패키징된 트랜지스터 디바이스의 시뮬레이션된 성능과 종래의 패키징된 트랜지스터 디바이스의 시뮬레이션된 성능의 비교를 예시하는 그래프들이다.
도 7a 및 도 7b는 격리 재료를 포함하는 도 5의 프로토타입 패키징된 트랜지스터 디바이스의 측정된 성능과, 격리 재료를 포함하지 않는 것을 제외하고는 이와 동일한 종래의 패키징된 트랜지스터 디바이스의 비교를 예시하는 그래프들이다.
도 8a는 본 발명의 실시예들에 따른 격리 재료로서 본드 와이어들을 포함하는 패키징된 트랜지스터 디바이스의 사시도이다. 도 8b는 도 8a의 패키징된 트랜지스터 디바이스의 격리 재료의 구성을 예시하는 단면도이다. 도 8c는 도 8a의 패키징된 트랜지스터 디바이스의 격리 재료의 추가적인 구성을 예시하는 단면도이다.
도 9a는 본 발명의 추가 실시예들에 따른 격리 재료로서 격리 본드 와이어들을 포함하는 패키징된 트랜지스터 디바이스의 사시도이다. 도 9b는 도 9a의 패키징된 트랜지스터 디바이스의 격리 재료의 구성을 예시하는 단면도이다. 도 9c는 도 9a의 패키징된 트랜지스터 디바이스의 격리 재료의 추가적인 구성을 예시하는 단면도이다.
도 10a 및 도 10b는 본 발명의 추가 실시예들에 따른 격리 재료를 예시하는 개략적인 단면도이다.
도 11a 내지 도 14b는 본 발명의 일부 실시예들에 따라 플라스틱 오버몰드를 이용하여 패키징된 트랜지스터 디바이스를 제조하기 위한 예시적인 실시예들을 도시한다.
도 15a 내지 도 16b는 본 발명의 일부 실시예들에 따라 플라스틱 오버몰드를 이용하여 패키징된 트랜지스터 디바이스를 제조하기 위한 추가의 예시적인 기술들을 도시한다.
이제, 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여 본 발명의 실시예들을 보다 완전하게 이하에서 설명할 것이다. 그러나, 본 발명은 많은 상이한 형태들로 구현될 수 있고 본 명세서에 제시된 실시예들로 제한되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하며 관련 기술분야의 통상의 기술자에게 본 발명의 범위를 완전히 전달할 것이도록 제공된다. 유사한 번호들은 전반에 걸쳐 유사한 요소들을 지칭한다.
본 발명의 실시예들에 따르면, 입력 본드 와이어와 출력 본드 와이어 사이의 결합을 감소시키기 위해 입력 본드 와이어와 출력 본드 와이어 사이에 배치된 격리 재료를 포함하는 패키징된 트랜지스터 디바이스들이 제공된다. 이러한 입력 및 출력 본드 와이어들은 패키징된 트랜지스터 디바이스의 트랜지스터를 패키징된 트랜지스터 디바이스의 각각의 입력 및 출력 리드들에 결합하는데 이용될 수 있고, 또한 패키징된 트랜지스터 디바이스에 대한 임피던스 정합 및/또는 고조파 감소를 제공하는데 이용될 수 있다.
본 발명의 일부 실시예들은 패키징된 RF 전력 트랜지스터들을 제공한다. RF 전력 트랜지스터들은 전형적으로 병렬로 동작하는 복수의 트랜지스터 셀들을 포함한다. 본 발명의 실시예들에 따른 패키지들에 포함될 수 있는 트랜지스터들은, LDMOSFET(laterally diffused MOSFET)들을 포함하는 MOSFET들 또는 다른 반도체 디바이스들, 예컨대 바이폴라 디바이스들, MESFET(metal-semiconductor FET) 디바이스들, HBT(heterojunction bipolar transistor) 디바이스들, 및 HEMT(high-electron-mobility transistor) 디바이스들을 포함할 수 있다. 트랜지스터들은 좁은 또는 넓은 밴드갭 반도체들을 이용하여 제조될 수 있다. 예를 들어, 트랜지스터들은 실리콘 LDMOS 및/또는 바이폴라 트랜지스터들, 및/또는 III-V족 디바이스들, 예컨대 GaAs MESFET들, InGaP HBT들, GaN HEMT 디바이스들, GaN 바이폴라 트랜지스터들 등을 포함할 수 있다.
10 와트 이상의 전력을 제공하는 RF 전력 트랜지스터들은 개별 디바이스들로서 패키징될 수 있다. 도 1a는 예시적인 패키징된 트랜지스터 디바이스(100)의 사시도이다. 도 1b는 도 1a의 패키징된 트랜지스터 디바이스(100)의 예시적인 레이아웃의 기능 블록도이다.
도 1a 및 도 1b를 참조하면, 패키징된 트랜지스터 디바이스(100)는 (예를 들어, FET 또는 바이폴라 디바이스일 수 있는) 트랜지스터(15)를 포함할 수 있다. 패키징된 트랜지스터 디바이스(100)는 입력 리드(14)를 트랜지스터(15)의 제어 전극(예를 들어, FET의 게이트 G 또는 바이폴라 트랜지스터의 베이스)에 접속시키는 입력 정합 회로(12)를 포함할 수 있다. 트랜지스터(15)는 병렬로 접속된 복수의 트랜지스터 셀을 포함하는 큰 주변 RF 트랜지스터일 수 있다. 출력 리드(18)는 트랜지스터(15)의 출력 전극(예를 들어, FET의 드레인 D 또는 바이폴라 트랜지스터의 컬렉터 또는 이미터)에 접속될 수 있다. RF 입력 리드(14) 및 출력 리드(18)는 도 1a에 도시된 바와 같이 패키징된 트랜지스터 디바이스(100) 외부로 연장될 수 있다. 일부 실시예들에서, 트랜지스터(15)의 소스 S는 접지될 수 있다.
도 1b에 도시된 바와 같이, 입력 정합 회로(12)는 패키징된 트랜지스터 디바이스(100) 내에 제공될 수 있다. 본 발명의 일부 실시예들에 따르면, 패키징된 트랜지스터 디바이스(100)의 입력 정합 회로(12)는 패키징된 트랜지스터 디바이스(100)의 입력 리드(14)에 임피던스 정합을 제공하기 위해 하나 이상의 커패시터 및/또는 다른 유도성 요소들을 포함할 수 있다. 일부 실시예들에서, 입력 정합 회로(12)는 고조파 감소를 위한 회로 요소들을 포함할 수 있다. 와이어본드 접속들은 하나 이상의 커패시터로부터 트랜지스터(15)(예를 들어, 멀티-셀 RF 트랜지스터 다이)의 각각의 셀들(또는 셀들의 그룹들)에 제공될 수 있다.
출력 정합 회로(116)가 또한 디바이스 패키지 내부에 제공될 수 있다. 출력 정합 회로(116)는 신호가 출력 리드(18)에 도달하기 전에 고조파 감소가 발생할 수 있도록 임피던스 정합 요소들 및/또는 고조파 감소기를 포함할 수 있다. 예를 들어, 임피던스 정합 요소들은 출력 리드(18)에서 보이는 임피던스와 정합하도록 용량성 및/또는 유도성 요소들을 제공할 수 있다. 일부 실시예들에서, 출력 정합 회로(116)는 DC 차단 요소로서 동작하는 션트 커패시터를 포함할 수 있다. 고조파 감소기는 디바이스 패키지 자체 내의 2차 및/또는 더 높은 차수의 고조파들을 감소시킴으로써 패키징된 전력 트랜지스터의 선형성을 개선할 수 있다. (패키지 외부에 대비하여) 패키지 내부에 출력 정합 회로(116)를 배치하는 것은 넓은 범위의 주파수들 및/또는 출력 전력 레벨들에 걸쳐 출력 정합 회로(116)의 성능을 개선할 수 있다.
내부 고조파 감소기들 및 입력/출력 정합 네트워크들을 형성하는 방법들은, 예를 들어, 파렐(Farrell) 등의 "RF power transistor packages with internal harmonic frequency reduction and methods of forming RF power transistor packages with internal harmonic frequency reduction"이라는 명칭의 미국 특허 제8,076,994호, 및/또는 안드레(Andre) 등의 "RF transistor packages with high frequency stabilization features and methods of forming RF transistor packages with high frequency stabilization features"라는 명칭의 미국 특허 제9,741,673호에서 논의되며, 이들 모두는 그 전체가 본 명세서에 참조로 포함된다.
예를 들어, 도 1b에 도시된 바와 같이, 고조파 감소기를 포함하는 출력 정합 회로(116)는 트랜지스터(15)의 출력(드레인)에서 RF 전력 트랜지스터(15)를 포함하는 패키징된 트랜지스터 디바이스(100)의 패키지 내에 포함될 수 있다. 출력 정합 회로(116)의 고조파 감소기는 출력 신호에서, 제2 고조파 주파수와 같은 고조파 주파수에서 에너지를 감소시키도록 구성될 수 있다.
도 1b는 트랜지스터(15)의 입력에서 임피던스 정합 요소들을 포함하는 입력 정합 회로(12) 및 트랜지스터(15)의 출력에서 고조파 감소기를 포함하는 출력 정합 회로(116)를 도시하지만, 다른 구성들이 가능하다는 것을 이해할 것이다. 예를 들어, 출력 정합 회로(116)는 입력 정합 회로(12)의 임피던스 정합 요소들에 더하여, 또는 그 대신에 추가적인 임피던스 정합 요소들을 포함할 수 있다. 유사하게, 입력 정합 회로(112)는 RF 출력 리드(18)가 아니라 입력 리드(14)에 결합되는 고조파 감소기를 또한 포함할 수 있거나, 패키징된 트랜지스터 디바이스(100)는 입력 정합 회로(12) 및 출력 정합 회로(116) 둘 다에서 고조파 감소기를 포함할 수 있다. 편의상, 도 1b의 구성은 예로서 논의될 것이지만, 본 발명은 트랜지스터(15)의 입력 또는 출력에서 임피던스 정합 회로들 및 고조파 감소기들의 다른 구성들에 동등하게 적용될 수 있다. 본 명세서에서 사용되는 바와 같이, 입력 정합 회로는 패키징된 트랜지스터 디바이스의 입력에서 임피던스 정합 및/또는 고조파 감소를 제공하는데 이용되는 패키징된 트랜지스터 디바이스의 트랜지스터와 입력 리드 사이에 있는(예를 들어, 그 사이에 전기적으로 결합되는) 임의의 회로를 지칭한다. 본 명세서에서 사용되는 바와 같이, 출력 정합 회로는 패키징된 트랜지스터 디바이스의 출력에서 임피던스 정합 및/또는 고조파 감소를 제공하는데 이용되는 패키징된 트랜지스터 디바이스의 출력 리드와 트랜지스터 사이에 있는(예를 들어, 그 사이에 전기적으로 결합되는) 임의의 회로를 지칭한다.
도 2a는 도 1b의 패키징된 트랜지스터 디바이스(100)와 같이, 트랜지스터(15), 입력 정합 회로(12), 및 출력 정합 회로(116)를 포함하는 패키징된 트랜지스터 디바이스(100)에 대한 개략적인 회로도이다. 도 2b는 도 2a에 예시된 패키징된 트랜지스터 디바이스(100)의 예시적인 물리적 레이아웃이다.
도 2a 및 도 2b를 참조하면, 입력 정합 회로(12)는 트랜지스터(15)의 게이트 G와 입력 리드(14) 사이에 접속될 수 있다. 입력 정합 회로(12)는 입력 리드(14)와 커패시터(36)의 제1 단자 사이에 연장되는 본드 와이어(32)를 포함하는 유도성 와이어 본드 접속, 및 커패시터(36)의 제1 단자로부터 트랜지스터(15)의 게이트 G로 연장되는 본드 와이어(34)를 포함하는 유도성 와이어 본드 접속을 포함할 수 있다. 커패시터(36)는 트랜지스터(15)와 입력 리드(14) 사이의 패키징된 트랜지스터 디바이스(100)의 베이스(140) 상에 형성될 수 있다. 본드 와이어(32) 및 본드 와이어(34)의 인덕턴스, 및 커패시터(36)의 커패시턴스는 입력 리드(14)에 접속되는 외부 임피던스를 패키징된 트랜지스터 디바이스(100)의 내부 임피던스와 정합시키도록 선택될 수 있다.
트랜지스터(15)의 소스 S는 접지될 수 있고, 출력 리드(18)는 트랜지스터의 드레인 D로부터 출력 리드(18)로 연장되는 본드 와이어(38)를 포함하는 유도성 와이어 본드 접속을 통해 트랜지스터(15)의 드레인 D에 접속될 수 있다.
패키징된 트랜지스터 디바이스(100)는 또한 트랜지스터(15)의 드레인 D와 접지 사이에 접속되는 출력 정합 회로(116)를 포함할 수 있다. 도 2a에 도시된 실시예에서, 출력 정합 회로(116)는 커패시터(122)와 직렬인 유도성 요소(예를 들어, 유도성 본드 와이어)(120)를 갖는 고조파 감소기를 포함한다. 커패시터(122)는 트랜지스터(15)에 인접한 패키징된 트랜지스터 디바이스(100)의 베이스(140) 상에 탑재될 수 있고, 유도성 본드 와이어(120)는 트랜지스터(15)의 드레인 D로부터 커패시터(122)로 연장되는 본드 와이어(120)를 포함할 수 있다. 특히, 커패시터(122)는 트랜지스터(15)와 출력 리드(18) 사이의 패키징된 트랜지스터 디바이스(100)의 베이스(140) 상에 형성될 수 있다. 일부 실시예들에서, 유도성 본드 와이어(38)는 커패시터(122) 위를 지나갈 수 있다.
패키징된 트랜지스터 디바이스(100)의 베이스(140)는 트랜지스터(15)가 탑재되는 임의의 구조적 부재를 지칭할 수 있고, 따라서 기판, 플랜지, 다이 캐리어 등에 대응할 수 있다는 점이 이해될 것이다.
본드 와이어(120)의 인덕턴스 및 커패시터(122)의 커패시턴스는 트랜지스터(15)의 기본 동작 주파수에 대한 고조파 주파수에서의 신호들에 대한 접지로의 단락 회로 및/또는 낮은 임피던스 경로를 제공하도록 선택될 수 있다. 예를 들어, 2.5 GHz의 기본 동작 주파수에 대해, 커패시턴스 및 인덕턴스의 값들은 5 GHz의 주파수에서 단락 회로를 제공하도록 선택될 수 있다. 이러한 값들의 선택이 관련 기술분야에 공지되어 있다. 이용되는 실제 값들은 회로의 구성 및/또는 물리적 레이아웃에 의존할 수 있다. 제한이 아닌 예로서, 기본 동작 주파수(f)에서 동작하도록 설계된 트랜지스터(15)에 대해, 커패시터(122)의 커패시턴스(C) 및 유도성 본드 와이어(120)의 인덕턴스(L)는 각각 다음의 수학식을 만족시키도록 선택될 수 있다:
제한이 아닌 예로서, 2.5 GHz의 기본 동작 주파수를 가정하면, 제2 고조파 주파수에서(즉, 5 GHz에서) 단락 회로/낮은 임피던스 경로를 제공하기 위해, 커패시터(122)는 약 0.4 pF의 커패시턴스(C)를 가질 수 있고, 인덕터는 약 2.5 nH의 인덕턴스(L)를 가질 수 있다. 커패시터(122)의 존재는 전력 및/또는 효율의 관점에서 패키징된 트랜지스터 디바이스(100)의 성능을 저하시킬 수 있지만, 이러한 성능의 감소는 일부 실시예들에 따라 획득될 수 있는 넓은 주파수 범위에 걸친 선형성의 개선에 의해 상쇄될 수 있다.
본 명세서에 설명된 본 발명은, 부분적으로, 도 1a, 도 1b, 도 2a 및 도 2c의 패키징된 트랜지스터 디바이스(100)와 같은 패키징된 트랜지스터 디바이스의 임피던스 정합 및/또는 고조파 감소 회로에 이용되는 본드 와이어들의 구성이 패키징된 트랜지스터 디바이스(100)의 성능에 악영향을 미치는 본드 와이어들 사이의 결합을 초래할 수 있다는 인식으로부터 기인한다. 예를 들어, 도 2a 및 도 2b의 본드 와이어들(34, 38, 및 120)과 같은 게이트 및 드레인 본드 와이어들은 트랜지스터(15)의 게이트와 드레인 사이에 기생 커패시턴스(예를 들어, Cgd)를 도입할 수 있으며, 이는 패키징된 트랜지스터 디바이스(100)의 안정성 및 효율에 악영향을 줄 수 있다. 더욱이, 이러한 본드 와이어들은 또한 자기 결합(예를 들어, M)을 가질 수 있으며, 이는 패키징된 트랜지스터 디바이스(100) 내의 피드백 네트워크에 기여하여, 그 성능을 악화시킬 수 있다.
도 3은 본드 와이어들 사이에 발생할 수 있는 기생 결합을 예시하는 본드 와이어들을 포함하는 패키징된 트랜지스터 디바이스(100)의 개략적인 측면도이다. 패키징된 트랜지스터 디바이스(100)는 본드 와이어(32)를 통해 커패시터(36)의 제1 단자에 결합된 입력 리드(14), 및 본드 와이어(34)를 통해 트랜지스터(15)에 결합된 커패시터(36)의 제1 단자를 포함한다. 트랜지스터(15)는 본드 와이어(120)를 통해 커패시터(122)의 제1 단자에 그리고 본드 와이어(38)를 통해 출력 리드(18)에 결합된다. 도 3에 도시된 바와 같이, 본드 와이어(120) 및 본드 와이어(34)는 서로 용량성 및 자기적으로 결합되도록 배열될 수 있다. 예를 들어, 입력 본드 와이어(34)는 커패시턴스(Cgd)에 의해 출력 본드 와이어(120) 및/또는 출력 본드 와이어(38)에 용량성 결합될 수 있다. 또한, 입력 본드 와이어(34)는 자기 결합(M)에 의해 출력 본드 와이어(120) 및/또는 출력 본드 와이어(38)에 자기적으로 결합될 수 있다. 용량성 결합(Cgd) 및/또는 자기 결합(M)은 패키징된 트랜지스터 디바이스(100)의 성능을 감소시키고/시키거나 그 안정성을 감소시킬 수 있는 패키징된 트랜지스터 디바이스(100) 내의 피드백 네트워크를 생성 및/또는 확대할 수 있다.
도 4는 입력 본드 와이어와 출력 본드 와이어 사이의 결합의 효과를 감소시키기 위해 격리 재료(410)를 이용하는 본 발명에 따른 패키징된 트랜지스터 디바이스(400)의 사시도이다. 도 5는 도 4의 실시예에 도시된 격리 재료(410)를 포함하는 프로토타입 패키징된 트랜지스터 디바이스(400)의 개략도이다.
도 4의 패키징된 트랜지스터 디바이스(400)는 도 2a, 도 2b 및 도 3의 패키징된 트랜지스터 디바이스(100)와 많은 점들에서 유사하다. 도 4에 예시된 바와 같이, 패키징된 트랜지스터 디바이스(400)는 본드 와이어(32)를 통해 커패시터(36)의 제1 단자에 결합된 입력 리드(14)를 포함할 수 있고, 커패시터(36)의 제1 단자는 본드 와이어(34)를 통해 트랜지스터(15)에 결합될 수 있다. 트랜지스터(15)는 본드 와이어(120)를 통해 커패시터(122)의 제1 단자에 그리고 본드 와이어(38)를 통해 출력 리드(18)에 결합될 수 있다. 본드 와이어(34), 본드 와이어(120), 및/또는 본드 와이어(38) 중 적어도 하나는 트랜지스터(15)의 최상부 표면 위로 연장될 수 있다.
도 4 및 도 5를 참조하면, 본 발명의 실시예들은 트랜지스터(15)의 입력에 결합되는 입력 본드 와이어들(예를 들어, 본드 와이어(34))과 트랜지스터(15)의 출력에 결합되는 출력 본드 와이어들(예를 들어, 본드 와이어(120) 및/또는 본드 와이어(38)) 사이에 격리 재료(410)를 삽입할 수 있다. 격리 재료(410)는 트랜지스터(15)의 최상부 표면 상에 연장될 수 있고, 격리 재료(410)의 적어도 일부분은 입력 본드 와이어들과 출력 본드 와이어들 사이에(예를 들어, 트랜지스터(15) 위에) 물리적으로 있을 수 있다. 본 명세서에서 이용되는 바와 같이, 제1 요소는 제2 요소의 일부분으로부터 제3 요소의 일부분까지의 직선이 제1 요소와 교차할 때 물리적으로 제2 요소와 제3 요소 사이에 있다. 격리 재료(410)는 입력 본드 와이어(들)와 출력 본드 와이어(들) 사이의 용량성 및/또는 자기 결합을 감소시킬 수 있다. 일부 실시예들에서, 격리 재료(410)는 입력 본드 와이어와 출력 본드 와이어 사이에 전자기 차폐를 제공하도록 구성될 수 있다.
일부 실시예들에서, 격리 재료(410)는 전도성 격리 재료(410)를 형성하기 위해 전도성 재료로 구성될 수 있다. 전도성 격리 재료(410)는 기준 전압원(예를 들어, 접지)에 결합될 수 있다. 예를 들어, 전도성 격리 재료(410)는 접지된 전도성 플랜지, 패키징된 트랜지스터 디바이스(400)의 베이스 상의 접지된 패드, 및/또는 접지 신호를 제공할 수 있는 패키징된 트랜지스터 디바이스(400)의 다른 요소에 결합될 수 있다. 일부 실시예들에서, 전도성 격리 재료(410)는 트랜지스터(15)의 최상부 표면 상에 제공되는 패드 또는 다른 접속 요소에 결합될 수 있다. 패드는 트랜지스터(15)의 내부 접속들을 통해 기준 신호(예를 들어, 접지)에 접속될 수 있다. 일부 실시예들에서, 전도성 격리 재료(410)는 접지에 결합되는 것과는 대조적으로 전기적으로 플로팅되도록 제공될 수 있다. 일부 실시예들에서, 격리 재료(410)는 금속, 전도성 금속 질화물, 전도성 금속 산화물, 또는 이러한 재료들의 조합을 포함할 수 있다. 예를 들어, 격리 재료(410)는 텅스텐(W), 텅스텐 질화물(WN), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 티타늄 알루미늄 질화물(TiAlN), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 루테늄(Ru), 지르코늄(Zr), 로듐(Rh), 니켈(Ni), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 인듐 주석 산화물(ITO), 이러한 금속들의 합금, 또는 이러한 금속들의 조합을 포함할 수 있다. 일부 실시예들에서, 격리 재료(410)는 전도성 재료(예를 들어, 금속 또는 금속 함유 물질)로 도금 및/또는 코팅된 비전도성 재료를 포함할 수 있다.
격리 재료(410)는 전도성 격리 재료일 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 격리 재료(410)는 마이크로파 및/또는 RF 방출들을 흡수할 수 있는 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 격리 재료(410)는 손실성 유전체로 형성될 수 있다. 손실성 유전체는 입력 본드 와이어와 출력 본드 와이어 사이의 결합을 형성하는 것들과 같이 전자기파들을 흡수 및/또는 감소시키도록 구성될 수 있다. 격리 재료(410) 내의 재료들로서 유용할 수 있는 손실성 유전체들은 0.1보다 큰 손실 탄젠트를 갖는 손실성 유전체들을 포함할 수 있다. tan δ로도 알려진 손실 탄젠트는 유전율의 실수부와 허수부 사이의 비율이다. 일부 실시예들에서, 격리 재료(410)로서 이용되는 손실성 유전체에 대한 손실 탄젠트는 트랜지스터 디바이스(400)의 동작 주파수에 기반할 수 있다. 손실성 유전체들의 예들은 탄소를 함유하는 유전체들을 포함할 수 있다.
일부 실시예들에서, 격리 재료(410)는 예를 들어 페라이트 및/또는 니켈과 같은 자성 재료를 포함할 수 있다.
격리 재료(410)는 트랜지스터(15)에 접속되는 입력 본드 와이어들(예를 들어, 본드 와이어들(34)) 및/또는 출력 본드 와이어들(예를 들어, 본드 와이어들(38 및/또는 120))에 실질적으로 직교하는 제1 방향으로 연장될 수 있다. 트랜지스터(15)의 제어 단자(예를 들어, 게이트 단자)는 트랜지스터(15)의 제1 측 상에 있을 수 있고, 출력 단자(예를 들어, 드레인 단자)는 제1 측에 대향하는, 트랜지스터(15)의 제2 측 상에 있을 수 있다. 입력 본드 와이어들(예를 들어, 본드 와이어들(34))은 제1 측 상의 트랜지스터(15)의 입력 단자에 접속될 수 있다. 출력 본드 와이어들(예를 들어, 본드 와이어들(38 및/또는 120))은 제2 측 상의 트랜지스터(15)의 출력 단자에 접속될 수 있다.
도 5에서, 패키징된 트랜지스터 디바이스(400)의 프로토타입은 격리 재료(410)로서 금속 차폐 벽을 포함한다. 도 5의 패키징된 트랜지스터 디바이스(400)는 격리 재료(410)의 성능에 대한 영향을 결정하기 위해 종래의 패키징된 트랜지스터 디바이스들과 비교되었다.
격리 재료(410)의 유효성을 정량화하는 하나의 방법은 동일한 정합 네트워크들을 갖지만 하나가 격리 재료(410)로 구현되는 2개의 트랜지스터 디바이스의 신호 응답들을 비교하는 것이다. 분석될 수 있는 메트릭의 일 예는 트랜지스터 디바이스의 입력과 출력 사이의 격리의 척도인 산란 파라미터 S12를 포함한다. 더 낮은 S12 값은 트랜지스터 디바이스의 입력과 출력 사이의 격리의 더 높은 레벨을 나타낸다. 분석될 수 있는 메트릭의 다른 예는 트랜지스터 디바이스의 안정성을 정량화하는 μ-인자이다. μ-인자가 높을수록, 디바이스가 더 안정적일 것이다. 1보다 큰 μ-인자는 무조건적으로 안정적인 트랜지스터 디바이스를 나타내고, 1보다 작은 μ-인자는 잠재적으로 불안정한 디바이스를 나타낸다.
도 6a 및 도 6b는 패키징된 트랜지스터 디바이스(400)의 시뮬레이션된 성능과, 도 2a 및 도 2b에 예시된 것과 같은 종래의 패키징된 트랜지스터 디바이스(100)의 시뮬레이션된 성능의 비교를 예시하는 그래프들이다.
도 6a 및 도 6b는 격리 재료(410)를 갖는 패키징된 트랜지스터 디바이스(400) 및 격리 재료(410)가 없는 패키징된 트랜지스터 디바이스에 대한 관심 주파수 대역에서의 시뮬레이션된 S12 및 μ-인자를 도시한다. 도 6a 및 도 6b의 시뮬레이션된 디바이스는 2.1-2.2 GHz 주파수 대역에 대해 설계되었다. 도 6a는 격리 재료(410)를 갖는 트랜지스터 디바이스에 대한 S12 시뮬레이션된 성능(610) 및 격리 재료(410)가 없는 트랜지스터 디바이스에 대한 S12 시뮬레이션된 성능(620)을 예시한다. 도 6a는 격리 재료(410)를 추가하는 것이 격리 재료(410)가 없는 패키징된 트랜지스터 디바이스에 비해 2.14 GHz에서 대략 7dB 더 많은 격리를 제공한다는 것을 도시한다.
도 6b는 격리 재료(410)를 갖는 트랜지스터 디바이스에 대한 μ-인자 시뮬레이션된 성능(630) 및 격리 재료(410)가 없는 트랜지스터 디바이스에 대한 μ-인자 시뮬레이션된 성능(640)을 도시한다. 도 6b는 격리 재료(410)의 추가에 기반하여 관심 주파수 대역 내에서 μ-인자가 1.08로부터 1.55로 증가한 것을 도시하며, 이는 더 안정적인 디바이스를 나타낸다.
도 7a 및 도 7b는 격리 재료(410)를 포함하는 도 5의 프로토타입 패키징된 트랜지스터 디바이스(400)의 측정된 성능과, 도 2a 및 도 2b에 도시된 패키징된 트랜지스터 디바이스(100)와 같이, 격리 재료(410)가 없는 종래의 패키징된 트랜지스터 디바이스의 비교를 예시하는 그래프들이다. 도 7a는 격리 재료(410)를 포함하는 도 5의 패키징된 트랜지스터 디바이스(400)가 종래의 패키징된 트랜지스터 디바이스(100)의 측정된 S12 성능(720)보다 2.14 GHz에서의 S12 격리에서 9dB 더 기여하는 측정된 S12 성능(710)을 갖는다는 것을 도시한다. 도 7b는 격리 재료(410)를 포함하는 도 5의 패키징된 트랜지스터 디바이스(400)가 종래의 패키징된 트랜지스터 디바이스(100)의 측정된 μ-인자 성능(740)에 비해 μ-인자를 0.79에서 1.14로 증가시키는 2.14 GHz에서의 측정된 μ-인자 성능(730)을 갖는다는 것을 도시한다.
도 4 및 도 5가 격리 재료(410)로서 금속 벽의 이용을 예시하지만, 격리 재료(410)의 다른 구성들이 본 발명으로부터 벗어나지 않고 이용될 수 있다는 점이 이해될 것이다. 예를 들어, 일부 실시예들에서, 격리 재료는 금속 메쉬와 같은 메쉬로 형성될 수 있다. 일부 실시예들에서, 격리 재료(410)는 개별 본드 와이어들로 형성될 수 있다. 도 8a는 본 발명의 실시예들에 따른, 격리 재료(410)로서 격리 본드 와이어들(810)을 포함하는 패키징된 트랜지스터 디바이스(800)의 사시도이다. 도 8b는 도 8a의 패키징된 트랜지스터 디바이스(800)의 격리 재료(410)의 구성을 예시하는 단면도이다.
패키징된 트랜지스터 디바이스(800)의 입력 및 출력 본드 와이어들의 구성은 도 4에 예시된 패키징된 트랜지스터 디바이스(400)와 실질적으로 유사할 수 있다. 도 8a에 도시된 바와 같이, 패키징된 트랜지스터 디바이스(800)는 본드 와이어(32)를 통해 커패시터(36)에 결합된 입력 리드(14)를 포함할 수 있고, 커패시터(36)는 본드 와이어(34)를 통해 트랜지스터(15)에 결합될 수 있다. 트랜지스터(15)는 본드 와이어(120)를 통해 커패시터(122)에 그리고 본드 와이어(38)를 통해 출력 리드(18)에 결합될 수 있다. 본드 와이어(34), 본드 와이어(120), 및/또는 본드 와이어(38) 중 적어도 하나는 트랜지스터(15)의 최상부 표면 위로 연장될 수 있다.
도 8a 및 도 8b를 참조하면, 격리 재료(410)는 기준 전압원(예를 들어, 접지 신호)에 접속될 수 있는 복수의 격리 본드 와이어(810)로 구성될 수 있다. 일부 실시예들에서, 격리 재료(410)의 격리 본드 와이어들(810)은 트랜지스터(15)의 제1 측으로부터 트랜지스터(15)의 제2 측으로의 제1 방향으로 연장될 수 있다. 입력 본드 와이어들(예를 들어, 본드 와이어들(34))은 입력 리드(14)로부터 트랜지스터(15)의 제3 측으로 연장하는 제2 방향으로 연장할 수 있다. 출력 본드 와이어들(예를 들어, 본드 와이어들(38 및/또는 120))은 제2 방향으로(예를 들어, 트랜지스터(15)의 제4 측으로부터 출력 리드(18)로 연장하는 방향으로) 연장할 수 있다. 일부 실시예들에서, 제1 방향은 제2 방향에 직교할 수 있다. 격리 본드 와이어들(810) 중 적어도 하나의 일부분은 입력 본드 와이어들과 출력 본드 와이어들 사이에(예를 들어, 트랜지스터(15) 위에) 물리적으로 있을 수 있다.
일부 실시예들에서, 격리 본드 와이어들(810)은 트랜지스터(15)의 제1 측 상의 패키징된 트랜지스터 디바이스(800)의 베이스 및/또는 기판에 접속될 수 있고, 트랜지스터(15) 위의 높이에서 트랜지스터(15) 상에 연장될 수 있고/있거나 트랜지스터(15)의 제2 측 상의 패키징된 트랜지스터 디바이스(800)의 베이스 및/또는 기판에 접속될 수 있다. 일부 실시예들에서, 복수의 격리 본드 와이어들(810)의 개별 격리 본드 와이어들의 부분들은 (예를 들어, 수평 및/또는 수직 방향으로) 서로 중첩될 수 있지만, 본 발명은 이에 제한되지 않는다.
도 8a 및 도 8b가 베이스 및/또는 기판에 접속된 격리 본드 와이어들(810)을 도시하지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 트랜지스터(15)는 (예를 들어, 기판에 대한) 트랜지스터(15)의 내부 또는 외부 접속들을 통해 기준 신호(예를 들어, 접지)에 접속되는 패드들 및/또는 다른 접속 요소를 그 표면 상에 가질 수 있다. 도 8c는 복수의 본드 와이어(810)가 하나 이상의 접지 패드(182)에 접속되는 실시예를 도시한다. 일부 실시예들에서, 복수의 격리 본드 와이어(810)는, 예를 들어, 최상부 표면 또는 측면과 같은, 트랜지스터(15)의 표면 상의 접지 패드들(182)에 접속될 수 있다.
도 9a는 본 발명의 실시예들에 따른, 격리 재료(410)로서 격리 본드 와이어들(820)을 포함하는 패키징된 트랜지스터 디바이스(900)의 사시도이다. 도 9b는 도 9a의 패키징된 트랜지스터 디바이스(900)의 격리 재료(410)의 구성을 예시하는 단면도이다.
패키징된 트랜지스터 디바이스(900)의 입력 및 출력 본드 와이어들의 구성은 도 4 및 도 8에 예시된 패키징된 트랜지스터 디바이스(400)와 실질적으로 유사할 수 있다. 도 9a에 도시된 바와 같이, 패키징된 트랜지스터 디바이스(900)는 본드 와이어(32)를 통해 커패시터(36)에 결합된 입력 리드(14)를 포함할 수 있고, 커패시터(36)는 본드 와이어(34)를 통해 트랜지스터(15)에 결합될 수 있다. 트랜지스터(15)는 본드 와이어(120)를 통해 커패시터(122)에 그리고 본드 와이어(38)를 통해 출력 리드(18)에 결합될 수 있다. 본드 와이어(34), 본드 와이어(120), 및/또는 본드 와이어(38) 중 적어도 하나는 트랜지스터(15)의 최상부 표면 위로 연장될 수 있다.
도 9a 및 도 9b를 참조하면, 격리 재료(410)는 기준 전압원(예를 들어, 접지 신호)에 접속될 수 있는 복수의 격리 본드 와이어(910)로 구성될 수 있다. 격리 재료(410)의 격리 본드 와이어들(910)은 트랜지스터(15)의 제1 측으로부터 트랜지스터(15)의 제2 측으로의 제1 방향으로 연장될 수 있다. 입력 본드 와이어들(예를 들어, 본드 와이어들(34))은 제2 방향으로(예를 들어, 입력 리드(14)로부터 트랜지스터(15)의 제3 측으로의 방향으로) 연장될 수 있다. 출력 본드 와이어들(예를 들어, 본드 와이어들(38 및/또는 120))은 제2 방향으로(예를 들어, 트랜지스터(15)의 제4 측으로부터 출력 리드(18)로의 방향으로) 연장될 수 있다. 일부 실시예들에서, 제1 방향은 제2 방향에 직교할 수 있다. 격리 본드 와이어들(910) 중 적어도 하나의 일부분은 입력 본드 와이어들과 출력 본드 와이어들 사이에(예를 들어, 트랜지스터(15) 위에) 배치될 수 있다.
일부 실시예들에서, 격리 본드 와이어들(910)은 트랜지스터(15)의 제1 측 상의 패키징된 트랜지스터 디바이스(900)의 베이스 및/또는 기판에 접속될 수 있고, 트랜지스터(15) 위의 높이에서 트랜지스터(15) 상에 연장될 수 있고/있거나, 트랜지스터(15)의 제2 측 상의 패키징된 트랜지스터 디바이스(900)의 베이스 및/또는 기판에 접속될 수 있다. 일부 실시예들에서, 복수의 격리 본드 와이어들(910) 중 제1 격리 본드 와이어는 복수의 격리 본드 와이어들(910) 중 제2 격리 본드 와이어보다 더 높은(예를 들어, 트랜지스터(15)로부터 더 먼) 레벨에서 연장될 수 있다. 일부 실시예들에서, 복수의 격리 본드 와이어들(910)의 개별 격리 본드 와이어들의 부분들은 서로 실질적으로 평행하게 연장될 수 있지만, 본 발명은 이에 제한되지 않는다.
도 9a 및 도 9b가 베이스 및/또는 기판에 접속된 격리 본드 와이어들(910)을 도시하지만, 본 발명은 이에 제한되지 않는다. 도 9c는 복수의 본드 와이어(910)가 하나 이상의 접지 패드(182)에 접속되는 실시예를 도시한다. 일부 실시예들에서, 트랜지스터(15)는 (예를 들어, 기판에 대한) 트랜지스터(15)의 내부 또는 외부 접속들을 통해 기준 신호(예를 들어, 접지)에 접속되는 접지 패드들(182) 및/또는 다른 접속 요소들을 그 표면 상에 가질 수 있다. 일부 실시예들에서, 복수의 격리 본드 와이어(910)는, 예를 들어, 최상부 표면 또는 측면과 같은, 트랜지스터(15)의 표면 상의 접지 패드들(182)에 접속될 수 있다.
도 10a는 본 발명의 추가 실시예들에 따른 격리 재료(410)를 나타내는 개략적인 단면도이다. 도 10a에 도시된 바와 같이, 격리 재료(410)는 하나 이상의 격리 세그먼트(1010)로 구성될 수 있다. 일부 실시예들에서, 격리 세그먼트들(1010)은 트랜지스터(15)로부터 멀어지는 방향으로(예를 들어, 수직 방향으로) 트랜지스터(15)의 최상부 표면으로부터 멀어지게 연장될 수 있다. 일부 실시예들에서, 격리 세그먼트들(1010)은 트랜지스터(15)의 최상부 표면에 실질적으로 수직인 방향으로 연장할 수 있다. 도 10a에 도시된 격리 재료(410)는 도 4, 도 8a 및 도 9a의 패키징된 트랜지스터 디바이스들과 유사한 방식으로 입력 및 출력 본드 와이어들과 같은 패키징된 트랜지스터 디바이스의 다른 요소들에 대해 트랜지스터(15) 상에 배치될 수 있다는 것을 이해할 것이다. 즉, 격리 재료(410)의 격리 세그먼트들(1010)은 트랜지스터(15) 위의 입력 및 출력 본드 와이어들 사이에 배치될 수 있다. 일부 실시예들에서, 격리 세그먼트들(1010)은 금속, 전도성 금속 질화물, 전도성 금속 산화물, 또는 이러한 재료들의 조합을 포함할 수 있다. 예를 들어, 격리 세그먼트들은 텅스텐(W), 텅스텐 질화물(WN), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 티타늄 알루미늄 질화물(TiAlN), 이리듐(Ir), 백금(Pt), 팔라듐(Pd), 루테늄(Ru), 지르코늄(Zr), 로듐(Rh), 니켈(Ni), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 인듐 주석 산화물(ITO), 이러한 금속들의 합금, 또는 이러한 금속들의 조합을 포함할 수 있다. 일부 실시예들에서, 격리 세그먼트들(1010)은 손실성 유전체 및/또는 자성 재료를 포함할 수 있다.
일부 실시예들에서, 격리 세그먼트들(1010)은 베이스 격리 세그먼트(1020) 상에 형성될 수 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 베이스 격리 세그먼트(1020)는 트랜지스터(15)의 한 측 상의 베이스 및/또는 기판에 접속될 수 있고, 트랜지스터(15) 위의 트랜지스터(15) 상에 연장될 수 있고/있거나 트랜지스터(15)의 제2 측 상의 베이스 및/또는 기판에 접속될 수 있다. 일부 실시예들에서, 베이스 격리 세그먼트(1020)는, 도 9a 및 도 9b에 예시된 복수의 본드 와이어들(910)과 같은, 복수의 본드 와이어들 중 하나일 수 있다. 도 10a가 베이스 및/또는 기판에 접속된 베이스 격리 세그먼트(1020)를 나타내고 있지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 트랜지스터(15)는 (예를 들어, 기판에 대한) 트랜지스터(15)의 내부 또는 외부 접속들을 통해 기준 신호(예를 들어, 접지)에 접속되는 패드들 및/또는 다른 접속 요소를 그 표면 상에 가질 수 있다. 도 10b는 트랜지스터(15)가 트랜지스터(15)의 최상부 표면 상에 접지 패드들(182)을 갖는 실시예를 도시한다. 일부 실시예들에서, 베이스 격리 세그먼트(1020)는 트랜지스터(15)의 표면 상의 접지 패드들(182)에 접속될 수 있다. 일부 실시예들에서, 베이스 격리 세그먼트(1020)의 적어도 하나의 단부는 기준 신호(예를 들어, 접지 신호)에 접속될 수 있다. 일부 실시예들에서, 베이스 격리 세그먼트(1020)는 본드 와이어일 수 있다. 일부 실시예들에서, 베이스 격리 세그먼트(1020)는 트랜지스터(15)의 최상부 표면 상에 형성된 금속 트레이스 및/또는 세그먼트일 수 있다.
도 4, 도 8a 및 도 9a가 공기 공동을 포함하는 패키징된 트랜지스터 디바이스(400, 800, 900)의 실시예들을 도시하지만, 본 발명은 이에 제한되지 않는다. 일부 실시예들에서, 격리 재료(410)는 패키징된 트랜지스터 디바이스의 컴포넌트들을 감싸는데 이용되는 플라스틱 오버몰드 내에 형성될 수 있다. 예를 들어, 공기 공동 구성에서, 격리 재료(410)는, 예컨대 공기 공동의 측벽과의 접속을 통해 그리고/또는 패키징된 트랜지스터 디바이스의 베이스에 대한 접속을 통해, 트랜지스터(15) 상에 배치될 수 있다. 오버몰드 구성에서, 격리 재료(410)는 공기 공동 구성에서와 같이 트랜지스터(15) 상에 유사하게 배치될 수 있고/있거나 트랜지스터(15)를 덮는 오버몰드 내의 트랜지스터(15) 상에 배치될 수 있다. 따라서, 본 명세서에 설명되는 격리 재료(410)는 패키징된 트랜지스터 디바이스의 복수의 구성들에서 이용될 수 있다.
도 11a 내지 도 14b는 본 발명의 일부 실시예들에 따라 플라스틱 오버몰드를 이용하여 패키징된 트랜지스터 디바이스(1100)를 제조하기 위한 예시적인 기술들을 도시한다.
도 11a는 트랜지스터 구성의 평면도이고, 도 11b는 도 11a의 선 A-A'를 따라 취해진 단면도이다. 도 11a 및 도 11b를 참조하면, 입력 리드(14) 및 출력 리드(18)에 결합된 트랜지스터(15)를 포함하는 트랜지스터 구성이 제공될 수 있다. 트랜지스터(15)는 본 명세서에 설명된 바와 같이, 유도성 요소들로서 본드 와이어들을 이용하는 정합 네트워크 및/또는 고조파 감소기에 결합될 수 있다. 베이스 격리 세그먼트(1120)는 트랜지스터(15) 상에 제공될 수 있다. 일부 실시예들에서, 베이스 격리 세그먼트(1120)는 본드 와이어일 수 있다. 일부 실시예들에서, 베이스 격리 세그먼트(1120)는 트랜지스터(15)의 한 측 상의 베이스 및/또는 기판에 접속될 수 있고, 트랜지스터(15) 위의 트랜지스터(15) 상에 연장될 수 있으며, 트랜지스터(15)의 제2 측 상의 베이스 및/또는 기판에 접속될 수 있다. 일부 실시예들에서, 베이스 격리 세그먼트(1120)는 트랜지스터(15)의 표면 상의 패드에 접속될 수 있고, 여기서, 패드는 추가로, 트랜지스터(15)의 내부 접속들 및/또는 외부 접속들을 통해 기준 신호(예를 들어, 접지)에 접속된다. 베이스 격리 세그먼트(1120)의 적어도 한 측은 기준 신호(예를 들어, 접지 신호)에 접속될 수 있다. 예를 들어, 트랜지스터(15)의 최상부 표면 상의 접지 신호에 접속된 패드를 포함하는 실시예들과 같은 일부 실시예들에서, 베이스 격리 세그먼트(1120)는 생략될 수 있다.
도 12b가 도 12a의 선 A-A'를 따라 취해진 단면도인, 도 12a 및 도 12b를 참조하면, 플라스틱 오버몰드(1220)가 트랜지스터 구성 상에 형성될 수 있다. 플라스틱 오버몰드(1220)는, 존재한다면, 베이스 격리 세그먼트(1120)를 포함하는, 트랜지스터 구성의 요소들을 감쌀 수 있다. 플라스틱 오버몰드(1220)는 플라스틱 또는 플라스틱 중합체 화합물로 구성될 수 있다.
도 13b가 도 13a의 선 A-A'를 따라 취해진 단면도인, 도 13a 및 도 13b를 참조하면, 리세스(1320)가 플라스틱 오버몰드(1220)에 형성될 수 있다. 리세스(1320)의 적어도 일부분은 플라스틱 오버몰드(1220)의 표면으로부터 베이스 격리 세그먼트(1120)를 향해 연장될 수 있다. 일부 실시예들에서, 리세스(1320)는 베이스 격리 세그먼트(1120)를 노출시키도록 연장될 수 있지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 트랜지스터(15)의 최상부 표면 상의 접지 신호에 접속된 패드를 포함하는 실시예들과 같은 일부 실시예들에서, 리세스(1320)는 패드를 노출시키도록 연장될 수 있다. 일부 실시예들에서, 리세스(1320)는 베이스 격리 세그먼트(1120)와 동일한 방향으로 연장되도록 형성될 수 있다.
도 14b가 도 14a의 선 A-A'를 따라 취해진 단면도인, 도 14a 및 도 14b를 참조하면, 전도성 재료(1420)는 본 발명의 실시예들에 따른 패키징된 트랜지스터 디바이스(1100)를 형성하기 위해 리세스(1320) 내에 배치될 수 있다. 일부 실시예들에서, 전도성 재료(1420)는 리세스(1320)를 채울 수 있다. 전도성 재료(1420)는, 예를 들어, 금속 또는 금속 함유 재료(예를 들어, 은 에폭시)를 포함할 수 있다. 일부 실시예들에서, 전도성 재료(1420)는 마이크로파 및/또는 RF 방출들을 흡수할 수 있는 유전체 재료를 포함할 수 있다.
일부 실시예들에서, 전도성 재료(1420)는 플라스틱 오버몰드(1220) 내에 격리 재료(410)를 형성하기 위해 베이스 격리 세그먼트(1120)에 전기적으로 결합될 수 있다. 일부 실시예들에서, 전도성 재료(1420)는 베이스 격리 세그먼트(1120)로부터 분리될 수 있다. 예를 들어, 트랜지스터(15)의 최상부 표면 상의 접지 신호에 접속된 패드를 포함하는 실시예들과 같은 일부 실시예들에서, 전도성 재료(1420)는 패드와 전기적으로 접촉하도록 형성될 수 있다.
도 15a 내지 도 16b는 본 발명의 일부 실시예들에 따른, 패키징된 트랜지스터 디바이스를 제조하기 위한 추가의 예시적인 기술들을 도시한다. 도 15a 내지 도 16b에 도시된 실시예들에서는 도 11a 내지 도 12b와 관련하여 본 명세서에서 논의된 것들과 유사한 동작들이 선행될 수 있다. 도 15b가 도 15a의 선 A-A'를 따라 취해진 단면도인, 도 15a 및 도 15b를 참조하면, 복수의 리세스(1520)가 플라스틱 오버몰드(1220)에 형성될 수 있다. 복수의 리세스(1520) 중 적어도 하나는 플라스틱 오버몰드(1220)의 표면으로부터 베이스 격리 세그먼트(1120)로 연장될 수 있다. 일부 실시예들에서, 복수의 리세스(1520)의 각각의 리세스들은 트랜지스터(15)의 최상부 표면으로부터 멀어지게 연장되는 기둥 형상으로 형성될 수 있다.
도 16b가 도 16a의 선 A-A'를 따라 취해진 단면도인, 도 16a 및 도 16b를 참조하면, 전도성 재료(1620)는 본 발명의 실시예들에 따른 패키징된 트랜지스터 디바이스(1100)를 형성하기 위해 복수의 리세스(1520) 내에 배치될 수 있다. 일부 실시예들에서, 전도성 재료(1620)는 복수의 리세스(1520) 중 하나 이상을 채울 수 있다. 전도성 재료(1620)는, 예를 들어, 금속 또는 금속 함유 재료(예를 들어, 은 에폭시)를 포함할 수 있다. 일부 실시예들에서, 전도성 재료(1620)는 마이크로파 및/또는 RF 방출들을 흡수할 수 있는 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 복수의 리세스(1520)의 각각의 리세스들 내의 전도성 재료(1620)는 플라스틱 오버몰드(1220) 내에 격리 재료(410)를 형성하기 위해 베이스 격리 세그먼트(1120)에 전기적으로 결합될 수 있다.
일부 실시예들에서, 베이스 격리 세그먼트(1120)는 임의적일 수 있다. 예를 들어, 복수의 리세스(1520)는 도 15a 및 도 15b와 관련하여 논의된 바와 같이 형성될 수 있다. 복수의 리세스(1520)를 채우기 전 또는 후에, 접속 리세스(예를 들어, 홈)가 플라스틱 오버몰드(1220)의 최상부 표면에 형성될 수 있다. 접속 리세스는 복수의 리세스(1520)의 최상부 표면들을 접속시키도록 연장될 수 있다. 복수의 리세스(1520) 및 접속 리세스는 전도성 재료(1620)로 채워져서 격리 재료(410)를 형성할 수 있다. 격리 재료(410)는 입력 본드 와이어와 출력 본드 와이어 사이의 결합을 최소화 및/또는 감소시키기 위해 기준 신호(예를 들어, 접지)에 추가로 접속되거나 플로팅 상태로 남겨질 수 있다.
본 발명의 실시예들에 따르면, 패키징된 트랜지스터 디바이스의 베이스 상의 트랜지스터 - 트랜지스터는 제어 단자 및 출력 단자를 포함함 -, 트랜지스터의 제어 단자와 입력 리드 사이에 전기적으로 결합된 제1 본드 와이어, 트랜지스터의 출력 단자와 출력 리드 사이에 전기적으로 결합된 제2 본드 와이어, 및 제1 본드 와이어와 제2 본드 와이어 사이에 물리적으로 있는 격리 재료 - 격리 재료는 제1 본드 와이어와 제2 본드 와이어 사이의 결합을 감소시키도록 구성됨 - 를 포함하는 패키징된 트랜지스터 디바이스들이 제공된다.
일부 실시예들에서, 트랜지스터는 전기적으로 병렬로 접속되는 복수의 단위 셀 트랜지스터를 포함한다.
일부 실시예들에서, 격리 재료는 전도성 격리 재료, 자성 격리 재료, 또는 손실성 유전체 격리 재료이다. 손실성 유전체 격리 재료는 0.1보다 큰 손실 탄젠트를 포함할 수 있다.
일부 실시예들에서, 패키징된 트랜지스터 디바이스는 트랜지스터를 수용하는 패키지를 더 포함하며, 입력 리드 및 출력 리드는 패키지로부터 연장된다.
일부 실시예들에서, 격리 재료의 일부분은 패키지와 접촉한다.
일부 실시예들에서, 패키지는 공기 공동을 포함하고, 제1 본드 와이어의 적어도 일부분 및 제2 본드 와이어의 적어도 일부분은 공기 공동 내로 연장된다.
일부 실시예들에서, 패키지는 플라스틱 오버몰드를 포함한다.
일부 실시예들에서, 격리 재료는 트랜지스터 위에 배치된다.
일부 실시예들에서, 제어 단자는 트랜지스터의 제1 측 상에 있고, 출력 단자는 제1 측에 대향하는, 트랜지스터의 제2 측 상에 있고, 복수의 제3 본드 와이어들은 트랜지스터의 제3 측으로부터 트랜지스터의 제4 측으로 연장되고, 트랜지스터의 제3 측 및 제4 측은 제1 측 및 제2 측과 상이하다.
일부 실시예들에서, 제3 본드 와이어들 중 첫 번째 본드 와이어의 제1 부분은 제1 높이에서 트랜지스터 위로 연장되고, 제3 본드 와이어들 중 두 번째 본드 와이어의 제2 부분은 제1 높이보다 큰 제2 높이에서 트랜지스터 위로 연장된다.
일부 실시예들에서, 격리 재료는 복수의 금속 세그먼트를 포함한다.
일부 실시예들에서, 복수의 금속 세그먼트는 트랜지스터의 최상부 표면에 실질적으로 수직인 방향으로 연장된다.
일부 실시예들에서, 격리 재료는 금속 벽을 포함한다.
일부 실시예들에서, 금속 벽은 트랜지스터의 최상부 표면에 실질적으로 수직인 방향으로 연장된다.
일부 실시예들에서, 격리 재료는 접지 신호에 접속되도록 구성된다.
일부 실시예들에서, 격리 재료는 전기적으로 플로팅되도록 구성된다.
일부 실시예들에서, 격리 재료는 금속 메쉬를 포함한다.
일부 실시예들에서, 패키징된 트랜지스터 디바이스는 입력 리드와 제어 단자 사이에 전기적으로 결합되는 입력 정합 회로를 더 포함하고, 제1 본드 와이어는 입력 정합 회로 내의 유도성 요소이다.
본 발명의 추가 실시예들에 따르면, 패키징된 트랜지스터 디바이스의 베이스 상의 트랜지스터 - 트랜지스터는 트랜지스터의 대향 측들 상의 제어 단자 및 출력 단자를 포함함 -, 제어 단자에 접속된 제1 인덕터 - 제1 인덕터는 트랜지스터의 최상부 표면보다 베이스로부터 더 먼 제1 레벨에서 연장되는 제1 부분을 포함함 -, 출력 단자에 접속된 제2 인덕터 - 제2 인덕터는 트랜지스터의 최상부 표면보다 베이스로부터 더 먼 제2 레벨에서 연장되는 제2 부분을 포함함 -, 및 제1 부분과 제2 부분 사이에 있는 격리 재료 - 격리 재료는 제1 인덕터와 제2 인덕터 사이의 결합을 감소시키도록 구성됨 - 를 포함하는 패키징된 트랜지스터 디바이스가 제공된다.
일부 실시예들에서, 격리 재료는 기준 신호에 전기적으로 접속된다.
일부 실시예들에서, 제1 인덕터는 임피던스 정합 회로 또는 고조파 감소 회로의 컴포넌트이다.
일부 실시예들에서, 패키징된 트랜지스터 디바이스는 트랜지스터를 수용하는 패키지를 더 포함하고, 패키지로부터 입력 리드 및 출력 리드가 연장되고, 입력 리드는 제어 단자에 접속되고, 출력 리드는 출력 단자에 접속된다.
일부 실시예들에서, 격리 재료의 일부분은 패키지와 접촉한다.
일부 실시예들에서, 패키지는 공기 공동을 포함하고, 제1 인덕터의 적어도 일부분 및 제2 인덕터의 적어도 일부분은 공기 공동 내로 연장된다.
일부 실시예들에서, 패키지는 플라스틱 오버몰드를 포함한다.
일부 실시예들에서, 격리 재료는 전도성 격리 재료, 자성 격리 재료, 또는 손실성 유전체 격리 재료이다. 일부 실시예들에서, 손실성 유전체 격리 재료는 0.1보다 큰 손실 탄젠트를 포함한다.
일부 실시예들에서, 격리 재료는 복수의 본드 와이어들을 포함한다.
일부 실시예들에서, 본드 와이어들 중 제1 본드 와이어의 제1 부분은 제1 높이에서 트랜지스터 위로 연장되고, 본드 와이어들 중 제2 본드 와이어의 제2 부분은 제1 높이보다 큰 제2 높이에서 트랜지스터 위로 연장된다.
일부 실시예들에서, 격리 재료는 트랜지스터 위에 배치된다.
일부 실시예들에서, 격리 재료는 복수의 금속 세그먼트를 포함한다.
일부 실시예들에서, 복수의 금속 세그먼트는 트랜지스터의 최상부 표면에 실질적으로 수직인 방향으로 연장된다.
일부 실시예들에서, 격리 재료는 금속 벽을 포함한다.
본 발명의 추가 실시예들에 따르면, 패키징된 트랜지스터 디바이스를 제조하는 방법은, 제어 단자 및 출력 단자를 포함하는 트랜지스터를 트랜지스터의 대향 측들 상에 제공하는 단계, 제1 본드 와이어를 제어 단자에 접속시키는 단계, 제2 본드 와이어를 출력 단자에 접속시키는 단계, 제1 본드 와이어와 제2 본드 와이어 사이의 트랜지스터 상에 격리 재료를 배치하는 단계 - 격리 재료는 제1 본드 와이어와 제2 본드 와이어 사이의 결합을 감소시키도록 구성됨 -, 및 트랜지스터, 제1 본드 와이어, 제2 본드 와이어, 및 격리 재료를 둘러싸는 패키지를 제공하는 단계를 포함한다.
일부 실시예들에서, 트랜지스터를 제공하는 단계는 패키징된 트랜지스터 디바이스의 공기 공동 내에 트랜지스터를 제공하는 단계를 포함한다.
일부 실시예들에서, 격리 재료는 공기 공동의 측벽 내로 연장된다.
일부 실시예들에서, 트랜지스터 상에 격리 재료를 배치하는 단계는 제1 본드 와이어와 제2 본드 와이어 사이에 복수의 제3 본드 와이어들을 제공하는 단계를 포함한다.
일부 실시예들에서, 패키지를 제공하는 단계는 트랜지스터 상에 플라스틱 오버몰드를 배치하는 단계를 포함하고, 트랜지스터 상에 격리 재료를 배치하는 단계는 플라스틱 오버몰드를 리세싱하는 단계를 포함한다.
일부 실시예들에서, 플라스틱 오버몰드를 리세싱하는 단계는, 플라스틱 오버몰드 내에 복수의 리세스를 제공하는 단계, 및 복수의 리세스 내에 금속 재료를 제공하는 단계를 포함한다.
일부 실시예들에서, 플라스틱 오버몰드를 리세싱하는 단계는, 플라스틱 오버몰드 내에 트랜지스터 상에서 연장되는 트렌치를 제공하는 단계, 및 트렌치 내에 금속 재료를 제공하는 단계를 포함한다.
일부 실시예들에서, 격리 재료는 접지 신호에 접속되도록 구성된다.
일부 실시예들에서, 격리 재료는 트랜지스터 위에 배치된다.
일부 실시예들에서, 격리 재료는 전도성 격리 재료, 자성 격리 재료, 또는 손실성 유전체 격리 재료이다.
일부 실시예들에서, 손실성 유전체 격리 재료는 0.1보다 큰 손실 탄젠트를 포함한다.
다양한 요소들을 설명하기 위해 제1, 제2 등의 용어들이 본 명세서에 사용될 수 있더라도, 이들 요소들은 이들 용어들로 제한되어서는 안 됨을 이해할 것이다. 이들 용어들은 단지 하나의 요소를 다른 요소와 구별하는데 사용된다. 예를 들어, 본 발명의 범위에서 벗어나지 않고, 제1 요소는 제2 요소라고 할 수 있고, 유사하게, 제2 요소는 제1 요소라고 할 수 있다. 본 명세서에서 사용된 용어 "및/또는"은 연관된 열거 항목들 중 하나 이상의 임의의 조합 및 모든 조합들을 포함한다.
본 명세서에 사용된 전문용어는 단지 특정 실시예들을 설명하기 위한 것이고, 본 발명을 제한하는 것으로 의도된 것은 아니다. 본 명세서에서 사용되는 바와 같이, 단수 형태들은, 문맥이 명확하게 달리 나타내지 않는 한, 복수 형태들도 포함하는 것으로 의도된다. 용어들 "포함한다", "포함하는"이, 본 명세서에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.
달리 정의되지 않는 한, 본 명세서에 사용된 모든 용어들(기술적 및 과학적 용어들을 포함함)은 본 발명이 속하는 기술분야의 통상의 기술자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어들은 본 명세서 및 관련 분야와 관련된 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백히 그렇게 정의되지 않는 한, 이상적인 또는 과도하게 형식적인 의미로 해석되지 않을 것이라는 것을 추가로 이해할 것이다.
층, 영역, 또는 기판과 같은 요소가 다른 요소 "상"에 있거나 다른 요소 "상으로" 연장된다고 언급될 때, 이 요소는 그 다른 요소 상에 직접 있거나 그 다른 요소 상으로 직접 연장되거나, 또는 개재 요소들이 또한 존재할 수 있다는 것이 이해될 것이다. 반면, 요소가 다른 요소 "상에 직접" 있거나 다른 요소 "상으로 직접" 연장된다고 언급될 때, 개재 요소들은 존재하지 않는다. 또한, 요소가 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있거나, 또는 개재 요소들이 존재할 수 있다는 것을 이해할 것이다. 반면, 요소가 다른 요소에 "직접 접속된" 또는 "직접 결합된" 것으로 언급될 때, 개재 요소들은 존재하지 않는다.
본 명세서에서 "아래", "위", "상부", "하부", "수평", "측방" 또는 "수직"과 같은 관계 용어들은 도면들에 도시된 바와 같은 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하는데 사용될 수 있다. 이들 용어들은 도면들에 도시한 배향 외에 디바이스의 상이한 배향들을 포함하고자 한다는 것을 이해할 것이다.
본 발명의 실시예들이 본 발명의 이상적인 실시예들(및 중간 구조들)의 개략도들인 단면도들을 참조하여 본 명세서에서 설명된다. 도면들 내의 층들 및 영역들의 두께는 명료화를 위해 과장될 수 있다. 게다가, 예를 들어 제조 기술들 및/또는 허용 오차들의 결과로서의 도면들의 형상들로부터의 변형들이 예상될 것이다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역들의 특정 형상들에 제한되는 것으로서 해석되어서는 안 되고, 예를 들어 제조로부터 발생하는 형상들에서의 편차들을 포함할 것이다.
유사한 번호들은 전반에 걸쳐 유사한 요소들을 지칭한다. 따라서, 동일하거나 유사한 번호들은 그것이 대응하는 도면에서 언급되지 않고 설명되지 않은 경우에도 다른 도면들을 참조하여 설명될 수 있다. 또한, 참조 번호들로 표시되지 않은 요소들은 다른 도면들을 참조하여 설명될 수 있다.
도면들 및 명세서에서, 본 발명의 전형적인 실시예들에 대해 개시하였으며, 특정 용어들을 사용하였지만, 이러한 용어들은 일반적이고 설명적인 의미로만 사용되었을 뿐이고, 제한하기 위한 목적으로 사용된 것이 아니며, 본 발명은 범위는 이하의 청구항들에 기재되어 있다.

Claims (46)

  1. 패키징된 트랜지스터 디바이스로서,
    상기 패키징된 트랜지스터 디바이스의 베이스 상의 트랜지스터 - 상기 트랜지스터는 제어 단자 및 출력 단자를 포함함 -;
    상기 트랜지스터의 제어 단자와 입력 리드(lead) 사이에 전기적으로 결합된 제1 본드 와이어;
    상기 트랜지스터의 출력 단자와 출력 리드 사이에 전기적으로 결합된 제2 본드 와이어;
    상기 제1 본드 와이어와 상기 제2 본드 와이어 사이에 물리적으로 있는 격리 재료(isolation material) - 상기 격리 재료는 상기 제1 본드 와이어와 상기 제2 본드 와이어 사이의 결합을 감소시키도록 구성됨 -; 및
    상기 트랜지스터 상의 플라스틱 오버몰드 - 상기 플라스틱 오버몰드는 상기 플라스틱 오버몰드의 외부 표면으로부터 내측으로 연장되는 리세스를 포함하고, 상기 격리 재료는 상기 리세스 내에 있음 -
    를 포함하는, 패키징된 트랜지스터 디바이스.
  2. 제1항에 있어서,
    상기 격리 재료는 전도성 격리 재료, 자성 격리 재료, 또는 손실성 유전체 격리 재료인, 패키징된 트랜지스터 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 입력 리드 및 상기 출력 리드는 상기 플라스틱 오버몰드로부터 연장되고,
    상기 격리 재료의 일부분은 상기 플라스틱 오버몰드와 접촉하는, 패키징된 트랜지스터 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 격리 재료는 제3 본드 와이어를 포함하는, 패키징된 트랜지스터 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 격리 재료는 상기 트랜지스터의 최상부 표면에 실질적으로 수직인 방향으로 연장되는 복수의 금속 세그먼트를 포함하는, 패키징된 트랜지스터 디바이스.
  6. 제1항 또는 제2항에 있어서,
    상기 격리 재료는 상기 트랜지스터의 최상부 표면에 실질적으로 수직인 방향으로 연장되는 금속 벽을 포함하는, 패키징된 트랜지스터 디바이스.
  7. 제1항 또는 제2항에 있어서,
    상기 격리 재료는 접지 신호에 접속되도록 구성되는, 패키징된 트랜지스터 디바이스.
  8. 제1항 또는 제2항에 있어서,
    상기 입력 리드와 상기 제어 단자 사이에 전기적으로 결합되는 입력 정합 회로를 더 포함하고,
    상기 제1 본드 와이어는 상기 입력 정합 회로 내의 유도성 요소인, 패키징된 트랜지스터 디바이스.
  9. 제1항 또는 제2항에 있어서,
    상기 격리 재료는 전기적으로 플로팅되도록 구성되는, 패키징된 트랜지스터 디바이스.
  10. 삭제
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