CN112992668B - 半导体结构的加工方法及半导体结构 - Google Patents

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Abstract

本发明涉及半导体结构制备工艺技术领域，尤其是涉及一种半导体结构的加工方法及半导体结构。加工方法包括在沉积有氮化硅层的堆叠结构上形成光阻层；在掩模版上方设置第一光源和第二光源，第一光源以第一入射角对光阻层进行曝光，第二光源以第二入射角对光阻层进行曝光；显影以形成燕尾槽；以燕尾槽槽口为掩模，对氮化硅层进行等离子体刻蚀；对光阻层进行第一次等离子体处理，以剩余光阻层为掩模，对位于光阻层外部的氮化硅层进行等离子体刻蚀，以在氮化硅层的开口处形成第一个台阶结构；对第N次等离子体处理后剩余的光阻层进行第N+1次处理，以在氮化硅层的开口处形成第N+1个台阶结构；在具有多个台阶的氮化硅层表面形成金属层而不易断裂。

Description

半导体结构的加工方法及半导体结构
技术领域
本发明涉及半导体结构制备工艺技术领域，尤其是涉及一种半导体结构的加工方法及半导体结构。
背景技术
目前，在半导体结构形成工艺中，通常在砷化镓/铝镓砷（GaAs/AlGaAs）等堆叠结构上形成氮化硅（SiNx）薄膜，采用干法刻蚀工艺，在氮化硅表面形成沟槽，然后在刻蚀后的氮化硅表面蒸镀金属层，由于刻蚀后的氮化硅表面具有尖锐的台阶拐角，导致蒸镀后的金属层在台阶处容易断裂。
发明内容
本发明的目的在于提供一种半导体结构加工方法及半导体结构，以缓解现有技术中存在的由于刻蚀后的氮化硅表面具有尖锐的台阶拐角，导致蒸镀后的金属层在台阶处容易断裂的技术问题。
基于上述目的，本发明提供了一种半导体结构的加工方法，所述加工方法包括以下步骤：
S1.在沉积有氮化硅层的堆叠结构上形成光阻层，所述光阻层位于所述氮化硅层的上表面；
S2.在所述光阻层的上方形成掩模版，所述掩模版与所述光阻层之间间隙设置，在所述掩模版的上方设置第一光源和第二光源，所述第一光源以第一入射角对位于所述掩模版一侧的所述光阻层进行曝光，所述第二光源以第二入射角对位于所述掩模版另一侧的所述光阻层进行曝光；
S3.对曝光后的光阻层进行显影处理，以形成燕尾槽；
S4.以所述燕尾槽的槽口为掩模，以垂直于所述光阻层的方向对所述氮化硅层进行等离子体刻蚀；
S5.对所述光阻层进行等离子体处理，去除设定厚度的光阻层，以剩余的光阻层为掩模，以垂直于所述光阻层的方向对位于所述光阻层外部的氮化硅层进行等离子体刻蚀，以在所述氮化硅层的开口处形成第一个台阶结构；
S6.对第N次等离子体处理后剩余的光阻层进行第N+1次等离子体处理，N的取值范围为[1，2，3，……，n]，n为大于等于1的正整数，去除设定厚度的光阻层，以第N+1次等离子体处理后剩余的光阻层为掩模，以垂直于所述光阻层的方向对位于所述光阻层外部的氮化硅层进行等离子体刻蚀，以在所述氮化硅层的开口处形成第N+1个台阶结构；
S7.去除所述光阻层，并对所述氮化硅层的上表面进行等离子体轰击；
S8.在所述氮化硅层的表面以及所述堆叠结构的外露表面形成金属层。
可选地，在步骤S2中，所述第一入射角的角度为15°~40°，所述第二入射角的角度为15°~40°。
可选地，在步骤S4中，采用含氟气体对所述氮化硅层进行等离子体刻蚀，其中，CHF3和O2的体积比为（3~8）:1，压力为6~10mTorr，射频功率为100~180W，蚀刻速率保持在2~6Ångstrom/s。
可选地，在步骤S5中，采用等离子体对所述光阻层进行部分去除，其中，射频功率为30~50W，压力为6~10mTorr，等离子体流量为15~25ccm，光阻去除速率保持在10~30nm/min；时间为1~3min，以使单次光阻去除量为10~90nm。
可选地，在步骤S5中，对位于所述光阻层外部的氮化硅层进行等离子体刻蚀的刻蚀深度为200~300Ångstrom。
可选地，在步骤S6中，对位于所述光阻层外部的氮化硅层进行等离子体刻蚀的刻蚀深度为200~300Ångstrom。
可选地，在步骤S7中，控制所述氮化硅层的去除量为50~100Ångstrom，以对所述台阶结构进行圆滑处理，并在所述氮化硅层的表面形成凹坑结构。
可选地，在步骤S8中，采用电子束蒸镀方式蒸镀金属层。
可选地，所述光阻层为负光刻胶层，所述负光刻胶层的厚度为1.5~2.5μm。
可选地，所述氮化硅层的厚度为100~200nm。
可选地，所述堆叠结构包括砷化镓层和铝镓砷层，所述砷化镓层位于所述铝镓砷层的上表面，所述氮化硅层沉积在所述砷化镓层的上表面。
基于上述目的，本发明还提供了一种半导体结构，所述半导体结构包括堆叠结构、氮化硅层和金属层；所述氮化硅层设置在所述堆叠结构的上方；所述氮化硅层具有贯穿所述氮化硅层的开口，所述开口处的氮化硅层的表面设置有多个圆滑的台阶结构，所述金属层设置在具有所述台阶结构的所述氮化硅层的表面以及所述堆叠结构的外露表面。
可选地，所述氮化硅层的与所述金属层接触的表面设置有凹坑结构。
可选地，所述堆叠结构包括砷化镓层和铝镓砷层，所述砷化镓层位于所述铝镓砷层的上表面，所述氮化硅层沉积在所述砷化镓层的上表面。
与现有技术相比，本发明的有益效果主要在于：
本发明提供的半导体结构加工方法，将掩模版与光阻层间隙设置，第一光源以第一入射角对位于掩模版一侧的光阻层进行曝光，第二光源以第二入射角对位于掩模版另一侧的光阻层进行曝光；采用双光源对光阻层进行曝光，可以更均匀的对光阻层进行曝光，能够形成两侧均匀对称的曝光区域，对曝光后的光阻层进行显影处理后，在光阻层中形成了燕尾槽，燕尾槽的宽度从槽口向槽底逐渐增大；燕尾槽的槽壁为光阻层，燕尾槽的槽底为氮化硅层的上表面。然后以燕尾槽的槽口为掩模，以垂直于光阻层的方向对氮化硅层进行等离子体刻蚀，在氮化硅中形成的开口与燕尾槽的槽口相对应；然后对光阻层进行等离子体处理，去除设定厚度的光阻层，由于燕尾槽两侧的光阻层的长度由光阻层的上表面向光阻层的下表面逐渐减小，所以剩余的光阻层的长度会减小，从而露出部分氮化硅层，以剩余的光阻层为掩模，以垂直于光阻层的方向对位于光阻层外部的氮化硅层进行等离子体刻蚀，以在氮化硅层的开口处形成第一个台阶结构；再对剩余的光阻层进行等离子体处理，去除设定厚度的光阻层，以剩余的光阻层为掩模，以垂直于光阻层的方向对位于光阻层外部的氮化硅层进行等离子体刻蚀，以在氮化硅层的开口处形成第二个台阶结构；等离子体处理的次数可以根据实际生产加工情况自行选取。然后去除光阻层，并对氮化硅层的上表面进行等离子体轰击，不仅能够对台阶结构的凸出部分进行圆滑处理，形成圆滑的台阶结构，还可以在氮化硅表面形成凹坑结构，从而提高后续形成的金属层与氮化硅层之间的粘附性，防止氮化硅层拐角处的金属层断裂。
本发明提供的半导体结构，由于氮化硅层的开口处具有圆滑的台阶结构，能够提高金属层与氮化硅层之间的粘附性，防止金属层断裂。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体结构的制备方法中根据步骤S1形成的产品结构示意图；
图2为本发明实施例提供的半导体结构的制备方法中步骤S2中掩模版与第一光源和第二光源的布置方式示意图；
图3为本发明实施例提供的半导体结构的制备方法中根据步骤S3形成的产品结构示意图；
图4为本发明实施例提供的半导体结构的制备方法中根据步骤S4形成的产品结构示意图；
图5为本发明实施例提供的半导体结构的制备方法中根据步骤S5中对光阻层进行第一次等离子体处理后的示意图；
图6为本发明实施例提供的半导体结构的制备方法中根据步骤S5形成的产品结构示意图；
图7为本发明实施例提供的半导体结构的制备方法中根据步骤S6中对光阻层进行第二次等离子体处理后的示意图形成的产品结构示意图；
图8为本发明实施例提供的半导体结构的制备方法中根据步骤S7形成的产品结构示意图；
图9为本发明实施例提供的半导体结构的结构示意图。
图标：10-光阻层；20-氮化硅层；30-砷化镓层；40-铝镓砷层；50-金属层；101-第一光源；102-第二光源；103-掩模版；104-燕尾槽；105-第一台阶结构；106-第二台阶结构。
具体实施方式
下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，如出现术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，如出现术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
参见图1至图9所示，本实施例提供了一种半导体结构的加工方法，加工方法包括以下步骤：
S1.在沉积有氮化硅层20的堆叠结构上形成光阻层10，光阻层10位于氮化硅层20的上表面。
其中，叠层结构为半导体结构的主体结构。可选地，参见图1所示，本实施例中的叠层结构包括砷化镓层30和铝镓砷层40，砷化镓层30位于铝镓砷层40的上表面。氮化硅层20沉积在砷化镓层30的上表面。可选地，氮化硅层20的厚度为100~200nm。
将光阻材料旋转涂布在氮化硅层20的上表面，经100℃热板烘烤120s形成光阻层10。
本实施例中的光阻层10为采用负光刻胶形成的负光刻胶层。负光刻胶层的厚度为1.5~2.5μm。
S2.在光阻层10的上方形成掩模版103，掩模版103与光阻层10之间间隙设置，即掩模版103与光阻层10之间不接触，在掩模版103的上方设置第一光源101和第二光源102，第一光源101以第一入射角对位于掩模版103一侧的光阻层10进行曝光，第二光源102以第二入射角对位于掩模版103另一侧的光阻层10进行曝光。
负光刻胶成本较低，且负光刻胶在曝光显影后，被光源照射的区域会保留下来，没有被照射的区域会被去除。本实施例中采用第一光源101和第二光源102分别对位于掩模版103两侧的光阻层10进行曝光，掩模版103下方的负光刻胶区域没有被曝光，从而能够在显影后被去除，形成槽状结构。
参见图2所示，将掩模版103置于光阻层10的上方，掩模版103与光阻层10之间间隙设置，且掩模版103与光阻层10的上表面平行，可选地，掩模版103与光阻层10之间的距离为5~30μm；第一光源101和第二光源102间隔设置在掩模版103的上方，第一光源101以第一入射角θ1对位于掩模版103一侧的光阻层10进行曝光，第二光源102以第二入射角θ2对位于掩模版103另一侧的光阻层10进行曝光；第一入射角θ1的角度为15°~40°，第二入射角θ2的角度为15°~40°，确保光阻层10的去除厚度w大于光阻层10后退的长度ΔL。
需要说明的是，第一光源101和第二光源102也可以集成为一体，即通过固定件（图中未示出）将第一光源101和第二光源102固定连接在一起，可选地，固定件可以为固定杆，第一光源101固定在固定杆的一端，第二光源102固定在固定杆的另一端。
可选地，第一入射角θ1的角度与第二入射角θ2的角度相等。
S3.对曝光后的光阻层10进行显影处理，以形成燕尾槽104。
将曝光后结构放入显影液进行显影，将光阻层10没有曝光的区域去除，参见图3所示，光阻层10中形成了燕尾槽104。燕尾槽104的宽度从槽口向槽底逐渐增大；燕尾槽104的槽壁为光阻层10，燕尾槽104的槽底为氮化硅层20的上表面。燕尾槽104的槽壁与槽底之间的夹角θ3为（90°-θ1）。
S4.以燕尾槽104的槽口为掩模，以垂直于光阻层10的方向对氮化硅层20进行等离子体刻蚀。
可选地，在步骤S4中，采用含氟气体对氮化硅层20进行等离子体刻蚀，其中，含氟气体包括CHF3和O2，CHF3和O2的体积比为（3~8）:1，压力为6~10mTorr，射频功率为100~180W，蚀刻速率保持在2~6Ångstrom/s。参见图4所示，在氮化硅中形成的开口与燕尾槽104的槽口相对应，由于燕尾槽104的宽度从槽口向槽底逐渐增大，氮化硅层20的一部分裸露在光阻层10的外部。具体而言，以燕尾槽104的槽口为模板，对氮化硅层20进行等离子体刻蚀后，位于燕尾槽104的槽口正下方的氮化硅层20被刻蚀掉，而位于燕尾槽104的槽口边缘和槽底边缘之间的氮化硅层20会被燕尾槽104的倾斜的槽壁挡住，不会被刻蚀掉，而这部分没有被刻蚀的氮化硅层20的表面也没有与光阻层10接触，所以这部分没有被刻蚀的氮化硅层20裸露在光阻层10的外部。
S5.对光阻层10进行第一次等离子体处理，以剩余的光阻层10为掩模，以垂直于光阻层10的方向对位于光阻层10外部的氮化硅层20进行等离子体刻蚀，以在氮化硅层20的开口处形成第一个台阶结构。
可选地，在步骤S5中，采用等离子体对光阻层10进行部分去除，其中，射频功率为30~50W，压力为6~10mTorr，等离子体流量为15~25ccm，光阻去除速率保持在10~30nm/min；时间为1~3min，以使单次光阻去除量为10~90nm。
本实施例中，采用氧等离子体对光阻层10进行部分去除，参见图5所示，去除厚度为w，10nm≤w≤90nm。由于燕尾槽104两侧的光阻层10的长度由光阻层10的上表面向光阻层10的下表面逐渐减小，所以剩余的光阻层10的长度会减小，从而露出部分氮化硅层20，可选地，光阻层10后退的长度ΔL为20~30nm。
参见图6所示，以剩余的光阻层10为掩模，以垂直于光阻层10的方向对位于光阻层10外部的氮化硅层20进行等离子体刻蚀，以在氮化硅层20的开口处形成第一台阶结构105；可选地，第一台阶结构105的高度为200~300Ångstrom。
S6.对第N次等离子体处理后剩余的光阻层10进行第N+1次等离子体处理，N的取值范围为[1，2，3，……，n]，n为大于等于1的正整数，去除设定厚度的光阻层10，以第N+1次等离子体处理后剩余的光阻层10为掩模，以垂直于光阻层10的方向对位于光阻层10外部的氮化硅层20进行等离子体刻蚀，以在氮化硅层20的开口处形成第N+1个台阶结构。
本实施例中，以n=1为例进行说明。
参见图7所示，对第一次等离子体处理后剩余的光阻层10进行第二次等离子体处理，去除设定厚度的光阻层10，以第二次等离子体处理后剩余的光阻层10为掩模，以垂直于光阻层10的方向对位于光阻层10外部的氮化硅层20进行等离子体刻蚀，以在氮化硅层20的开口处形成第二台阶结构106。
控制蚀刻时间，使得氮化硅层20的蚀刻深度在200~300Ångstrom，即台阶的高度为200~300Ångstrom。需要说明的是，第一台阶结构105的高度与第二台阶结构106的高度可以相同，也可以不同。
S7.去除光阻层10，并对氮化硅层20的上表面进行等离子体轰击。
可选地，在步骤S7中，控制氮化硅层20的去除量为50~100Ångstrom，以对台阶结构进行圆滑处理，形成如图8所示的圆滑的台阶结构，并在氮化硅层20的表面形成凹坑结构。这样的方式不仅能够对多个台阶结构的凸出部分进行圆滑处理，形成圆滑的台阶结构，还可以在氮化硅表面形成凹坑结构，从而提高后续形成的金属层50与氮化硅层20之间的粘附性，防止金属层50断裂。
S8.参见图9所示，在氮化硅层20的表面以及堆叠结构的外露表面形成金属层50。
可选地，在步骤S8中，采用电子束蒸镀方式在具有凹坑结构的氮化硅层20的表面以及裸露的砷化镓层30的上表面蒸镀金属层50，增强了金属层50的粘附性能，有效地缓解了金属层50的断裂现象。
本发明实施例提供的半导体结构加工方法，将掩模版103与光阻层10间隙设置，第一光源101以第一入射角对位于掩模版103一侧的光阻层10进行曝光，第二光源102以第二入射角对位于掩模版103另一侧的光阻层10进行曝光；对曝光后的光阻层10进行显影处理后，在光阻层10中形成了燕尾槽104，燕尾槽104的宽度从槽口向槽底逐渐增大；燕尾槽104的槽壁为光阻层10，燕尾槽104的槽底为氮化硅层20的上表面。然后以燕尾槽104的槽口为掩模，以垂直于光阻层10的方向对氮化硅层20进行等离子体刻蚀，在氮化硅中形成的开口与燕尾槽104的槽口相对应；然后对光阻层10进行等离子体处理，去除设定厚度的光阻层10，由于燕尾槽104两侧的光阻层10的长度由光阻层10的上表面向光阻层10的下表面逐渐减小，所以剩余的光阻层10的长度会减小，从而露出部分氮化硅层20，以剩余的光阻层10为掩模，以垂直于光阻层10的方向对位于光阻层10外部的氮化硅层20进行等离子体刻蚀，以在氮化硅层20的开口处形成第一个台阶结构；再对剩余的光阻层10进行等离子体处理，去除设定厚度的光阻层10，以剩余的光阻层10为掩模，以垂直于光阻层10的方向对位于光阻层10外部的氮化硅层20进行等离子体刻蚀，以在氮化硅层20的开口处形成第二个台阶结构；等离子体处理的次数可以根据实际生产加工情况自行选取。然后去除光阻层10，并对氮化硅层20的上表面进行等离子体轰击，不仅能够对台阶结构的凸出部分进行圆滑处理，形成圆滑的台阶结构，还可以在氮化硅表面形成凹坑结构，从而提高后续形成的金属层50与氮化硅层20之间的粘附性，防止氮化硅层20拐角处的金属层50断裂。
本发明实施例还提供了一种半导体结构，半导体结构采用本实施例提供的半导体结构的加工方法制备。
本发明实施例提供的半导体结构包括堆叠结构、氮化硅层20和金属层50；氮化硅层20设置在堆叠结构的上方；氮化硅层20具有贯穿氮化硅层20的开口，开口处的氮化硅层20的表面设置有多个圆滑的台阶结构，金属层50设置在具有台阶结构的氮化硅层20的表面以及堆叠结构的外露表面。
进一步地，氮化硅层20的与金属层50接触的表面设置有凹坑结构。
本发明实施例提供的半导体结构，采用本发明提供的半导体结构的制备方法制备，由于氮化硅层20的开口处形成圆滑的台阶结构，且氮化硅层20的表面具有凹坑结构，能够提高后续形成的金属层50与氮化硅层20之间的粘附性，防止金属层50断裂。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

1.一种半导体结构的加工方法，其特征在于，所述加工方法包括以下步骤：
S1.在沉积有氮化硅层（20）的堆叠结构上形成光阻层（10），所述光阻层（10）位于所述氮化硅层（20）的上表面；
S2.在所述光阻层（10）的上方形成掩模版（103），所述掩模版（103）与所述光阻层（10）之间间隙设置，在所述掩模版（103）的上方设置第一光源（101）和第二光源（102），所述第一光源（101）以第一入射角对位于所述掩模版（103）一侧的所述光阻层（10）进行曝光，所述第二光源（102）以第二入射角对位于所述掩模版（103）另一侧的所述光阻层（10）进行曝光；
S3.对曝光后的光阻层（10）进行显影处理，以形成燕尾槽（104）；
S4.以所述燕尾槽（104）的槽口为掩模，以垂直于所述光阻层（10）的方向对所述氮化硅层（20）进行等离子体刻蚀；
S5.对所述光阻层（10）进行第一次等离子体处理，去除设定厚度的光阻层（10），以剩余的光阻层（10）为掩模，以垂直于所述光阻层（10）的方向对位于所述光阻层（10）外部的氮化硅层（20）进行等离子体刻蚀，以在所述氮化硅层（20）的开口处形成第一个台阶结构；
S6.对第N次等离子体处理后剩余的光阻层（10）进行第N+1次等离子体处理，N的取值范围为[1，2，3，……，n]，n为大于等于1的正整数，去除设定厚度的光阻层（10），以第N+1次等离子体处理后剩余的光阻层（10）为掩模，以垂直于所述光阻层（10）的方向对位于所述光阻层（10）外部的氮化硅层（20）进行等离子体刻蚀，以在所述氮化硅层（20）的开口处形成第N+1个台阶结构；其中，以第N次等离子体处理后剩余的光阻层（10）为掩模，以垂直于所述光阻层（10）的方向对位于所述光阻层（10）外部的氮化硅层（20）进行等离子体刻蚀所刻蚀的氮化硅层（20）的厚度与以第N+1次等离子体处理后剩余的光阻层（10）为掩模，以垂直于所述光阻层（10）的方向对位于所述光阻层（10）外部的氮化硅层（20）进行等离子体刻蚀所刻蚀的氮化硅层（20）的厚度不相等；
S7.去除所述光阻层（10），并对所述氮化硅层（20）的上表面进行等离子体轰击；
S8.在所述氮化硅层（20）的表面以及所述堆叠结构的外露表面形成金属层（50）。
2.根据权利要求1所述的半导体结构的加工方法，其特征在于，在步骤S2中，所述第一入射角的角度为15°~40°，所述第二入射角的角度为15°~40°。
3.根据权利要求1所述的半导体结构的加工方法，其特征在于，在步骤S4中，采用含氟气体对所述氮化硅层（20）进行等离子体刻蚀，其中，CHF3和O2的体积比为（3~8）:1，压力为6~10mTorr，射频功率为100~180W，蚀刻速率保持在2~6Ångstrom/s。
4.根据权利要求1所述的半导体结构的加工方法，其特征在于，在步骤S5中，采用等离子体对所述光阻层（10）进行部分去除，其中，射频功率为30~50W，压力为6~10mTorr，等离子体流量为15~25ccm，光阻去除速率保持在10~30nm/min；时间为1~3min，以使单次光阻去除量为10~90nm。
5.根据权利要求1所述的半导体结构的加工方法，其特征在于，在步骤S5中，对位于所述光阻层（10）外部的氮化硅层（20）进行等离子体刻蚀的刻蚀深度为200~300Ångstrom；
在步骤S6中，对位于所述光阻层（10）外部的氮化硅层（20）进行等离子体刻蚀的刻蚀深度为200~300Ångstrom。
6.根据权利要求1所述的半导体结构的加工方法，其特征在于，在步骤S7中，控制所述氮化硅层（20）的去除量为50~100Ångstrom，以对所述台阶结构进行圆滑处理，并在所述氮化硅层（20）的表面形成凹坑结构。
7.根据权利要求1至6中任一项所述的半导体结构的加工方法，其特征在于，所述光阻层（10）为负光刻胶层，所述负光刻胶层的厚度为1.5~2.5μm。
8.根据权利要求1至6中任一项所述的半导体结构的加工方法，其特征在于，所述氮化硅层（20）的厚度为100~200nm。
9.一种半导体结构，其特征在于，所述半导体结构由权利要求1至8中任一项所述的半导体结构的加工方法制备，所述半导体结构包括堆叠结构、氮化硅层（20）和金属层（50）；所述氮化硅层（20）设置在所述堆叠结构的上方；所述氮化硅层（20）具有贯穿所述氮化硅层（20）的开口，所述开口处的氮化硅层（20）的表面设置有多个圆滑的台阶结构，所述金属层（50）设置在具有所述台阶结构的所述氮化硅层（20）的表面以及所述堆叠结构的外露表面。
10.根据权利要求9所述的半导体结构，其特征在于，所述氮化硅层（20）的与所述金属层（50）接触的表面设置有凹坑结构。
11.根据权利要求9所述的半导体结构，其特征在于，所述堆叠结构包括砷化镓层（30）和铝镓砷层（40），所述砷化镓层（30）位于所述铝镓砷层（40）的上表面，所述氮化硅层（20）沉积在所述砷化镓层（30）的上表面。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113990805B (zh) * 2021-10-27 2022-09-23 扬州国宇电子有限公司 一种pin射频器件制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0418897B1 (en) * 1989-09-20 1995-11-15 Sony Corporation Manufacturing method of high density optical recording medium
JP4712857B2 (ja) * 2008-10-27 2011-06-29 国立大学法人 香川大学 傾斜構造体の製造方法、レンズ金型の製造方法およびレンズの製造方法
CN105304478A (zh) * 2015-10-15 2016-02-03 京东方科技集团股份有限公司 图案化金属膜层的方法、晶体管和阵列基板的制备方法
CN107331608A (zh) * 2017-08-23 2017-11-07 成都海威华芯科技有限公司 一种双台阶t型栅的制作方法
CN108400257A (zh) * 2018-03-02 2018-08-14 京东方科技集团股份有限公司 显示面板及其制备方法和显示装置
CN109678104A (zh) * 2018-12-29 2019-04-26 杭州士兰集成电路有限公司 Mems器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615495B2 (en) * 2005-11-17 2009-11-10 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
CN101863447B (zh) * 2009-04-15 2011-10-05 中国科学院半导体研究所 采用光刻和干法刻蚀制作倾斜侧壁二氧化硅结构的方法
CN104950596A (zh) * 2015-07-07 2015-09-30 成都嘉石科技有限公司 T形栅结构的光刻方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0418897B1 (en) * 1989-09-20 1995-11-15 Sony Corporation Manufacturing method of high density optical recording medium
JP4712857B2 (ja) * 2008-10-27 2011-06-29 国立大学法人 香川大学 傾斜構造体の製造方法、レンズ金型の製造方法およびレンズの製造方法
CN105304478A (zh) * 2015-10-15 2016-02-03 京东方科技集团股份有限公司 图案化金属膜层的方法、晶体管和阵列基板的制备方法
CN107331608A (zh) * 2017-08-23 2017-11-07 成都海威华芯科技有限公司 一种双台阶t型栅的制作方法
CN108400257A (zh) * 2018-03-02 2018-08-14 京东方科技集团股份有限公司 显示面板及其制备方法和显示装置
CN109678104A (zh) * 2018-12-29 2019-04-26 杭州士兰集成电路有限公司 Mems器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
微纳加工技术在超微电极制备中的应用;朱明智等;《分析化学》;20061225(第12期);全文 *

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