CN113990805B - 一种pin射频器件制备方法 - Google Patents

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Abstract

本发明公开了半导体制造领域内的一种PIN射频器件制备方法，该方法包括以下步骤：S1:在硅外延衬底上刻蚀出台柱，在台柱上生长出介质层；S2:在介质层上匀布负性光刻胶，再沿台柱中心曝光显影形成刻蚀孔，刻蚀孔直径从上到下逐渐增大；S3:采用等离子轰击的方式对刻蚀孔内的介质层进行多次刻蚀，直至漏出台柱上表面，形成接触孔，相邻两次刻蚀之间需沿负性光刻胶内壁去除一层负性光刻胶，使得刻蚀孔上下直径等距扩大；S4:去除所有负性光刻胶，并沿接触孔积淀金属层。该方法制备的PIN射频器件的接触孔呈多层缓坡形状能大幅减少金属断层和开裂的问题，提升了产品质量。

Description

一种PIN射频器件制备方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种PIN射频器件制备方法。
背景技术
PIN射频器件在制造过程中需要在台柱上刻蚀出接触孔再覆盖金属层，从而使得覆盖的金属层突破介质层与台柱接触。而介质层一般为LP-SiO2及LP-SiN。
目前接触孔刻蚀多采用两种方案：第一个方案是采用湿法+干法的刻蚀方法，由于湿法腐蚀采用的BOE液腐蚀不动上层的LP-SiN，会横向腐蚀下层的LP-SiO2，致使产生“帽檐”结构，在盖上金属层后，容易在“帽檐”处出现金属断层，影响产品参数；第二个方案是刻蚀采用纯干法刻蚀方法，由于干法刻蚀的各向异性，致使接触孔刻蚀后台阶过于陡直，不利于金属覆盖，容易出现金属层开裂的问题，同样影响产品参数。
发明内容
本申请通过提供一种PIN射频器件制备方法，解决了现有技术中PIN射频器件台面刻蚀接触孔时容易影响产品参数的问题，保障PIN射频器件的产品质量。
本申请实施例提供了一种PIN射频器件制备方法，包括以下步骤：
S1:在硅外延衬底上刻蚀出台柱，在所述台柱上生长出介质层；
S2:在所述介质层上匀布负性光刻胶，再沿所述台柱中心曝光显影形成刻蚀孔，所述刻蚀孔直径从上到下逐渐增大；
S3:采用等离子轰击的方式对所述刻蚀孔内的所述介质层进行多次刻蚀，直至漏出所述台柱上表面，形成接触孔，相邻两次刻蚀之间需沿负性光刻胶内壁去除一层负性光刻胶，使得刻蚀孔上下直径等距扩大；
S4:去除所有所述负性光刻胶，并沿所述接触孔积淀金属层。
上述实施例的有益效果在于：刻蚀孔直径从上到下逐渐增大，即光刻胶形成从上至下内径逐渐增大的圆环形，该种形状的光刻胶除掩蔽作用外还能在刻蚀的时候改变等离子体浓度分布，改变其刻蚀方向性，让等离子体轰击呈正梯形分布，进而刻成斜坡状形貌，利于金属覆盖；一次刻蚀形成的接触孔内壁较高，不利于金属覆盖，将刻蚀过程分为多次，每次刻蚀一定厚度的介质层，且相邻两次刻蚀之间去除部分光刻胶扩大刻蚀孔，从而使得获得的接触孔形成台阶形貌，每层台阶高度不高，相较于一次刻蚀形成的高耸接触孔而言更易于金属覆盖；该方法制备的PIN射频器件的接触孔呈多层缓坡形状能大幅减少金属断层和开裂的问题，提升了产品质量。
在上述实施例基础上，本申请可进一步改进，具体如下：
在本申请其中一个实施例中，所述步骤S1具体为：在所述硅外延衬底上匀布正性光刻胶，再曝出台面图形，显影后刻蚀形成所述台柱，去除所述正性光刻胶后再在所述台柱上生长出介质层。
在本申请其中一个实施例中，所述介质层从下至上依次包括SiO2层和SiN层。
在本申请其中一个实施例中，所述SiO2层厚度为
Figure BDA0003324531820000021
所述SiN层厚度为
Figure BDA0003324531820000031
在本申请其中一个实施例中，所述步骤S3中共需刻蚀N次，每次刻蚀深度为所述介质层高度的1/N。等深度进行N次刻蚀，刻蚀完成后形成的台阶高度均较低，避免个别台阶过高不利于金属覆盖。
在本申请其中一个实施例中，N＝3。N越小单层台阶越高，越不利于金属覆盖，N越大刻蚀工序越多，影响生产效率，N＝3时即可避免单层台阶过高满足金属覆盖的需求，同时减少对生产效率的影响。
在本申请其中一个实施例中，所述步骤S4中所述金属层覆盖所述台柱上表面及所述接触孔内壁。保障金属层和台面接触的稳定性，提升产品质量。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
1.该方法制备的PIN射频器件的接触孔呈多层缓坡形状能大幅减少金属断层和开裂的问题，提升了产品质量；
2.等深度进行3次刻蚀，刻蚀完成后形成的台阶高度均较低，满足金属覆盖的需求，同时减少对生产效率的影响。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1为本发明一种PIN射频器件制备方法的流程图；
图2为本发明实施例步骤S1的产物结构示意图；
图3为本发明实施例步骤S2的产物结构示意图；
图4为本发明实施例步骤S3的产物结构示意图一；
图5为本发明实施例步骤S3的产物结构示意图二；
图6为本发明实施例步骤S3的产物结构示意图三；
图7为本发明实施例步骤S4的产物结构示意图。
其中，1.硅外延衬底、2.台柱、3.介质层、31.SiO2层、32.SiN层、4.负性光刻胶、41.刻蚀孔、5.接触孔、6.金属层。
具体实施方式
下面结合具体实施方式，进一步阐明本发明，应理解这些实施方式仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“竖直”、“外周面”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本发明描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
本申请实施例通过提供一种PIN射频器件制备方法，解决了现有技术中PIN射频器件台面刻蚀接触孔时容易影响产品参数的问题，保障PIN射频器件的产品质量。
本申请实施例中的技术方案为解决上述问题，总体思路如下：
实施例：
如图1所示，一种PIN射频器件制备方法，包括以下步骤：
S1:在硅外延衬底1上刻蚀出台柱2，在台柱2上生长出介质层3。
具体为：在硅外延衬底1上匀布一层约7μm厚的正性光刻胶，再曝出台面图形，显影后刻蚀出25μm高的台柱2，去除正性光刻胶后再在台柱2上从下至上依次生长出厚度约为
Figure BDA0003324531820000051
的SiO2层31和厚度约为
Figure BDA0003324531820000052
的SiN层32，SiO2层31和SiN层32即为介质层3，如图2所示。
S2:在介质层3上匀布负性光刻胶4，再沿台柱2中心曝光显影形成刻蚀孔41，刻蚀孔41直径从上到下逐渐增大。
具体为：在介质层3上匀布一层约7μm厚的负性光刻胶4，再曝出刻蚀孔41图形，显影后形成直接从上到下逐渐增大的刻蚀孔41，如图3所示，此时负性光刻胶4呈横截面为倒梯形的圆环，沿负性光刻胶4内壁去除一层负性光刻胶4，从而控制负性光刻胶4形貌。
S3:采用等离子轰击的方式对刻蚀孔41内的介质层3进行多次刻蚀，直至漏出台柱2上表面，形成接触孔5，相邻两次刻蚀之间需沿负性光刻胶4内壁去除一层负性光刻胶4，使得刻蚀孔41上下直径等距扩大。
具体为：共需刻蚀三次。第一次沿刻蚀孔41采用等离子轰击的方式刻蚀掉约
Figure BDA0003324531820000061
的介质层3，如图4所示，随后沿负性光刻胶4内壁去除一层负性光刻胶4，使得刻蚀孔41上下直径等距扩大，第二次再沿刻蚀孔41采用等离子轰击的方式刻蚀掉约
Figure BDA0003324531820000062
的介质层3，如图5所示，随后沿负性光刻胶4内壁再去除一层负性光刻胶4，使得刻蚀孔41上下直径再次等距扩大，第三次再沿刻蚀孔41采用等离子轰击的方式刻蚀掉剩余的介质层3，直至漏出台柱2上表面，形成接触孔5，如图6所示。
S4:去除所有负性光刻胶4，并沿所述接触孔5积淀金属层6。
如图7所示，其中，金属层6覆盖台柱2上表面及接触孔5内壁。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
1.通过该方法形成的接触孔呈多层缓坡形状能大幅减少金属断层和开裂的问题，提升了产品质量；
2.等深度进行3次刻蚀，刻蚀完成后形成的台阶等高，满足金属覆盖的需求，同时减少对生产效率的影响。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (6)

1.一种PIN射频器件制备方法，其特征在于，包括以下步骤：
S1:在硅外延衬底上刻蚀出台柱，在所述台柱上生长出介质层；
S2:在所述介质层上匀布负性光刻胶，再沿所述台柱中心曝光显影形成刻蚀孔，所述刻蚀孔直径从上到下逐渐增大；
S3:采用等离子轰击的方式对所述刻蚀孔内的所述介质层进行N次刻蚀，每次刻蚀深度为所述介质层高度的1/N，直至漏出所述台柱上表面，形成接触孔，相邻两次刻蚀之间需沿负性光刻胶内壁去除一层负性光刻胶，使得刻蚀孔上下直径等距扩大；
S4:去除所有所述负性光刻胶，并沿所述接触孔积淀金属层。
2.根据权利要求1所述的PIN射频器件制备方法，其特征在于：所述步骤S1具体为：在所述硅外延衬底上匀布正性光刻胶，再曝出台面图形，显影后刻蚀形成所述台柱，去除所述正性光刻胶后再在所述台柱上生长出介质层。
3.根据权利要求1所述的PIN射频器件制备方法，其特征在于：所述介质层从下至上依次包括SiO2层和SiN层。
4.根据权利要求3所述的PIN射频器件制备方法，其特征在于：所述SiO2层厚度为
Figure FDA0003807987320000011
所述SiN层厚度为
Figure FDA0003807987320000012
5.根据权利要求1所述的PIN射频器件制备方法，其特征在于：N＝3。
6.根据权利要求1所述的PIN射频器件制备方法，其特征在于：所述步骤S4中所述金属层覆盖所述台柱上表面及所述接触孔内壁。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101802410B1 (ko) * 2016-08-10 2017-11-29 파워큐브세미(주) SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 및 그 제조방법
WO2019100792A1 (zh) * 2017-11-21 2019-05-31 华南理工大学 一种大栅宽的GaN 基微波功率器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2335290A2 (en) * 2008-09-02 2011-06-22 Golan, Gady Photoelectric structure and method of manufacturing thereof
CN110416076B (zh) * 2019-06-05 2021-11-12 福建省福联集成电路有限公司 一种改善金属线路断裂的方法及器件
CN211295073U (zh) * 2020-03-09 2020-08-18 扬州国宇电子有限公司 一种pin射频管
CN112992668B (zh) * 2021-04-26 2021-08-06 度亘激光技术（苏州）有限公司 半导体结构的加工方法及半导体结构
CN113437157B (zh) * 2021-06-22 2022-07-26 扬州国宇电子有限公司 一种台面射频pin二极管及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101802410B1 (ko) * 2016-08-10 2017-11-29 파워큐브세미(주) SiC 와이드 트랜치형 정션 배리어 쇼트키 다이오드 및 그 제조방법
WO2019100792A1 (zh) * 2017-11-21 2019-05-31 华南理工大学 一种大栅宽的GaN 基微波功率器件及其制造方法

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