JP4093606B2

JP4093606B2 - 半導体素子の製造方法

Info

Publication number: JP4093606B2
Application number: JP14705396A
Authority: JP
Inventors: 卓磨平松; 秀典河西; 裕章池田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-06-10
Filing date: 1996-06-10
Publication date: 2008-06-04
Anticipated expiration: 2016-06-10
Also published as: JPH09331104A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、光通信システムや光情報処理システム等の光源として用いるリッジ構造を有する実屈折率導波型半導体レーザー素子の製造方法に関する。
【０００２】
【従来の技術】
従来のリッジ構造を有する実屈折率導波型半導体レーザ素子の製造方法として、特開平１−１１７３２７号公報に開示された方法を説明する。図４に、同公報に開示された作製方法を示す。図４において、４１はｎ−ＧａＡｓ基板、４２はｎ−ＧａＡｓバッファ層（厚さ１μｍ）、４３はｎ−Ａｌ_0.4Ｇａ_0.6Ａｓクラッド層（厚さ２μｍ）、４４はＧａＡｓ（１００Å）／Ａｌ_0.2Ｇａ_0.8Ａｓ（３０Å）多重量子井戸活性層（４ウェル）、４５はｐ−Ａｌ_0.4Ｇａ_0.6Ａｓクラッド層（厚さ１．５μｍ）、４６はｐ−ＧａＡｓキャップ層（厚さ１．５μｍ）である。
【０００３】
まず、上記の層を積層した後、ｐ−ＧａＡｓキャップ層４５の上に２．５μｍ幅のフォトマスクを形成し、ｐ−ＧａＡｓキャップ層４５及びｐ−Ａｌ_0.4Ｇａ_0.6Ａｓクラッド層４６をＧａＡｓ／Ａｌ_0.2Ｇａ_0.8Ａｓ多重量子井戸活性層４４の手前０．２μｍまでＲＩＥ（反応性イオンエッチング）法により、エッチング除去してリッジ部を形成する。以上の工程までの半導体レーザ素子の断面図を図４（ａ）に示す。
【０００４】
次に、全面をプラズマＣＶＤ（化学気相成長）法により、厚さ１２００Åの絶縁膜であるＳｉＮ膜４７で被覆する。以上の工程までの半導体レーザ素子の断面図を図４（ｂ）に示す。
【０００５】
この上からレジスト膜４８（Ａｚ１３７０；ヘキスト製）をリッジ部外の平坦部上で１μｍ厚となるようにスピンコートする。以上の工程までの半導体レーザ素子の断面図を図４（ｃ）に示す。
【０００６】
この際、リッジ部直上のレジスト膜厚は、リッジ部外の平坦部のレジスト膜厚に比べ薄くなることを利用して、Ｏ₂雰囲気でＲＩＥ法によりレジスト膜を全面に対してエッチングし、リッジ部直上のＳｉＮ膜のみを露出させる。以上の工程までの半導体レーザ素子の断面図を図４（ｄ）に示す。
【０００７】
次に、ＣＦ₄雰囲気で、ＲＩＥ法等でｐ−ＧａＡｓキャップ層４６が露出するまで絶縁膜を除去する。以上の工程までの半導体レーザ素子の断面図を図４（ｅ）に示す。
【０００８】
以上の工程により、ｐ−Ａｌ_0.4Ｇａ_O.6Ａｓクラッド層４５とＳｉＮ膜４７の屈折率差による横方向の光閉じ込めと、電流をリッジ部に有効に注入するための窓構造が実現される。
【０００９】
同公報によって示された製造方法を用いることによって、マスク合わせを必要とする困難なフォトリソグラフィー技術を伴わない、セルフアラインプロセスによるリッジ部直上の絶縁膜のみのエッチング除去が可能となる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来技術では以下の問題点があった。
【００１１】
レジスト塗布後に、レジストエッチングを行い、リッジ部直上の絶縁膜のみを露出させる前述の工程において、図４（ｄ）のようなレジスト形状を得るためには、リッジ部直上の絶縁膜を確実に露出させ、且つ、エッチングを適当な時間で終了することでリッジ部以外のレジスト膜は残す必要がある。従って、ウェハ面内で該レジスト膜の厚さに分布がある場合には、半導体素子製造における歩留まりの点で問題が生ずる。
【００１２】
以下、図５（ｃ）〜（ｅ）を参照して、これについて詳しく説明する。
【００１３】
通常の半導体レーザー素子製造においては、リッジ部とリッジ部との間隔はレーザーチップの取り扱いを容易にする等のため１００〜４００μｍ程度とされる。各層の屈折率に応じて光導波路としてのリッジ部の形状は、活性層より生じる光がｐ−ＧａＡｓキャップ層４５の吸収の影響を及ぼさないようにリッジ部の高さを０．５〜２μｍ程度に、またレーザー光出力を上げても高次モードが出現しないようにリッジ幅を１〜５μｍ程度に設定する。
【００１４】
半導体レーザ素子の上面にＳｉＮ膜４７を成膜し、さらにその上にレジスト膜をスピンコートする際、リッジ部直上のレジスト膜厚と隣合うリッジ部とリッジ部の間の平坦部（以下、リッジ部外の平坦部と記す。）上とのレジスト膜厚とに十分な差を確保するためには、比較的低粘度（５〜３０ｃｓｔ）のレジスト膜を低回転（３０００〜５０００ｒｐｍ程度）でスピンコートする等、各条件を適宜選定することが必要である。しかし、ウェハ全面において均一に所望のレジスト形状を実現するのは容易ではなく、ウェハ周辺部においてはリッジ部近傍の平坦部上の膜厚「Ｄ’」が、リッジ直上部での厚さ「ｄ」及びリッジから十分離れた平坦部での厚さ「Ｄ」に対してｄ＜Ｄ’＜Ｄとなる不良箇所５０が比較的多く発生する。この状態での半導体レーザ素子の断面図を図５（ｃ）に示す。
【００１５】
この時、ドライエッチングでリッジ部直上の絶縁膜を確実に露出させるようにエッチングを行うことによって、リッジ部外の平坦部のＳｉＮ膜の一部４７’も露出する。この状態での半導体レーザ素子の断面図を図５（ｄ）に示す。
【００１６】
次に、ＳｉＮ膜のエッチングを行う工程ではリッジ部外の平坦部の半導体層の一部４５’が露出することとなり、素子特性上好ましくない無効電流が発生する。この状態での半導体レーザ素子の断面図を図５（ｅ）に示す。従って、該レジストエッチング時間を厳密に最適化することが必要になり、また、半導体レーザ素子製造における歩留まりが向上しない等の問題があった。
【００１７】
以上の問題点を鑑みて、本発明に係る半導体レーザ素子の製造方法は、リッジ部の直上のみのＳｉＮ膜を除去する工程において、レジスト膜厚等のウェハ面内分布に対して許容範囲が広く、かつ、再現性にも優れたレジスト膜厚を調整する方法を提供して、特性の揃った良好な半導体レーザ素子を歩留り良く製造することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、微小突起部と平坦部を有する基板上に、前記微小突起部および平坦部を被覆するように第１の膜を形成する工程と、前記第１の膜上に、該第１の膜を介して、前記微小突起部および平坦部を被覆するようにレジスト膜を形成する工程と、前記基板を静止保持して、前記レジスト膜を現像液に、該現像液の攪拌を行わないで、浸液することによって、前記微小突起部直上にあるレジスト膜を、前記微小突起部以外の平坦部上にあるレジスト膜よりも、速く膜減りさせて、それによって、前記微小突起部上の第１の膜を露出させる工程と、前記露出させた微小突起部上の第１の膜を除去する工程とを備えることを特徴とする。
この発明のさらに好ましい実施態様によれば、前記微小突起部直上にあるレジスト膜が、前記微小突起部以外の平坦部上にあるレジスト膜よりも、概ね１．５倍以上速く膜減りするように、前記第１の膜を露出させる。
【００１９】
又、本発明に係る請求項１に記載の半導体素子において、特に、前記微小突起部を有する基板が、リッジ構造を有する半導体レーザ素子を有した基板であることを特徴とする。
【００２０】
また、本発明に係る請求項２に記載の半導体素子において、前記リッジ構造を有する半導体レーザ素子を有した基板において、リッジ部外の平坦部の寸法に対するリッジ部の幅の比が０．３より小さいことを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の詳細を説明する。
【００２２】
図１に、リッジ構造を有する実屈折率導波型半導体レーザー素子の製造工程における本発明の実施の形態を示す。
【００２３】
まず、下記に示す半導体層を積層し、その後、５μｍ幅のレジストマスクを用いてウェットエッチングにより幅２．５μｍ, 高さ１．３μｍのリッジ部を形成し、レジストマスクを除去した後、基板全面にプラズマＣＶＤ法により絶縁膜であるＳｉＮ膜１９を厚さ３０００Å形成した状態である。以上の工程までの半導体レーザー素子の断面図を図１（ａ）に示す。ここで、１１はｎ−ＧａＡｓ基板、１２はｎ−ＧａＡｓバッファ層（厚さ１μｍ)、１３はｎ−Ａｌ_0.6Ｇａ_0.4Ａｓクラッド層(１μｍ)、１４はＡｌ_0.18Ｇａ_0.82Ａｓ活性層（０．０８μｍ）、１５はｐ−Ａｌ_0.5Ｇａ_0.5Ａｓキャリアバリア層（０．２μｍ)、１６はｐ−Ａｌ_0.25Ｇａ_0.75Ａｓガイド層（０．１μｍ）、１７はｐ−Ａｌ_0.75Ｇａ_0.25Ａｓクラッド層（０．８μｍ）、１８はｐ−ＧａＡｓコンタクト層（０．５μｍ）である。
【００２４】
この上からレジスト膜２０（溶解阻止型ノボラック樹脂系ポジレジスト、粘度約５ｃｓｔ）を４０００ｒｐｍでスピンコートし、ホットプレート上で９０℃，１００秒のソフトベーキングを行なう。以上の工程までの半導体レーザー素子の断面図を図１（ｂ）に示す。ウェハ中心部のリッジ部から離れた平坦部上でのレジスト膜厚「Ｄ」は約５０００Å、リッジ部直上でのレジスト膜厚「ｄ」は約１０００Åであり、またウェハ周辺部では、図５(ｃ)に示したようなレジスト膜の薄い不良平坦部の厚みＤ’のウェハ面内での最小値「Ｄ’ｍｉｎ」は約２０００Åであった。
【００２５】
このウェハのレジスト膜を感光させないまま、１０℃に保った現像液（有機アルカリタイプ；テトラアンモニウムハイドロオキサイド水溶液）中に６０秒間静止保持し、膜減りさせる。（以下、現像液エッチングと記す。）この時、攪拌は行なわない。これによりＳｉＮ膜１９'をリッジ部直上のみを露出させる。以上の工程までのレーザー素子の断面図を図１（ｃ）に示す。
【００２６】
次に、レジスト膜の耐薬品性を高めるため１１０℃，１００秒のハードベークを行なう。その後、レジスト膜は侵さずＳｉＮ膜１９に選択的にアタックするエッチャントＢＨＦ（バッファードフッ酸）を用いてＧａＡｓコンタクト層１８が露出するまでエッチングし、レジスト剥離、基板研磨、メタライゼーション等、通常のレーザーダイオードの製造プロセスを適用して半導体レーザ素子が完成する。以上の工程までの半導体レーザー素子の断面図を図１（ｄ）に示す。
【００２７】
現像液エッチング時間ｔに対するリッジ部外の平坦部上でのレジストの膜減り量「ΔＤ」及びリッジ部直上でのレジストの膜減り量「Δｄ」の変化を調べた結果を図２（ａ）に示す。上述した条件でレジスト膜をスピンコートし、１０℃で現像液エッチングを行った。常にΔｄ＞ΔＤであり、ΔＤはｔの増大につれて飽和するが、Δｄにおいてはこの傾向は顕著には認められないことがわかる。
【００２８】
従って、リッジ部直上のレジスト膜を優先的に膜減りさせることができ、膜減り量の面内ばらつき（±約２５０Å）を考慮すると、図中に示した５０＜ｔ＜１００（秒）程度の範囲では、リッジ部直上の厚さ約１０００Åのレジスト膜を除去すると同時に
リッジ外平坦部での膜減り量ΔＤ＜リッジ部外の平坦部で最も薄いレジスト膜厚Ｄ’ｍｉｎ
も満たされ、確実にリッジ部外の平坦部での絶縁膜抜けによる不良発生を防止できる。
【００２９】
一方、レジスト膜厚調整を、全面均一にドライエッチング等で行う場合には、レジスト膜厚の面内分布を直接反映するため、エッチングの面内ばらつきを考慮するとエッチング許容時間は非常に狭い範囲となり、リッジ部外の平坦部でのレジスト膜抜けを低減することは困難である。
【００３０】
また、本発明のようにレジスト膜を未露光のまま現像液エッチングする方法では、レジストの膜減り量は各プロセス条件に依存する。以下では、溶解阻止型ノボラック樹脂系ポジレジストの有機アルカリタイプ現像液による現像液エッチングにおいて、望まれる各プロセス条件について説明する。
【００３１】
まず、２．５μｍ幅のリッジ部直上の厚さ１０００Åのレジスト膜をほぼ消失させるエッチング時間をΔｔ、リッジ外の平坦部上レジスト膜を同様に１０００Å膜減りさせるのに要する時間をΔＴとして、十分なプロセスマージンの取れるΔＴ／Δｔ≧１．５を基準に評価した。図２（ａ）の場合、ΔＴ／Δｔ＝６０／３０＝２である。ホットプレートによる１００秒間のソフトベークの温度を横軸に取った場合のΔＴ／Δｔを図２（ｂ）に示す。レジストスピンコート及び現像液エッチングの条件は、図２（ａ）の時と同条件とした。７０℃ではベークが不十分で溶媒がレジスト膜中に残るため、膜減り速度が大きくΔＴ／Δｔ＝１となる。温度を上げればほぼΔＴ／Δｔ＝２となるが、１８０℃以上ではリッジ上でレジストが丸く盛り上がる場合が見られ、評価が困難であった。また、１５０℃以上のベーク温度では、全てのプロセスが終了した後のレジスト剥離が困難になるので、８０〜１５０℃程度でのベークが望ましい。１１０℃以上でベークする場合には、エッチング後のハードベークは不要である。
【００３２】
現像液エッチング条件は変えず、ソフトベーク温度を９０℃とし、その時間を変えて同様の実験を行なったところ、６０秒以上でほぼΔＴ／Δｔ＝２が得られた。ベーキングの効果はオーブンでも同様であり、例えば、ホットプレートで９０℃，１００秒の場合と等しい膜減り量を与えるのはオーブンで９０℃，２０分のベーキングというように実験的に対応付けられる。
【００３３】
ソフトベーク条件をホットプレートで９０℃，１００秒に固定した場合、現像液温度が低い方が膜減り量が大きく、また、１０℃程度においてΔＴ／Δｔが最も大きく取れた。現像液温度が５〜２５℃での現像液エッチングが望ましい。
【００３４】
また、ΔＴ／Δｔはリッジ幅にも依存する。図２（ｃ）に、各リッジ幅によって変化するリッジ部直上のレジスト膜をエッチングする時間からΔＴ／Δｔを評価した結果を示す。レジストスピンコート、ベーキング及び現像液エッチングは同図２（ａ）と同条件とした。同図よりリッジ幅４μｍ以下が望ましい。なお、リッジ幅３μｍ, リッジ高さ１．３μｍの場合に、リッジ部の両側にあるエッチングされた平坦部の長さ（リッジ部外の平坦部の寸法と記す）が各々１０μｍ程度以上あれば、ΔＴ／Δｔ≧１．５を満たすことも確認した。すなわち、リッジ幅／リッジ部外平坦部の幅≦０．３を満たせばリッジ部以外のクラッド層及びコンタクト層をエッチング除去して全て平坦化する必要はない。また、リッジ部の幅が４μｍ以下の場合に、特に、有効に本発明を実施できる。
【００３５】
また、溶解阻止型ノボラック樹脂系ポジレジストの有機アルカリタイプ現像液による未露光状態での膜減りエッチングに関するプロセス条件について詳述したが、レジストおよび現像液の種類によらず、平坦部基板上での膜減り量が現像エッチング時間とともに飽和するようなレジストを用いた場合に、特に、本発明が有効であることはいうまでもない。
【００３６】
図３には、本発明の他の実施の形態を示す。リッジ導波型半導体レーザーにおいては、絶縁膜以外にも、活性層よりもエネルギーギャップが大きく屈折率の小さい半導体層でリッジ外部を埋め込むことによって光吸収のない実屈折率ガイド構造とし、かつ該埋込層を基板と同じ伝導型の層あるいは高抵抗層を含む構成とすることで十分な電流狭窄構造を実現することができる。
【００３７】
図３において、1０１はｎ−ＧａＡｓ基板、１０２はｎ−ＧａＡｓバッファ層（厚さ０．５μｍ）、１０３はｎ−Ａｌ_0.6Ｇａ_0.4Ａｓ下部クラッド層（1μｍ）、１０４はＡｌ_0.15Ｇａ_0.85Ａｓ活性層（０．０５μｍ）、１０５はｐ−Ａｌ_0.5Ｇａ_0.5Ａｓ上部第１クラッド層（０．２μｍ）、１０６はｐ−ＧａＡｓエッチングストップ層（０．００３μｍ）、１０７はｐ−Ａｌ_0.25Ｇａ_0.75Ａｓ上部第２クラッド層（１．２μｍ）、１０８はｐ−ＧａＡｓキャップ層（０．８μｍ）であり、ｎ−ＧａＡｓ基板１０１上にＭＯＣＶＤ法による結晶成長で順次形成される。フォトリソグラフィー技術により５μｍ幅のストライプ状のレジストマスク１１４を形成し、ｐ−ＧａＡｓキャップ層１０８の上幅３μｍ、ｐ−Ａｌ_0.25Ｇａ_0.75Ａｓ上部第２クラッド層１０７の下幅２μｍとなるようウェットエッチングを行った。以上の工程までの半導体レーザ素子の断面図は図３（ａ）に示す。この２層よりなるリッジ部１１３の高さは、２μｍである。
【００３８】
リッジ形成に用いたレジストマスクを除去し、２回目のＭＯＣＶＤ法による結晶成長で、全面にｎ−Ａｌ_0.7Ｇａ_0.3Ａｓ電流ブロック層１０９、ｎ−ＧａＡｓ第１保護層１１０、ｐ−ＧａＡｓ第２保護層１１１を順次形成する。以上の工程までの半導体レーザー素子の断面図を図３（ｂ）に示す。この際、ｐ−ＧａＡｓキャップ層１０８直上では成長が進むにつれ平坦部が狭くなる。従って、２回目の結晶成長で最終的に形成される突起部の形状は、最上層の平坦部の幅は１μｍ程度と狭くなっている。このウェハ上にレジスト膜１１５を３０００ｒｐｍでスピンコートし、９０℃, １００秒のベーキングを行った。さらに、レジスト膜を感光させないまま２０℃に保った現像液中で、６０秒間静止保持しレジストを膜減りさせ、その後、１１０℃, １００秒のハードベークを行った。以上の工程までの半導体レーザー素子の断面図を図３（ｃ）に示す。
【００３９】
突起部上面が全面平坦な場合に比べ、本実施の形態に示す構造の半導体レーザ素子の作製では、レジストの膜厚分布の形状依存性によるリッジ部直上とリッジ外平坦部上のレジスト膜厚差が大きくなるとともに、現像液によるレジスト膜減り量のリッジ部直上とリッジ外平坦部上との差も大きくなるため、本発明による現像液を用いた不要層除去のためのレジスト膜厚調整方法がますます好適に使用できた。
【００４０】
次に、リッジ部直上の不要な層を除去する。レジスト膜やＡｌＧａＡｓに対しては作用せず、ＧａＡｓのみに選択的にアタックするエッチャント、例えばアンモニア系エッチャント（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：３０：５０）を用いて、ＧａＡｓ保護層１１０及び１１１を選択的にエッチング除去する。以上の工程までのレーザー素子の断面図を図３（ｄ）に示す。さらに、残るｎ−Ａｌ_0.7Ｇａ_0.3Ａｓ電流ブロック層１０９を、例えば硫酸系エッチャント（Ｈ₂ＳＯ₄：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：８：５０）により、ｐ−ＧａＡｓキャップ層１０８が露出するまでエッチング除去する。以上の工程までの半導体レーザー素子の断面図を図３（ｅ）に示す。
【００４１】
その後、レジスト膜１１５を剥離し、表面がほぼ平坦になったウェハ全面にｐ−ＧａＡｓコンタクト層を結晶成長し、基板研磨、メタライゼーション等、通常のレーザーダイオードの製造プロセスを適用して素子が完成する。
【００４２】
【発明の効果】
本発明によれば、突起部をもつ半導体素子において、突起部直上では不要かつ突起部以外の平坦部上では必要な層として、例えば絶縁膜を一旦全面に形成し、さらに突起部直上の不要層のみをエッチング除去する一連の工程において、突起部直上の不要層のみを露出させるためのレジスト膜厚調整を、本発明に係る方法で既存の設備である現像液、現像プロセスを用いて行なうことにより、ドライエッチング素子等を用いた場合に比べて、非常に低コストでセルフアラインに行なうことができる。
【００４３】
さらに、上記レジスト膜厚等のウェハ面内分布に対して許容範囲が広く、かつ再現性に優れ、所望の構造の半導体素子を容易に歩留まりよく製造することができる。
【００４４】
この他、本発明は、半導体レーザー素子として、少なくとも、周囲に対して実効的な屈折率を高め、かつ電流注入領域を限定する突起部を有する構造を持つ場合、それらの製造に容易に適用でき、無効電流のない良好な半導体レーザ素子を歩留まりよく得られる。すなわち、活性層が突起部内部に存在する場合や内部に回折格子が形成された分布帰還型レーザー素子等の電流狭窄構造作製プロセスにも適用できる。
【００４５】
また、電流注入窓の必要な光導波路、光スイッチ、光変調器等の光デバイスの製造工程にも適用でき、さらに単に電流注入領域を限定する微小な突起部を有する電子デバイスの製造、及びこれらと前記光デバイスをモノリシックに集積化する場合の製造工程にも好適に用いることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の製造工程断面図である。
【図２】本発明に係る現像液エッチングにおけるパラメータ相関図である。
【図３】本発明に係るリッジ型半導体レーザ素子製造工程断面図である。
【図４】従来の半導体素子の製造工程断面図である。
【図５】従来の半導体素子の製造工程における問題点を示す図である。
【符号の説明】
１１ｎ−ＧａＡｓ基板
１２ｎ−ＧａＡｓバッファ層
１３ｎ−Ａｌ_0.6Ｇａ_0.4Ａｓクラッド層
１４Ａｌ_0.18Ｇａ_0.82Ａｓ活性層
１５ｐ−Ａｌ_0.5Ｇａ_0.5Ａｓキャリアバリア層
１６ｐ−Ａｌ_0.25Ｇａ_0.75Ａｓガイド層
１７ｐ−Ａｌ_0.75Ｇａ_0.25Ａｓクラッド層
１８ｐ−ＧａＡｓコンタクト層
１９ＳｉＮ膜
１９’ リッジ部直上のＳｉＮ膜
２０レジスト膜
１０１ｎ−ＧａＡｓ基板
１０２ｎ−ＧａＡｓバッファ層
１０３ｎ−Ａｌ_0.6Ｇａ_0.4Ａｓ下部クラッド層
１０４Ａｌ_0.15Ｇａ_0.85Ａｓ活性層
１０５ｐ−Ａｌ_0.5Ｇａ_0.5Ａｓ上部第１クラッド層
１０６ｐ−ＧａＡｓエッチングストップ層
１０７ｐ−Ａｌ_0.25Ｇａ_0.75Ａｓ上部第２クラッド層
１０８ｐ−ＧａＡｓキャップ層
１０９ｎ−Ａｌ_0.7Ｇａ_0.3Ａｓ電流ブロック層
１１０ｐ−ＧａＡｓ第１保護層層
１１１ｐ−ＧａＡｓ第２保護層層
１１５レジスト膜

Claims

微小突起部と平坦部を有する基板上に、前記微小突起部および平坦部を被覆するように第１の膜を形成する工程と、
前記第１の膜上に、該第１の膜を介して、前記微小突起部および平坦部を被覆するようにレジスト膜を形成する工程と、
前記基板を静止保持して、前記レジスト膜を現像液に、該現像液の攪拌を行わないで、浸液することによって、前記微小突起部直上にあるレジスト膜を、前記微小突起部以外の平坦部上にあるレジスト膜よりも、速く膜減りさせて、それによって、前記微小突起部上の第１の膜を露出させる工程と、
前記露出させた微小突起部上の第１の膜を除去する工程と、を備えた半導体素子の製造方法。
前記微小突起部直上にあるレジスト膜が、前記微小突起部以外の平坦部上にあるレジスト膜よりも、概ね１．５倍以上速く膜減りするように、前記第１の膜を露出させることを特徴とする、請求項１に記載の半導体素子の製造方法。
前記微小突起部を有する基板が、リッジ構造を有する半導体レーザ素子を有した基板であることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
前記リッジ構造を有する半導体レーザ素子を有した基板において、リッジ部外の平坦部の寸法に対するリッジ部の幅の比が０．３より小さいことを特徴とする請求項３に記載の半導体素子の製造方法。