CN110998804A - 使用循环钝化和蚀刻的高深宽比选择性横向蚀刻 - Google Patents

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皮利翁·帕克
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Abstract

本发明描述了用于从凹陷特征的侧壁横向蚀刻不需要的材料的方法和装置。在各种实施方案中，该方法包括蚀刻侧壁的一部分，在侧壁的一部分上沉积保护膜，以及循环进行蚀刻和沉积操作，直到从凹陷特征的整个深度去除不需要的材料为止。每个蚀刻和沉积操作可以沿着特征的侧壁瞄准特定深度。在某些情况下，不需要的材料从特征的底部向上去除，而在其他情况下，不需要的材料从特征的顶部向下去除。也可以使用这些的某种组合。

Description

使用循环钝化和蚀刻的高深宽比选择性横向蚀刻
相关申请的交叉引用
本申请要求于2017年8月2日提交的名称为“HIGH ASPECT RATIO SELECTIVELATERAL ETCH USING CYCLIC PASSIVATION AND ETCHING”的美国申请号15/667,551的优先权的权益，其全部内容通过引用合并于此以用于所有目的。
背景技术
在各种半导体处理方案中，高深宽比特征被蚀刻到材料堆叠件中。示例性应用包括但不限于诸如DRAM和3D NAND设备的制造之类的存储器应用。通常，堆叠件包含电介质材料，并且可以包括诸如氧化物和氮化物或氧化物和多晶硅之类的材料的交替层。在高深宽比的特征被蚀刻(例如，以形成凹陷的圆筒体、沟槽等)之后，进行选择性蚀刻工艺以回蚀堆叠件中的一种材料。在某些情况下，可以在该选择性蚀刻之后沉积衬里材料。然后沿着特征的侧壁，包括在被选择性地回蚀的区域内，沉积材料(例如，在许多情况下为金属、多晶硅或电介质)。然后必须去除该材料以便电隔离沉积在先前被选择性回蚀的每个区域中的材料。下面参考图1A-1E进一步讨论该处理方案。
发明内容
本文的各种实施方案涉及用于从半导体衬底蚀刻不需要的材料的方法、装置和系统。在许多情况下，从半导体衬底上的凹陷特征的侧壁横向蚀刻不需要的材料。蚀刻可以分阶段进行，并与在侧壁的一部分上沉积保护膜的沉积操作循环。该保护膜保护侧壁的被覆盖部分免于过度蚀刻，并在随后的蚀刻操作期间促进蚀刻反应物进一步向下传递到特征中。在一些实施方案中，从特征的侧壁的顶部到侧壁的底部去除不需要的材料。在其他实施方案中，该顺序被颠倒并且从特征的侧壁的底部到侧壁的顶部去除不需要的材料。
在所公开的实施方案的一个方面，一种从衬底上的特征的侧壁横向蚀刻不需要的材料的方法，该方法包括：(a)通过将所述衬底暴露于蚀刻等离子体来执行蚀刻操作，所述蚀刻等离子体包括包含蚀刻反应物的远程产生的感应耦合等离子体，其中所述蚀刻操作从所述特征的所述侧壁的一部分横向蚀刻所述不需要的材料；(b)通过将所述衬底暴露于沉积等离子体来执行沉积操作，所述沉积等离子体包括包含沉积反应物的电容耦合等离子体，其中所述沉积操作在所述特征的所述侧壁的第二部分上形成保护膜，其中所述保护膜是非保形的，使得它在所述侧壁的顶部附近最厚并且不会一直延伸到所述侧壁的底部；以及(c)循环(a)的所述蚀刻操作和(b)的所述沉积操作，直到所述不需要的材料被沿着所述特征的整个所述侧壁横向蚀刻，其中(a)的不同重复从所述特征的所述侧壁的不同部分横向蚀刻所述不需要的材料，其中(b)的不同重复在所述特征的所述侧壁的不同的第二部分上沉积所述保护膜，并且其中在(a)中的所述蚀刻操作的至少一次重复期间，所述侧壁的被横向蚀刻的部分在所述侧壁的被(b)的先前重复中沉积的所述保护膜覆盖的所述第二部分的正下方。
在一些实施方案中，在(b)中的所述沉积操作的第一次重复之前执行(a)中的所述蚀刻操作的第一次重复，使得在所述侧壁上不存在所述保护膜的情况下执行(a)的所述第一次重复，并且所述侧壁的在(a)的所述第一次重复中被横向蚀刻的部分是所述侧壁的顶部。在一些这样的情况中，在(b)中的所述沉积操作的所述第一次重复在与所述侧壁的在(a)中的所述蚀刻操作的所述第一次重复中被横向蚀刻的部分相同的部分上形成所述保护膜。在(b)中的所述沉积操作的所述第一次重复之后，可以执行(a)中的所述蚀刻操作的第二次重复，并且，与所述侧壁的在(a)中的所述第一次重复中被横向蚀刻的所述部分相比，所述侧壁的在(a)中的所述第二次重复中被横向蚀刻的所述部分会在所述特征中较深处。在这些以及其他情况下，所述侧壁的在(b)中的所述沉积操作的每个重复中形成有所述保护膜的所述第二部分可以包括所述侧壁的在先前的(a)的蚀刻操作的重复中去除了所述不需要的材料的部分，使得所述保护膜总是在(b)中形成以覆盖所述侧壁的刚在先前的(a)的重复中被蚀刻的部分。
在某些实现方式中，当执行(a)和(b)的附加的重复时，以该顺序从所述侧壁的所述顶部到所述侧壁的所述底部去除所述不需要的材料。在许多实施方案中，当执行(b)的附加的重复时，形成所述保护膜，使得所述保护膜沿着所述侧壁达到越来越大的深度。在一些这样的情况下，在(b)的不同重复中使用不同的沉积条件组来形成所述保护膜。在一个示例中，相对于选自由衬底支撑件温度、压强、所述沉积反应物的流率以及用于产生电容耦合等离子体的RF功率组成的组中的至少一个变量，在(b)的所述不同重复中所述不同的沉积条件组彼此不同。
在另一个实施方案中，在(a)中的所述蚀刻操作的第一次重复之前，执行(b)中的所述沉积操作的第一次重复，使得在所述保护膜存在于所述侧壁上时，执行(a)的所述第一次重复。在一些实现方式中，当执行(a)和(b)的附加的重复时，以该顺序从所述侧壁的所述底部到所述侧壁的所述顶部去除所述不需要的材料。在这些或其他实现方式中，可以在执行(b)的附加的重复时，形成所述保护膜，使得所述保护膜沿着所述侧壁到达越来越浅的深度。在一些情况下，所述方法还包括：在(a)中的所述蚀刻操作的每次重复之后，并且在(b)中的所述沉积操作的后续重复中沉积所述保护膜之前，从所述侧壁剥离所述保护膜，其中，剥离所述保护膜包括将所述衬底暴露于包含氧的剥离等离子体。
在某些实施方案中，所述保护膜是基于氢氟碳的聚合物膜。在一些其他情况下，保护膜是硅、氧化硅或氮化硅。蚀刻反应物会在各种情况下产生氟自由基。在某些实现方式中，不需要的材料包含金属。金属可以是元素金属。在某些情况下，元素金属是钨。在一些其他实现方式中，不需要的材料是多晶硅。在一些其他实施方案中，不需要的材料是氮化硅。
在一些情况下，(a)和(b)在相同的反应室中发生，所述反应室包括：由气体分配设备分开的下室区域和上室区域，感应耦合等离子体源，其在所述上室区域中产生感应耦合等离子体，以及电容耦合等离子体源，其在所述下室区域中产生所述电容耦合等离子体。在一些情况下，(a)和(b)在不同的反应室中进行，所述方法还包括根据需要在所述不同的反应室之间传送所述衬底以执行(a)和(b)。
在某些实现方式中，所述特征形成在包含第一堆叠材料和第二堆叠材料的交替层的堆叠件中，其中，在(a)中的所述蚀刻操作暴露所述第一堆叠材料和所述第二堆叠材料中的至少一者，并且其中在(a)中的所述蚀刻操作是选择性的，使得与所述第一堆叠材料和第二堆叠材料相比，所述不需要的材料被优先去除。
在本发明的实施方案的另一方面，提供了一种用于从衬底上的特征的侧壁横向蚀刻不需要的材料的装置，所述装置包括：反应室，其包括下室区域和上室区域；气体分配设备，其将所述下室区域与所述上室区域分开；感应耦合等离子体源，其在所述上室区域中产生感应耦合等离子体；电容耦合等离子体源，其在所述下室区域中产生电容耦合等离子体；第一入口，其用于将气相反应物输送到所述上室区域；第二入口，其用于将气相反应物输送到所述下室区域；出口，其用于从所述下室区域去除气相材料；和控制器，该控制器：(a)通过在所述衬底位于所述下室区域中的同时在所述上室区域中产生包含蚀刻反应物的感应耦合的蚀刻等离子体来执行蚀刻操作，其中所述蚀刻操作从所述特征的所述侧壁的一部分横向蚀刻所述不需要的材料；(b)通过在所述衬底位于所述下室区域中的同时在所述下室区域中产生包含沉积反应物的电容耦合的沉积等离子体来执行沉积操作，其中所述沉积操作在所述特征的所述侧壁的第二部分上形成保护膜，其中所述保护膜是非保形的，使得它在所述侧壁的顶部附近最厚并且不会一直延伸到所述侧壁的底部；以及(c)循环(a)的所述蚀刻操作和(b)的所述沉积操作，直到所述不需要的材料被沿着所述特征的整个所述侧壁横向蚀刻，其中(a)的不同重复从所述特征的所述侧壁的不同部分横向蚀刻所述不需要的材料，其中(b)的不同重复在所述特征的所述侧壁的不同的第二部分上沉积所述保护膜，并且其中在(a)中的所述蚀刻操作的至少一次重复期间，所述侧壁的被横向蚀刻的部分在所述侧壁的被(b)的先前的重复中沉积的所述保护膜覆盖的所述第二部分的正下方。
以下将参考相关附图描述这些和其他特征。
附图说明
图1A-1F示出了在各种处理步骤过程中的部分制成的半导体衬底。
图1G和1H是描述凹陷特征内不同位置处的蚀刻剂浓度的曲线图，其中图1G对应于在侧壁上未设置保护膜的情况，而图1H对应于在侧壁上设置保护膜的情况。
图2A是描述根据某些实施方案的横向蚀刻高深宽比特征的方法的流程图，其中首先从特征的顶部去除材料，然后从特征的底部去除材料。
图2B是描述根据某些实施方案的横向蚀刻高深宽比特征的方法的流程图，其中首先从特征的底部去除材料，然后从特征的顶部去除材料。
图3A-3G示出了在图2A中描述的各种处理步骤的过程中的部分制成的半导体衬底。
图4A-4H示出了在图2B中描述的各种处理步骤的过程中的部分制成的半导体衬底。
图5是根据某些实施方案示出可用于如本文所述的蚀刻和沉积的示例装置的功能框图。
图6A是描述根据某些实施方案的横向蚀刻凹陷特征的侧壁的方法的流程图。
图6B是根据某些实施方案描述在凹陷特征的侧壁上沉积保护膜的方法的流程图。
图7A至图7K描绘了根据一实施方案的在各个处理步骤的过程中的部分制成的半导体衬底，其中，控制每个蚀刻操作以实现特定的蚀刻量，使得所得的侧壁是非竖直的。
图7L-7N示出了根据某些实施方案的具有不同侧壁轮廓的蚀刻特征。
具体实施方式
在本申请中，术语“半导体晶片”、“晶片”、“衬底”，“晶片衬底”和“部分制成的集成电路”可互换使用。本领域普通技术人员应理解，术语“部分制成的集成电路”可以指代在其上进行集成电路制造的许多阶段中的任何一个期间的硅晶片。半导体器件工业中使用的晶片或衬底的直径通常为200毫米或300毫米或450毫米。以下详细描述假定实施方案在晶片上实现。然而，实施方案不受限于此。工件可以具有各种形状、尺寸和材料。除了半导体晶片之外，可以利用所公开的实施方案的其他工件包括各种制品，例如印刷电路板、磁记录介质、磁记录传感器、镜子、光学元件、微机械设备等。
在以下描述中，按顺序阐述了许多具体细节以提供对提出的实施方案的透彻理解。所公开的实施方案可以在没有这些具体细节中的一些或全部的情况下实践。在其他情况下，公知的处理操作没有被详细描述，以免不必要地使所公开的实施方案模糊不清。虽然所公开的实施方案将结合具体实施方案进行描述，但应该理解的是，这不意图限制所公开的实施方案。
图1A-1F描绘了根据某些实施方案的在各个时间点的部分制成的衬底。在图1A中，衬底包括具有多个第一材料102和第二材料103的交替层的堆叠件。在一个示例中，第一材料102是诸如氧化硅之类的氧化物材料，而第二材料103是多晶硅，反之亦然。在另一示例中，第一材料102是氧化物材料，而第二材料103是氮化物材料(例如，氮化硅)，反之亦然。一般而言，堆叠件可以包括低k介电材料、氮化硅(Si3N4)、氮化钛(TiN)和氧化硅(SiO2)。在沉积堆叠件之后，将特征104蚀刻到堆叠件中，如图1B所示。该特征可以是高深宽比特征。在多种实施方案中，特征可具有在约20与200之间的深度比宽度的深宽比。在一些情况下，特征可具有至少约20、或至少约40、或至少约60、或至少约100或至少约150的深宽比。在这些或其他情况下，特征可具有约200或更小、或约120或更小、约100或更小、或约80或更小的深宽比。通常，本文描述的技术使得能够在宽范围的深宽比内进行处理。深宽比的计算方式为特征的深度除以特征的关键直径(例如宽度)。在某些情况下，该特征可以具有在约30kA-120kA之间，或在约45kA-60kA之间的深度。在这些或其他情况下，该特征可以具有在约250A-1500A之间或在约500A-1000A之间的关键直径。
接下来，如图1C所示，执行选择性蚀刻以回蚀第二材料，同时基本上保留第一材料。该选择性蚀刻形成凹陷的凹穴105。如图1D所示，衬里106可以沿着特征104的侧壁沉积(例如，在某些情况下为氮化物材料，但也可以使用其他材料)，包括内衬凹陷的凹穴105。在一些情况下，可以省略衬里106。接下来，如图1E所示，材料107(在某些情况下为例如金属、多晶硅或电介质材料)沿着特征104的侧壁沉积，包括在凹陷的凹穴105内沉积。接着，在图1F中，从特征104的侧壁去除材料107的一部分。该蚀刻操作与形成在每个先前凹陷的凹穴105中的材料107的不同部分电隔离。因为该蚀刻操作导致沿着侧壁的两种或更多种材料(例如，材料107和衬里106，或材料107和第一材料102)的暴露，因此蚀刻应当是选择性的。例如，蚀刻操作可以被优化以蚀刻材料107，同时基本上保留衬里106和/或第一材料102。
实际上，对于高深宽比的特征很难执行该蚀刻操作。例如，在使用湿蚀刻的情况下，蚀刻工艺非常难以控制。随着越来越窄的特征和越来越高的深宽比，难以将湿化学物质输送到特征中(尤其是到达特征的底部)来启动蚀刻工艺，并且也难以在蚀刻完成之后从特征中去除湿化学物质。这些困难可能是由于毛细作用引起的。在某些情况下，湿化学物质的去除会导致图案塌陷，其中特征的侧壁彼此塌陷，从而有效破坏了特征。而且，湿蚀刻工艺难以控制，因为一旦化学物质接触到衬底的相关部分，蚀刻就会很快发生。这些效果结合在一起使湿法蚀刻难以纳入各种处理方案。
在使用常规干法蚀刻的情况下，以前不可能以均匀的方式横向蚀刻高深宽比特征的侧壁。例如，如图1G所示，蚀刻化学物质在特征的顶部附近实质上更集中/可用，并且在特征的底部附近实质上耗尽。这种耗尽是由于蚀刻物质(例如，通过反应、吸附等)流失到特征顶部附近的侧壁导致的。参考图1E和图1F，常规干蚀刻技术导致在特征104的顶部附近的材料107的过度蚀刻，以及在特征104的中间和/或底部的材料107的蚀刻不足(在许多情况下没有蚀刻)。下面进一步讨论图1H。
在本文的各种实施方案中，使用涉及技术来横向蚀刻高深宽比的特征，所述技术涉及：(a)沿着一部分侧壁沉积保护膜，以及(b)在基本上没有保护膜的区域中干蚀刻侧壁。这些步骤可以重复任意次数，并且任何一个步骤都可以首先执行。在某些情况下，这些步骤可以与涉及去除保护膜的步骤一起循环。在其他情况下，在特征完全蚀刻后去除保护膜。可以从特征的底部向上或从特征的顶部向下去除特征的侧壁上的不需要的材料，其中特征的不同部分在不同的蚀刻操作中被蚀刻。图2A和2B提供了用于实践所公开的实施方案的替代方法的流程图。图2A描述了从特征的顶部到特征的底部去除不需要的侧壁材料的工艺，而图2B描述了从特征的底部到特征的顶部去除不需要的侧壁材料的工艺。图2A参照图3A-3G所示的部分制成的衬底描述，而图2B参照图4A-4H所示的部分制成的衬底描述。
图2A的方法开始于操作201，在操作201中，将其中形成有高深宽比特征的衬底接收在处理装置中。在许多情况下，衬底将具有在其中形成的多个特征。如上所述，示例性深宽比在约20-200之间。参考图3A，特征304可以在第一材料302和第二材料303的交替层中形成。第一和第二材料302和303分别可以是参照分别在图1A-1F中的第一和第二材料102和103描述的材料。任选地，如图所示，可以提供衬里306。材料308和不需要的材料309是相同类型的材料，并且可以是参照图1E和1F中的材料107描述的材料。不同的附图标记308和309涉及材料的位置。具体而言，材料308位于第一材料302的层之间，在第二材料303被回蚀时形成的凹陷内(例如，如参照图1C、1E和1F所描述的)，并且不需要的材料309是沿特征304的侧壁定位在这些凹陷之外。许多实施方案中的一个目标是在基本上保留材料308的同时去除不需要的材料309。
接下来，在操作203，执行等离子体蚀刻以横向蚀刻特征304的侧壁的顶部，如图3B所示。蚀刻工艺在下面进一步描述。由于蚀刻工艺的性质，蚀刻限于特征304的顶部。例如，如图1G所示，蚀刻化学物质集中在特征304的顶部附近，并且在特征304中向下进一步充分耗尽。由于很少的蚀刻剂渗透到特征304的深处，所以蚀刻限于特征304的顶部。蚀刻工艺是选择性蚀刻，这意味着其被定制为去除材料309，同时基本保留衬里306(如果存在)和/或第一材料302(如果暴露)。
接下来，在操作205中，如图3C所示，在特征304的侧壁的一部分上沉积保护膜310。沉积工艺将在下面进一步讨论。通常，保护膜310由抵抗在随后的蚀刻操作中使用的蚀刻化学物质的材料制成，使得与不需要的材料309相比，蚀刻保护膜310要慢得多(或根本不蚀刻)。在第一次重复中，保护膜310可以形成在侧壁的顶部上。这可以对应于特征304的相同部分，在该相同部分上不需要的材料309先前被去除。通过将保护膜310在去除了不需要的材料309的区域中形成作为目标，可以保护这些区域免于在未来的蚀刻步骤中被过度蚀刻。
在操作207，执行附加的等离子体蚀刻以横向蚀刻特征304的侧壁的一部分，例如，如图3D所示。侧壁的在操作207中被蚀刻的部分是侧壁的在保护膜310正下方的部分。图1H示出了在操作207期间蚀刻化学物质的可用性。因为保护膜310保护侧壁免受在特征304的顶部附近的进一步反应的影响，所以蚀刻化学物质直到到达保护膜的深度处才开始实质性消耗。在该深度以下，蚀刻化学物质起反应以去除不需要的材料309，并开始消耗。
接下来，在操作209中确定蚀刻是否完成。在一些情况下，操作207可以一直去除不需要的材料309直到特征304的底部，在这种情况下，蚀刻完成并且该方法继续进行到操作211，在操作211中，从特征304的侧壁剥离保护膜310。剥离操作将在下面进一步讨论。
在其他情况下，例如，如图3D所示，操作207仅从侧壁去除了剩余的不需要的材料309的一部分(例如，在先前去除了不需要的材料309的顶部下方，以及在上面保留了不需要的材料309的底部上方)。在这些情况下，该方法从操作209继续到操作205，在该操作205中，附加保护膜310沉积在侧壁的一部分上，如图3E所示。保护膜310可以直接形成在先前沉积的保护膜310上。然而，在某些情况下，在沉积图3E的附加保护膜310之前，可以剥离图3D的第一保护膜310。在任何情况下，与在操作205的第一次重复中沉积的保护膜310相比，在操作205的第二次重复中沉积的保护膜310更深地延伸到特征304中。一般而言，当实施图2A的方法时，对于每次重复，保护膜310可以相继地更深地沉积到特征304中。但是，在某些情况下，与先前沉积的保护膜310相比，沉积保护膜310延伸到特征304中的深度较小是有益的(例如，以更彻底地蚀刻侧壁的特定部分)。
接下来，在操作207，执行附加的等离子体蚀刻以从侧壁的一部分去除不需要的材料309，如图3F所示。如上所述，侧壁的被蚀刻的部分是在保护膜310正下方的部分。参考图1H，与操作207的先前的重复相比，保护膜现在更深地延伸到特征304中。这样，蚀刻化学物质能够更深地渗透到特征中以蚀刻侧壁的相关部分。在图3A-3G的示例中，在操作207的第二次重复之后，不需要的材料309被完全去除。因此，在操作209处，确定蚀刻现在完成了，并且该方法继续进行到操作211，在操作211中，从特征的侧壁上剥离保护膜，如图3G所示。
另一种方法在图2B中描述，参照图4A-4H。图2B的方法从操作221开始，在操作221中，将其中具有图案化的高深宽比特征的衬底提供在处理装置中。如上所述，在许多情况下，衬底将具有在其中形成的多个特征。参考图4A，特征404可以形成在第一材料402和第二材料403的交替层中。第一材料402和第二材料403可以分别是参照在图1A-1F中的第一材料102和第二材料103描述的材料。任选地，如图所示，可以提供衬里406。材料408和不需要的材料409是相同类型的材料，并且可以是参照图1E和1F中的材料107描述的材料。不同的附图标记408和409涉及材料的位置。具体地，材料408位于第一材料402的层之间，在回蚀第二材料403时形成的凹陷内(例如，如参照图1C、1E和1F所描述的)，并且不需要的材料409为沿特征404的侧壁定位在这些凹陷之外。如上所述，许多实施方案中的一个目标是去除不需要的材料409，同时基本上保留材料408。
该方法在操作223处继续，在操作223中，在特征404的侧壁的一部分上沉积保护膜410，如图4B所示。保护膜410被沉积到相对较深的深度。沉积在下面进一步讨论。接下来，在操作225，横向蚀刻特征404的侧壁的一部分以去除不需要的材料409，如图4C所示。侧壁的被横向蚀刻的部分是在保护膜410下方的底部。由于保护膜410延伸到特征404的深处，所以蚀刻化学物质能够深入到特征中以蚀刻在特征底部附近的侧壁(例如，由于蚀刻化学物质没有通过与特征顶部附近的不需要的材料409的反应而耗尽)。接下来，在操作227，从侧壁剥离保护膜410，如图4D所示。剥离操作将在下面进一步讨论。在某些情况下，可以省略该剥离操作227，例如在蚀刻条件在操作225期间去除保护膜的大部分从而不需要在单独的步骤中将其剥离的情况下可以省略该剥离操作227。
接下来，确定蚀刻是否几乎完成。当可以在单个蚀刻操作中去除剩余的不需要的材料409时，蚀刻几乎完成。在蚀刻几乎完成的情况下，该方法继续进行操作331，其中使用等离子蚀刻从特征404的侧壁的顶部横向蚀刻剩余的不需要的材料409。下面将参考图4G和4H对该操作进行讨论。
在操作229中确定蚀刻还没有完全完成的情况下，该方法继续进行操作223，其中在特征404的侧壁的一部分上沉积新的保护膜410，如图4E所示。与在操作223的第一次重复中沉积的第一保护膜410相比，在操作223的第二次重复中沉积的新保护膜410可以延伸到特征404中的深度较小。通常，随着附加的重复执行，可以形成深度越来越小的保护膜410。然而，在某些情况下，形成比先前的保护膜410更深的保护膜410可能是有益的，例如以从侧壁的特定部分更广泛地去除不需要的材料409。该方法继续进行操作225的第二次重复，其中使用等离子蚀刻来横向蚀刻特征的侧壁的一部分。蚀刻的部分是在操作223中沉积的保护膜410的正下方的部分。在操作223中保护膜410的沉积深度应足够深，以便在操作225期间，蚀刻化学物质能够渗入特征以去除位于保护膜410下方的剩余的不需要的材料409。如果保护膜410没有沉积得足够深，则蚀刻化学物质可能会在其能够渗透到特征中并去除所有剩余的未保护的不需要的材料409之前被过分耗尽。
如图4E所示在沉积保护膜410之后，在操作225中执行等离子体蚀刻以横向蚀刻侧壁，从而去除不需要的材料409的一部分，如图4F所示。不需要的材料409的被去除的部分是在保护膜410正下方的部分。接下来，在操作227中，从特征404的侧壁剥离保护膜410，如图4G所示。该方法继续进行到操作229，在此再次确定蚀刻是否几乎完成。在图4G的背景中，由于可以在单个蚀刻操作中去除剩余的不需要的材料404，所以确定蚀刻几乎完成。这样，该方法继续进行到操作331，其中侧壁的顶部被横向蚀刻以去除剩余的不需要的材料409，如图4H所示。在侧壁上没有任何保护膜410的情况下完成该蚀刻，使得可以去除特征404的顶部附近的不需要的材料409。
利用在图2A和图2B中描述并且如图3A-3G和4A-4H所示的处理方案，与传统的湿法和干法蚀刻方案相比，大大降低了对侧壁的任何部分进行过度蚀刻的风险，因为对于每次蚀刻操作，侧壁的每个部分或者(1)以蚀刻特定的量为目标，(2)由于存在保护膜而防止被蚀刻，或(3)由于在特征的相关深度处缺乏蚀刻剂化学品渗透而受到保护而不被蚀刻。而且，可以以足够慢以可控制并且足够快以提供可接受的产量的速率进行蚀刻。这样，这些方法提供了优于上述传统技术的实质优势。
在此描述的技术也是有利的，因为它们使得能够对被实现的侧壁轮廓进行紧密控制。因为每个蚀刻操作针对侧壁的特定部分，所以可以控制在侧壁的每个部分的蚀刻程度。可以基于针对侧壁的每个部分的蚀刻操作的持续时间来控制蚀刻的程度。例如，图7A-7K描绘了在几个处理步骤的过程中的部分被蚀刻的特征，其中控制每个蚀刻操作以实现特定程度的蚀刻。图7A至图7K描绘了与图4A-H中所示的处理顺序相似的处理顺序，可以使用图2B的方法来实现。为了简洁起见，仅描述不同之处。
在该示例中，特征704在第一材料702和第二材料703的交替层中预先形成。如图所示，可以存在任选的衬里706。不需要的材料709内衬特征704的侧壁。如图所示，重复形成和去除保护膜710。在蚀刻操作的第一次重复中(例如，从图7B进展到7C)，使用相对较长的蚀刻持续时间。结果是在特征704的底部附近的不需要的材料709/材料708在第一材料702的层之间被回蚀到显著的程度。与第一次重复相比，在蚀刻操作的第二次重复中(例如，从图7E进展到图7F)，控制蚀刻持续时间以(在侧壁的相关部分处)实现较低程度的蚀刻。与第二次重复相比，在蚀刻操作的第三次重复中(例如，从图7H进展到图7J)，控制蚀刻持续时间以(在侧壁的相关部分处)实现较低程度的蚀刻。与第三次重复相比，在蚀刻操作的第四次重复中(例如，从图7K进展到7L)，控制蚀刻持续时间以实现较低程度的蚀刻。换句话说，在每个蚀刻操作期间控制蚀刻持续时间，使得剩余的材料708的量在特征704的底部附近相对较低，而在特征704的顶部附近相对较高。在另一实施方案中，图2A中的方法可用于创建与图7L中所示的结构相同的最终结构。图7A至图7L仅描绘了在每个蚀刻操作期间蚀刻所针对的单个单元(每个单元被限定在第一材料702的两层之间)，这是为了简单起见。在一些实施方案中，取决于例如所使用的化学物质和处理条件，在保护膜710的沉积期间并且在每次蚀刻重复期间，每个蚀刻操作可以沿着侧壁以多个单元为目标。
图7L-7N描绘了可以通过控制每个蚀刻操作的持续时间来实现的替代结构。在图7L中，在蚀刻之后保留在单元内的材料708在特征704的底部附近较多，而在特征704的顶部附近较少。在图7M中，在蚀刻之后，在特征的顶部和侧壁的底部两者处都保留了大量的材料708，而在侧壁的中间附近的区域中保留了较少量的材料708。在图7N中，在蚀刻之后保留的材料708在保留较少数量的材料708和保留较高数量的材料708之间交替。仅通过控制每个蚀刻操作的持续时间，就可以根据需要实现各种其他结构。该技术之所以能够成功，是因为每次蚀刻操作都是针对沿着侧壁的特定竖直区域。
在本文描述的多个实施方案中，从衬底上的特征的侧壁横向蚀刻不需要的材料的方法包括循环蚀刻操作和沉积操作。蚀刻操作从特征的侧壁的一部分横向蚀刻不需要的材料，并且沉积操作在特征的侧壁的第二部分上方形成保护膜。随着蚀刻和沉积操作彼此循环，蚀刻操作的不同重复从特征的侧壁的不同部分横向蚀刻不需要的材料，并且沉积操作的不同重复将保护膜沉积在特征的侧壁的不同的第二部分上。在某些情况下，侧壁的在蚀刻操作的不同重复中被蚀刻的不同部分可以彼此重叠。类似地，侧壁的在沉积操作的不同重复中沉积有保护膜的不同第二部分可以彼此重叠。换句话说，尽管蚀刻操作和沉积操作的不同重复针对侧壁的“不同”部分，但是这些部分可以重叠。举例而言，在侧壁的约70-90kA深的部分处蚀刻侧壁的第一蚀刻操作和在侧壁的约60-80kA深的部分处蚀刻侧壁的第二蚀刻操作被认为蚀刻侧壁的不同部分，即使两种蚀刻操作都针对70-80kA的深度处的材料。类似地，沉积在侧壁的顶部40％上方的第一保护膜和沉积在侧壁的顶部60％上方的第二保护膜被认为沉积在侧壁的不同的第二部分上方。
蚀刻操作
如参照图2A和2B所述，横向蚀刻操作至少执行两次，并且可以与沉积和/或剥离操作循环任意数量的次数，这将在下面进一步描述。每个横向蚀刻操作都针对高深宽比特征的侧壁的特定部分。以这种方式，不需要的材料以逐步的方式被去除。在一些情况下，如参照图2A所描述的，从侧壁的顶部到侧壁的底部去除材料。在一些情况下，如参照图2B所描述的，从侧壁的底部到侧壁的顶部去除材料。也可以使用这些的某种组合。
在多种实施方案中，蚀刻操作包括输送蚀刻反应物，从蚀刻反应物产生等离子体，以及将衬底(例如，在原位等离子体的情况下直接，或在远程/上游等离子体的情况下间接)暴露于等离子体以横向蚀刻凹陷的高深宽比特征的侧壁。蚀刻通常以各向同性的方式发生。在许多实施方案中，等离子体是感应耦合等离子体。感应耦合等离子体可以在上室区域(有时称为等离子体产生区域)中的衬底的上游产生。气体分配设备、格栅或其他结构可以位于上室区域和下室区域之间，其中衬底位于衬底支撑件上。气体分配设备或其他结构可以起作用以控制过滤进入下室区域以与衬底相互作用的物质的成分/混合。任选地，气体分配设备还可以用于将气体输送到下室区域和/或上室区域。在某些情况下，也可以提供电容耦合等离子体。在一些情况下，电容耦合等离子体可在衬底支撑件与将衬底与上室区域分开的气体分配设备(或其他结构)之间产生。可以通过在气体分配设备(或其他结构)接地的同时在衬底支撑件上施加偏置(例如，AC偏置)来产生电容耦合等离子体。示例性装置在图5中示出，这在下面将进一步讨论。
图6A是描述以选择性方式横向蚀刻凹陷的高深宽比特征的侧壁的方法600的流程图。在610，将衬底布置在衬底处理系统的下室区域中。在614处，将蚀刻气体混合物供应到上室区域。在618，任选地将冷却流体供应到在上室区域和下室区域之间的气体分配设备。在622，任选地将清扫气体供应到气体分配设备，该气体分配设备可以将清扫气体输送到下室区域。在628处，在上室区域中激励等离子体持续预定的蚀刻时段，以从衬底的侧壁蚀刻不需要的材料。相对于在蚀刻期间被暴露或变得被暴露的另外的材料选择性地蚀刻不需要的材料。参考图1E和1F，蚀刻是选择性的，使得材料107被瞄准以便去除，而衬里106(如果存在)和/或第一材料102(如果暴露)基本上被保留。在332处，对于任选的后蚀刻时段，可以将蚀刻气体混合物转变为后蚀刻气体混合物。后蚀刻时段可被提供以使特征内的表面脱氟，并且在最终蚀刻重复期间可能特别有用。在许多蚀刻操作中，可以省略操作618、622和632中的一个或多个。在334，等离子体熄灭。该工艺从凹陷的高深宽比特征的侧壁的特定部分蚀刻不需要的材料。侧壁的在每次蚀刻重复中所针对的部分是(在蚀刻过程中存在保护膜的重复中的)保护膜正下方(例如，在特征内更深)的部分或(在蚀刻过程中不存在保护膜的重复中的)特征顶部。
许多不同的因素影响蚀刻结果。此类因素包括反应室内的压强、进入反应室内的物质的总流量以及此类物质的组成(包括例如此类物质的氟含量)、用于生成感应耦合等离子体的RF功率电平以及用于产生电容耦合等离子体(如果存在)的RF功率电平。在某些实施方案中，蚀刻期间的压强可以介于约0.1-10托之间。在衬底具有约300mm的直径并且蚀刻剂是含卤素的物质的一些示例中，蚀刻剂的流率可以介于约1-1000sccm之间。物质(例如，包括蚀刻剂、惰性物质和任何其他物质)进入反应室的总流率可以介于约50-5000sccm之间。这些流量仅作为示例提供，并且可以针对不同尺寸的衬底和设备以及针对具有不同氟含量的蚀刻剂进行调整。在一些实现方式中，用于产生感应耦合等离子体的RF功率在约13.56MHz的频率下可以在约200-3000W之间。在除感应耦合等离子体之外还使用电容耦合等离子体的情况下，施加到衬底支撑件以产生电容耦合等离子体的偏置可以在约13.56MHz的频率下在约50-1000W之间。这些功率水平假定在蚀刻过程中室内存在单个直径为300mm的衬底，并且可以根据衬底的表面积进行缩放。也可以使用其他功率电平和频率。在某些情况下，可以将衬底和/或衬底支撑件保持在约-10至120℃之间的温度，或低于约60℃的温度。在某些情况下，每次蚀刻重复的持续时间可以在约10-100秒之间。
可在蚀刻气体混合物中提供的示例性反应物包括但不限于氟基蚀刻剂(例如，四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)、氟甲烷(CH3F)、二氟甲烷(CH2F2)、四氟化硅(SiF4)、六氟丁二烯(C4F6)、六氟乙烷(C2F6)等)、含氧物质(例如氧气(O2)、一氧化二氮(N2O)、羰基硫(COS)、一氧化碳(CO)等)、含氯物质(例如氯(Cl2)、三氯化硼(BCl3)、氯化氢(HCl)等)、含硫物质(例如硫化氢(H2S)、羰基硫(COS)、六氟化硫(SF6)等)、碳氢化合物(例如甲烷(CH4)等)、其他氢基物质(例如分子氢(H2))、惰性物质(例如N2、Ar、He等)及其组合。下面包括具体示例。在许多情况下，蚀刻化学物质会产生氟自由基(F*)，其发挥作用以从侧壁去除多余的材料。在某些情况下，还可以产生另外的自由基(例如，H*和N*)。
在一个示例中，从侧壁去除的不需要的材料是诸如钨之类的金属。在该示例中，蚀刻气体混合物可以包括氟基反应物。氟基反应物可以包括四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)、氟甲烷(CH3F)、二氟甲烷(CH2F2)、氟仿(CHF3)、六氟丁二烯(C4F6)等。蚀刻气体混合物可进一步包含分子氧(O2)、分子氮(N2)、分子氯(Cl2)等。在一个实施方案中，蚀刻气体混合物包括分子氢(H2)和一种或多种选自三氟化氮(NF3)、四氟化碳(CF4)和六氟化硫(SF6)的气体。在另一个实施方案中，蚀刻气体混合物可以包括一氧化碳(CO)和分子氮(N2)。在另一个实施方案中，气体混合物除了选自六氟化硫(SF6)、三氟化氮(NF3)、氟代甲烷(CH3F)、二氟甲烷(CH2F2)和四氟甲烷(CF4)中的一种或多种气体外，还可以包含分子氮(N2)和/或分子氧(O2)。在另一个实施方案中，气体混合物可以包括分子氧(O2)和分子氯(Cl2)。在另一个实施方案中，气体混合物可包括分子氯(Cl2)和一种或多种选自六氟化硫(SF6)，三氟化氮(NF3)，氟甲烷(CH3F)，二氟甲烷(CH2F2)和四氟化碳(CF4)的反应物。衬底和/或衬底支撑件可以保持在约40-120℃之间的温度。下室区域中的压强可以在约0.05-10托之间，例如在约0.1-5托之间。在某些情况下，可以以每分钟至少约50埃
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的蚀刻速率去除金属。在一些实现方式中，在金属层的去除期间，金属相对于另一种材料(例如，氮化物、氧化物、其他金属材料)的选择性大于约10：1，这意味着以与去除氮化物或氧化物的速度的十倍一样快的速度去除金属。在某些情况下，金属对另一种材料的选择性大于200：1。
在第二示例中，不需要的材料是硅(例如，在某些情况下是多晶硅)，并且蚀刻气体混合物可以包括氟基物质和氢基物质。氢基物质的浓度可以大于氟基物质的浓度。例如，蚀刻气体混合物可包括按体积计约0.7-10％的氟基物质，和按体积计大于约50％的氢基物质。在某些情况下，氢基物质可以包括氢(H2)和/或氨(NH3)。氟基物质可包括三氟化氮(NF3)、氟仿(CHF3)、六氟丁二烯(C4F6)和/或四氟化碳(CF4)。衬底和/或衬底支撑件可以保持在约60℃或更高的温度，或者在某些情况下约40-120℃。下室区域中的压强可以为约5托或更小(在一些情况下为约0.1-5托)。在某些情况下，可以以每分钟约
Figure BDA0002379624040000171
的蚀刻速率去除硅。在一些实现方式中，蚀刻剂还包括不同于氟基物质的改性气体物质，其中改性气体物质包括三氟化氮(NF3)、四氟化碳(CF4)、氟甲烷(CH3F)和六氟化硫(SF6)中的至少一种。在一些实现方式中，晶片被支撑在静电卡盘上并且还包括自然氧化物层，并且蚀刻方法还包括：将偏置施加到衬底支撑件(也称为静电卡盘)上以在下室区域中产生至少氟基蚀刻剂的电容耦合的等离子体，并且将衬底暴露于电容耦合等离子体以去除自然氧化物层，其中自然氧化物层的去除与多晶硅层的去除原位进行。在一些实现方式中，在去除多晶硅层期间，硅对另一种材料(例如，氮化物或氧化物材料)的选择性大于约500：1，这意味着以去除氮化物或氧化物的速度的500倍一样快的速度去除硅。
在第三示例中，不需要的材料是氮化硅。上面关于蚀刻硅提供的细节可以类似地应用于蚀刻氮化硅。然而，在某些情况下，氮化硅蚀刻可以在约-10℃至60℃之间的衬底温度下发生。可用于蚀刻氮化硅的示例性处理气体包括，例如，三氟化氮(NF3)、四氟化碳(CF4)、六氟化硅(SF6)、氦气(He)、氩气(Ar)、分子氧(O2)、一氧化二氮(N2O)、分子氮(N2)及其组合。
可在清扫气体中提供的示例性气体包括但不限于He、Ar和N2。可以在蚀刻后气体混合物中提供的示例性气体包括但不限于含氢物质(例如H2、NH3、CH4、C2H4、C3H6、C2H6等)、含氧物质(例如O2、CO2、N2O、H2O、O3等)及其组合。
影响蚀刻操作的上述各种因素对于单个衬底上的不同蚀刻重复可以是一致的。在其他情况下，这些因素中的一个或多个会在不同的蚀刻重复之间改变。例如，可以选择每次蚀刻重复的持续时间，以沿着侧壁的整个长度实现均匀地去除不需要的材料。在某些情况下，蚀刻重复的持续时间可以随着附加的重复而增加。在其他一些情况下，蚀刻重复的持续时间可以随着附加的重复而减少。在其他情况下，蚀刻重复的持续时间可以是一致的。在一些实施方案中，可以以比针对相对较靠近特征的底部的不需要的材料的不同的蚀刻重复的持续时间短的持续时间来执行针对相对较靠近特征的顶部的不需要的材料的蚀刻重复。在一些其他实施方案中，可以以比针对相对较靠近特征的底部的不需要的材料的不同的蚀刻重复的持续时间长的持续时间来执行针对相对较靠近特征的顶部的不需要的材料的蚀刻重复。在这些或其他情况下，衬底和/或衬底支撑件的温度可随着额外的蚀刻重复而升高或降低。在这些或其他情况下，反应室(例如，在上室区域或下室区域内，如果使用的话)中的压强可以随着附加的蚀刻重复而增大或减小。在这些或其他情况下，蚀刻反应物的流速可以随着附加的蚀刻重复而增大或减小。在这些或其他情况下，用于产生感应耦合等离子体的RF功率可以随着附加的蚀刻重复而增加或减少。在这些或其他情况下，用于产生电容耦合等离子体(如果存在)的RF功率可以随着附加的蚀刻重复而增加或减少。在一个示例中，可以仅使用感应耦合等离子体来完成一个蚀刻重复，也可以使用感应耦合等离子体和电容耦合等离子体来进行较前或较后的蚀刻重复。可以改变这些处理变量以使蚀刻瞄准在衬底的侧壁上的适当区域。然而，应理解的是，保护膜的存在/位置在确定蚀刻瞄准的位置方面也起着重要作用。
在以下美国专利申请中进一步讨论用于选择性蚀刻的方法和装置，每个美国专利申请的全部内容通过引用整体并入本文：2015年11月11日提交的名称为“UltrahighSelective Polysilicon Etch with High Throughput”的美国专利申请No.14/938,635；2015年9月21日提交的名称为“Systems and Methods for Ultrahigh Selective NitrideEtch”的美国专利申请No.15/271,381；2016年2月3日提交的名称为“Systems and Methodsfor Selectively Etching Tungsten in a Downstream Reactor”美国专利申请No.15/014,539；和于2017年3月14日提交，名称为“Ultrahigh Selective Nitride Etch to FormFinFET Devices”的美国专利申请No.15/458,292。
沉积操作
如参照图2A和2B所描述的，沉积操作至少执行一次，并且可以利用沉积和/或剥离操作被循环任何次数。每次沉积操作在侧壁的凹陷特征的部分上沉积保护膜。保护膜在特征顶部的侧壁上形成，并沿侧壁向下延伸到特征中一定距离。该距离可以随着沉积操作的附加重复而改变。换句话说，可以形成每个保护膜，使得其达到特定的深度，其中该深度在整个蚀刻方法的过程中变化。在图2A的方法中，保护膜可以在较早的重复中相对较浅地沉积，而在较后的重复中较深地沉积，如图3A-3G所示。在图2B的方法中，可以在较早的重复中相对较深地沉积保护膜，而在较后的重复中较浅地沉积，如图4A-4H所示。应理解，这些总体趋势可能有所偏离。保护膜通常形成为不保形地覆盖特征的侧壁。但是，保护膜是非保形的，在特征的顶部附近具有最大的厚度，并且随着它向特征的较深处延伸而逐渐变薄。
在许多实施方案中，沉积操作涉及输送一种或多种沉积反应物以在特征的侧壁上形成保护膜。在多种实施方案中，保护膜是聚合物膜。聚合物膜可以是基于碳氟化合物的膜(例如，氢氟碳化合物膜)。在蚀刻化学物质是氟基化学物质情况下，基于碳氟化合物的保护膜是特别有利的，因为这样的膜对该蚀刻化学物质具有显著的抵抗力。而且，可以使用下述剥离方法容易地去除基于碳氟化合物的聚合物膜。在某些情况下，可以使用CHxFy化学物质(其中x>y)沉积基于碳氟化合物的保护膜。具体的反应物示例包括CH4和CH3F。
也可以使用其他类型的保护膜。这样的膜可以包括氧化物、氮化硅、硅和烃基材料。在这种情况下，可以选择用于沉积保护膜的反应物以获得所需的组成。
图6B是描述在侧壁的凹陷特征的一部分上沉积保护膜的方法650的流程图。在652处，将衬底布置在反应室中。反应室可以是与用于横向蚀刻侧壁的室相同的室，或者它可以是不同的反应室，例如专门配置用于沉积的反应室。在使用两个或更多个反应室(例如，沉积室和蚀刻室)来执行图2A或2B的方法的情况下，所述方法可以进一步包括适当地在反应室之间传送衬底。在反应室如参照图5所述的情况下，衬底可以设置在下室区域中，布置在衬底支撑件上。在654处，将沉积气体供应至反应室。沉积气体包括至少一种沉积反应物，并且还可以包括惰性气体。在反应室包括上室区域和下室区域的情况下，如图5所示，可以将沉积气体直接提供给下室区域、上室区域或两者。在656处，在反应室中激励等离子体持续沉积时间。这导致保护膜沉积在特征的侧壁上。等离子体是电容耦合等离子体。在反应室如参照图5所述的情况下，可以在衬底所处的下室区域中产生电容耦合等离子体。因此，衬底直接暴露于电容耦合等离子体。可以在气体分配设备(或栅格或其他结构)保持接地的同时通过对衬底保持器施加偏置来产生等离子体。所述偏置可以是AC偏置，其可以在偏置循环的负的一半期间起到将带正电的离子拉向衬底的作用。
除了电容耦合等离子体之外，在某些情况下，在沉积期间还可以提供感应耦合等离子体。例如，可以在上室区域中产生感应耦合的等离子体，使得其远离衬底。感应耦合等离子体可以由惰性气体和/或沉积反应物产生。在许多情况下，不使用感应耦合等离子体来沉积保护膜。
根据保护膜的组成，可以使用许多不同的沉积机理。在各种情况下，使用气相沉积。在一些实现方式中，保护膜可以通过化学气相沉积反应、原子层沉积反应、自组装单层反应等形成。
许多因素影响保护膜的沉积。在一些情况下，在沉积过程中，衬底和/或衬底支撑件的温度可以保持在约0-110℃之间，例如约40-90℃之间。反应室(或反应室中衬底所在的区域)内的压强可以在约0.05-1托之间，例如在约0.1-0.5托之间。用于产生电容耦合等离子体的RF功率可以在约13.56MHz的频率下在约50-1000W之间，例如在约100-500W之间。用于产生感应耦合等离子体(如果存在的话)的RF功率可以在约100-2000W之间，例如在约200-1000W之间。沉积反应物的示例流率可以在约50-1000sccm之间，例如在约100-500sccm之间。物质(例如，包括沉积反应物、惰性物质和任何其他物质)进入反应室的总流率可以在约50-4000sccm之间，例如在约100-1000sccm之间。可以针对不同尺寸的衬底和装置以及不同的反应物来调节这些流量。
可以在(例如，在单个衬底上以不同的沉积重复方式)沉积不同的保护膜的过程中控制和调节这些因素，以便控制保护膜的沉积深度。在一些情况下，可以在第一衬底温度或衬底支撑件温度下形成第一保护膜，并且可以稍后在更高或更低的衬底温度或衬底支撑件温度下在同一衬底上形成第二保护膜。在这些或其他情况下，可以在第一压强下形成第一保护膜，并且可以在更高或更低的压强下形成第二保护膜。在这些或其他情况下，可以以沉积反应物的第一流率形成第一保护膜，并且可以以更高或更低的沉积反应物流率形成第二保护膜。在这些或其他情况下，可以在将第一RF偏置施加到衬底支撑件以产生电容耦合等离子体的同时形成第一保护膜，并且可以以更高或更低的RF偏置水平形成第二保护膜。在这些或其他情况下，可以在将第一RF功率施加到线圈以产生感应耦合等离子体的同时形成第一保护膜，并且可以以施加到线圈的更高或更低的RF功率电平来形成第二保护膜。这些趋势可以扩展到附加的保护膜(例如，随着保护膜形成的每次重复，使用越来越高或越来越低的处理条件值)。一般而言，促使在特征中相对较深处形成保护膜的因素包括：(1)较低的温度，(2)较低的反应物通量，以及(3)施加至衬底支撑件的较高RF偏置水平。通过在各种沉积过程中控制这些因素，保护膜的沉积(并因此去除不需要的材料)可以根据需要在侧壁上或下进行，如图3A-3G和4A-4H所示。
剥离操作
在许多实施方案中，在整个蚀刻过程中的某个时刻，保护膜从侧壁剥离。在一些情况下，保护膜可以被周期性地去除并重新沉积，如参照图2B和4A-4H所描述的。在其他情况下，可以省略剥离操作。在一些这样的情况下，最终的蚀刻重复可能足以去除保护膜，从而没有理由执行单独的剥离操作。
剥离操作可以涉及将衬底暴露于等离子体中，从而去除保护膜。在多种实施方案中，等离子体可以由分子氧(O2)产生。也可以提供额外的反应物和/或惰性气体。含氧等离子体在保护膜是碳氟化合物膜(例如氢氟碳化合物膜)的情况下特别有用，但它们也可以用于去除各种其他保护膜组合物。
在使用等离子体去除保护膜的一个示例中，等离子体可以是感应耦合等离子体和/或电容耦合等离子体。在用于处理衬底的装置类似于图5所示的装置的情况下，可以在上室区域中产生感应耦合等离子体(如果存在)，并且可以在下室区域中产生电容耦合等离子体(如果存在)。在其他情况下，感应耦合等离子体和/或电容耦合等离子体可以形成在缺少分开的上室区域和下室区域的反应室中。在使用感应耦合等离子体的情况下，用于产生感应耦合等离子体的RF功率可以在约200-2000W之间。在使用电容耦合等离子体的情况下，用于产生电容耦合等离子体的RF功率可以在约50-500W之间。这些功率电平假定反应室中存在直径为300mm的单个衬底，并且可以缩放以用于其他尺寸的衬底。在剥离期间的衬底和/或衬底温度可以保持在约-10℃至110℃之间。在剥离期间反应室中的压强(例如，下室区域(如果存在的话)中的压强)在约0.5-3托之间。反应物的流率可以在约200-5000sccm之间。每个剥离操作的持续时间可以在约10-60秒之间。
也可以使用其他工艺剥离保护膜。此类工艺可以使用替代的含氧物质(例如二氧化碳(CO2)、一氧化二氮(N2O)、一氧化氮(NO))，和/或可以使用稀释剂物质(例如氮气(N2)、一氧化二氮(N2O)、氩气(Ar)、氦气(He)、元素氢(H2)等)来稀释含氧物质。
在一些实施方案中，用于去除保护膜的剥离操作可以与用于执行侧壁的横向蚀刻和保护膜的沉积在同一反应室内进行。在这种情况下，可以在单个反应室中整体进行图2A和图2B的方法中的每个方法。在另一个实施方案中，在分开的反应室中进行蚀刻和沉积，并且剥离操作在用于蚀刻衬底的反应室中或在用于沉积保护膜的反应室中进行。在这种情况下，可以使用两个不同的反应室进行图2A和2B的方法中的每个方法。在又一个实施方案中，蚀刻、沉积和剥离都在分开的反应室中进行。在这种情况下，图2A和2B的方法中的每个方法可以使用三个不同的反应室进行。在使用多个反应室来处理单个衬底的情况下，根据需要，图2A和图2B的方法还可包括在不同的反应室之间传送衬底。
装置
本文描述的方法可以由任何合适的装置执行。合适的装置包括根据本发明的实施方案的用于完成工艺操作的硬件和具有用于控制工艺操作的指令的系统控制器。例如，在一些实施方案中，硬件可以包括处理工具中包括的一个或多个处理站。
现在参考图5，示出了根据本公开的用于相对于第二材料选择性地蚀刻第一衬底的衬底处理室500的示例。虽然示出并描述了特定的衬底处理室，但是本文描述的方法可以在其他类型的衬底处理系统上实施。在一些示例中，衬底处理室500包括远程(例如衬底上游)感应耦合等离子体(ICP)源。可以提供可选的电容耦合等离子体(CCP)源。
衬底处理室500包括下室区域502和上室区域504。下室区域502由室侧壁表面508、室底部表面510和气体分配设备514的下表面限定。在一些示例中，气体分配设备514被省略。
上室区域504由气体分配设备514的上表面和上室壁518(例如圆顶形室)的内表面限定。在一些示例中，上室壁518搁置在第一环形支撑件521上。在一些示例中，第一环形支撑件521包括用于将工艺气体输送到上室区域504的一个或多个气体流动通道和/或孔523，如将在下面进一步描述的。气体流动通道和/或孔523可以围绕上室区域504的周边均匀地间隔开。在一些示例中，工艺气体相对于包括气体分配设备514的平面沿向上的方向成锐角地通过一个或多个气体流动通道和/或孔523输送，但是也可以使用其他角度/方向。在一些示例中，第一环形支撑件521中的充气室534将气体供应到一个或多个间隔开的气体流动通道和/或孔523。
第一环形支撑件521可以搁置在第二环形支撑件525上，该第二环形支撑件525限定用于将工艺气体输送到下室区域502的一个或多个气体流动通道和/或孔527。在一些示例中，气体分配设备514中的孔531与气体流动通道和/或孔527对齐。在其他示例中，气体分配设备514具有较小的直径，并且不需要孔531。在一些示例中，工艺气体通过一个或多个间隔开的气体流动通道和/或孔527相对于包括气体分配设备514的平面成锐角地沿朝向衬底向下的方向输送，但是也可以使用其他角度/方向。
在其他示例中，上室区域504是具有平坦顶表面的圆柱形，并且可以使用一个或多个扁平感应线圈。在其他示例中，单个室可以与位于喷头和衬底支撑件之间的间隔件一起使用。
衬底支撑件522布置在下室区域504中。在一些示例中，衬底支撑件522包括静电卡盘(ESC)，但是也可以使用其他类型的衬底支撑件。在蚀刻期间，衬底526被布置在衬底支撑件522的上表面上。在一些示例中，衬底526的温度可以由加热板541、具有流体通道的可选冷却板以及一个或多个传感器(未示出)来控制；但是也可以使用任何其他合适的衬底支撑件温度控制系统。在一些示例中，温度控制器543可以用于控制衬底支撑件522的加热和冷却。加热可以由加热器板541执行并且冷却可以通过具有流体通道545的冷却板来执行。
温度控制器547可以用于通过将加热/冷却流体供应到气体分配设备514中的充气室来控制气体分配设备514的温度。温度控制器543和/或547可以进一步包括流体源、泵、控制阀和温度传感器(均未示出)。
在一些示例中，气体分配设备528包括喷头(例如，具有多个间隔开的孔529的板528)。多个间隔开的孔529从板514的上表面延伸到板514的下表面。在一些示例中，间隔开的孔529具有在0.1”到0.75”范围内的直径，并且喷头由诸如铝之类的导电材料或具有由导电材料制成的嵌入式电极的诸如陶瓷之类的非导电材料制成。在下面进一步描述的其他示例中，可以使用更小的孔529来增加表面积与体积之比。
一个或多个感应线圈540围绕上室壁558的外部布置。当通电时，一个或多个感应线圈540在上室壁518内产生电磁场。在一些示例中，使用上线圈和下线圈。气体注射器542将来自气体输送系统550-1的一种或多种气体混合物注射到上室区域504中。
在一些示例中，气体输送系统550-1包括一个或多个气体源552、一个或多个阀554、一个或多个质量流量控制器(MFC)556和混合歧管558，但也可以使用其他类型的气体输送系统。气体分流器(未示出)可以用于改变气体混合物的流速。另一种气体输送系统550-2可以用于将蚀刻气体、调节气体、清扫气体或其他气体混合物供应到气体流动通道和/或孔523和/或527(外加来自气体注射器542的蚀刻气体或代替来自气体注射器542的蚀刻气体)。
合适的气体输送系统在2015年12月4日提交的标题为“Gas Delivery System”的共同转让的美国专利申请序列No.14/945,680中示出和描述，其全部内容通过引用并入本文。合适的单或双气体注射器和其他气体注射位置在2016年1月7日提交的标题为“Substrate Processing System with Multiple Injection Points and DualInjector”的共同转让的美国临时专利申请序列No.62/275,837中示出和描述，其全部内容通过引用并入本文。
在一些示例中，气体注射器542包括沿向下方向引导气体的中心注射位置以及以相对于向下方向成一定角度注射气体的一个或多个侧注射位置。在一些示例中，气体输送系统550-1以第一流率将气体混合物的第一部分输送至中心注射位置，并以第二流率将气体混合物的第二部分输送至气体注射器542的一个或多个侧注射位置。在其他示例中，不同的气体混合物由气体注射器542输送。在一些示例中，气体输送系统550-2将调节气体输送到气体流动通道和/或孔523和527和/或输送到处理室中的其他位置，如下所述。例如，气体输送系统550-2也可以将气体输送到气体分配设备514中的充气室。
等离子体发生器570可以用于产生输出到一个或多个感应线圈540的RF功率。等离子体590在上室区域504中产生。在一些示例中，等离子体发生器570包括RF发生器572和匹配网络574。匹配网络574将RF发生器572的阻抗与一个或多个感应线圈540的阻抗相匹配。在一些示例中，气体分配设备514连接到诸如地之类的参考电位。阀578和泵580可以用于控制下室区域502和上室区域504内的压力并且排空反应物。
控制器576与气体输送系统550-1和550-2、阀578、泵580和/或等离子体发生器570通信以控制工艺气体的流动、清扫气体、调节气体、RF等离子体和室压力。在一些示例中，等离子体通过一个或多个感应线圈540维持在上室壁518内部。使用气体注射器542(和/或气体流动通道和/或孔523)从室的顶部部分引入一种或多种气体混合物，并且使用气体分配设备514将等离子体限制在上室壁518内。
将等离子体限制在上室壁518中允许等离子体物质的体积复合以及通过气体分配设备514流出期望的蚀刻剂物质。在一些示例中，不向衬底526施加RF偏置。结果，在衬底526上没有活性鞘(active sheath)，并且离子不以任何有限能量撞击衬底。一些量的离子将通过气体分配设备514扩散出等离子体区域。然而，扩散的等离子体的量比位于上室壁518内的等离子体的量的数量级低。等离子体中的大多数离子是在高压下通过体积复合而丢失。气体分配设备514的上表面处的表面复合损失还降低了气体分配设备514下方的离子密度。
在一些示例中，RF偏置发生器584被提供并且包括RF发生器586和匹配网络588。RF偏置可以用于在气体分配设备514和衬底支撑件之间产生等离子体或者用于在衬底526上产生自偏置以吸引离子。控制器576可以用于控制RF偏置。
在一些实现方式中，系统控制器是系统的一部分，该系统可以是上述示例的一部分。这样的系统可以包括半导体处理设备，半导体处理设备包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定处理部件(晶片基座、气体流系统等)。这些系统可以与用于在半导体晶片或衬底的处理之前、期间和之后控制它们的操作的电子器件集成。电子器件可以被称为“控制器”，其可以控制一个或多个系统的各种部件或子部件。根据处理要求和/或系统类型，控制器可以被编程以控制本文公开的任何工艺，包括工艺气体的输送、温度设置(例如加热和/或冷却)、压力设置、真空设置、功率设置、射频(RF)发生器设置、RF匹配电路设置、频率设置、流率设置、流体输送设置、位置和操作设置、进出工具和其他输送工具和/或连接到特定系统或与特定系统接口的装载锁的晶片输送。
概括地说，系统控制器可以定义为电子器件，电子器件具有接收指令、发出指令、控制操作、启用清洁操作、启用终点测量等的各种集成电路、逻辑、存储器和/或软件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片、和/或一个或多个微处理器、或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置(或程序文件)的形式输送到控制器或系统的指令，单独设置(或程序文件)定义用于在半导体晶片上或针对半导体晶片执行特定工艺的操作参数。在一些实施方案中，操作参数可以是由工艺工程师定义的配方的一部分，以在一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或晶片的管芯的制造期间完成一个或多个处理步骤。
在一些实现方式中，系统控制器可以是与系统集成、耦合到系统、以其它方式联网到系统或其组合的计算机的一部分或耦合到该计算机。例如，控制器可以在“云”中或在晶片厂(fab)主机系统的全部或一部分中，其可以允许对晶片处理的远程访问。计算机可以实现对系统的远程访问以监视制造操作的当前进展、检查过去制造操作的历史、从多个制造操作研究趋势或性能度量，以改变当前处理的参数、设置要跟随当前处理的处理步骤、或者开始新的处理。在一些示例中，远程计算机(例如服务器)可以通过网络(其可以包括本地网络或因特网)向系统提供工艺配方。远程计算机可以包括使得能够输入或编程参数和/或设置的用户界面，然后将该参数和/或设置从远程计算机输送到系统。在一些示例中，系统控制器接收数据形式的指令，其指定在一个或多个操作期间要执行的每个处理步骤的参数。应当理解，参数可以特定于要执行的工艺的类型和工具的类型，控制器被配置为与该工具接口或控制该工具。因此，如上所述，系统控制器可以是例如通过包括联网在一起并朝着共同目的(例如本文所述的工艺和控制)工作的一个或多个离散控制器而呈分布式。用于这种目的的分布式控制器的示例是在与远程(例如在平台级或作为远程计算机的一部分)定位的一个或多个集成电路通信的室上的一个或多个集成电路，其组合以控制在室上的工艺。
示例系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转漂洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、CVD室或模块、ALD室或模块、ALE室或模块、离子注入室或模块、轨道室或模块、以及可以与半导体晶片的制造和/或制备相关联或用于半导体晶片的制造和/或制备的任何其它半导体处理系统。
如上所述，根据将由工具执行的一个或多个处理步骤，控制器可以与一个或多个其他工具电路或模块、其它工具部件、群集工具、其他工具接口、相邻工具、邻近工具、位于整个工厂中的工具、主计算机、另一控制器、或在将晶片容器往返半导体制造工厂中的工具位置和/或装载口运输的材料运输中使用的工具通信。
上文描述的各种硬件和方法实施方案可以与光刻图案化工具或工艺结合使用，例如用于制造或制备半导体器件、显示器、LED、光伏板等。典型地，但不必需地，这样的工具/工艺将被用于或者在共同的制造设施中一起进行。
光刻图案化膜通常包括以下步骤中的一些或全部，每个步骤可用多个可能的工具实现：(1)使用旋涂或喷涂工具在工件(例如上面形成有氮化硅膜的衬底)上涂覆光致抗蚀剂；(2)使用热板或炉或其他合适的固化工具固化光致抗蚀剂；(3)用诸如晶片步进机之类的工具将光致抗蚀剂暴露于可见或UV或X射线光；(4)使抗蚀剂显影以选择性地去除抗蚀剂，从而使用诸如湿台或喷射显影器之类的工具对其进行图案化；(5)通过使用干式或等离子体辅助蚀刻工具将抗蚀剂图案转移到底层膜或工件中；和(6)使用诸如RF或微波等离子体抗蚀剂剥离器之类的工具去除抗蚀剂。在一些实施方案中，可在施加光致抗蚀剂之前沉积可灰化的硬掩模层(例如非晶碳层)和另一合适的硬掩模(例如抗反射层)。
应理解，本文所述的配置和/或方法本质上是示例性的，并且由于许多变型是可能的，因此不应将这些具体实施方案或示例视为限制性的。本文描述的特定例程或方法可以代表任何数量的处理策略中的一个或多个。这样，所示出的各种动作可以以所示出的顺序、以其他顺序、并行地或者在某些情况下被省略来执行。同样，可以改变上述工艺的顺序。某些参考文献已通过引用并入本文。应当理解，在这些参考文献中做出的任何免责声明或否认不一定适用于本文所述的实施方案。类似地，在本文的实施方案中可以省略在这些参考文献中根据需要描述的任何特征。
本公开的主题包括本文公开的各种工艺、系统和配置以及其他特征、功能、动作和/或特性的所有新颖且非显而易见的组合和子组合及其任何和所有的等同方案。

Claims (22)

1.一种从衬底上的特征的侧壁横向蚀刻不需要的材料的方法，该方法包括：
(a)通过将所述衬底暴露于蚀刻等离子体来执行蚀刻操作，所述蚀刻等离子体包括包含蚀刻反应物的远程产生的感应耦合等离子体，其中所述蚀刻操作从所述特征的所述侧壁的一部分横向蚀刻所述不需要的材料；
(b)通过将所述衬底暴露于沉积等离子体来执行沉积操作，所述沉积等离子体包括包含沉积反应物的电容耦合等离子体，其中所述沉积操作在所述特征的所述侧壁的第二部分上形成保护膜，其中所述保护膜是非保形的，使得它在所述侧壁的顶部附近最厚并且不会一直延伸到所述侧壁的底部；以及
(c)循环(a)的所述蚀刻操作和(b)的所述沉积操作，直到所述不需要的材料被沿着所述特征的整个所述侧壁横向蚀刻，其中(a)的不同重复从所述特征的所述侧壁的不同部分横向蚀刻所述不需要的材料，其中(b)的不同重复在所述特征的所述侧壁的不同的第二部分上沉积所述保护膜，并且其中在(a)中的所述蚀刻操作的至少一次重复期间，所述侧壁的被横向蚀刻的部分在所述侧壁的被(b)的先前重复中沉积的所述保护膜覆盖的所述第二部分的正下方。
2.根据权利要求1所述的方法，其中在(b)中的所述沉积操作的第一次重复之前执行(a)中的所述蚀刻操作的第一次重复，使得在所述侧壁上不存在所述保护膜的情况下执行(a)的所述第一次重复，其中所述侧壁的在(a)的所述第一次重复中被横向蚀刻的部分是所述侧壁的顶部。
3.根据权利要求2所述的方法，其中，在(b)中的所述沉积操作的所述第一次重复在与所述侧壁的在(a)中的所述蚀刻操作的所述第一次重复中被横向蚀刻的部分相同的部分上形成所述保护膜。
4.根据权利要求3所述的方法，其中，在(b)中的所述沉积操作的所述第一次重复之后，执行(a)中的所述蚀刻操作的第二次重复，其中，与所述侧壁的在(a)中的所述第一次重复中被横向蚀刻的所述部分相比，所述侧壁的在(a)中的所述第二次重复中被横向蚀刻的所述部分在所述特征中较深。
5.根据权利要求2所述的方法，其中，所述侧壁的在(b)中的所述沉积操作的每个重复中形成有所述保护膜的所述第二部分包括所述侧壁的在先前的(a)中的所述蚀刻操作的重复中去除了所述不需要的材料的部分，使得所述保护膜总是在(b)中形成以覆盖所述侧壁的刚在先前的(a)的重复中被蚀刻的部分。
6.根据权利要求2所述的方法，其中，当执行(a)和(b)的附加的重复时，以该顺序从所述侧壁的所述顶部到所述侧壁的所述底部去除所述不需要的材料。
7.根据权利要求6所述的方法，其中，当执行(b)的附加的重复时，形成所述保护膜，使得所述保护膜沿着所述侧壁达到越来越大的深度。
8.根据权利要求7所述的方法，其中，在(b)的不同重复中使用不同的沉积条件组来形成所述保护膜。
9.根据权利要求8所述的方法，其中，相对于选自由衬底支撑件温度、压强、所述沉积反应物的流率以及用于产生电容耦合等离子体的RF功率组成的组中的至少一个变量，在(b)的所述不同重复中所述不同的沉积条件组彼此不同。
10.根据权利要求1所述的方法，其中，在(a)中的所述蚀刻操作的第一次重复之前，执行(b)中的所述沉积操作的第一次重复，使得在所述保护膜存在于所述侧壁上时，执行(a)的所述第一次重复。
11.根据权利要求10所述的方法，其中，当执行(a)和(b)的附加的重复时，以该顺序从所述侧壁的所述底部到所述侧壁的所述顶部去除所述不需要的材料。
12.根据权利要求11所述的方法，其中，当执行(b)的附加的重复时，形成所述保护膜，使得所述保护膜沿着所述侧壁到达越来越浅的深度。
13.根据权利要求11所述的方法，其还包括：在(a)中的所述蚀刻操作的每次重复之后，并且在(b)中的所述沉积操作的后续重复中沉积所述保护膜之前，从所述侧壁剥离所述保护膜，其中，剥离所述保护膜包括将所述衬底暴露于包含氧的剥离等离子体。
14.根据权利要求1至13中任一项所述的方法，其中，所述保护膜是基于氢氟碳的聚合物膜。
15.根据权利要求1至14中任一项所述的方法，其中，所述蚀刻反应物产生氟自由基。
16.根据权利要求1至15中任一项所述的方法，其中，所述不需要的材料包含金属。
17.根据权利要求1至15中任一项所述的方法，其中，所述不需要的材料是多晶硅。
18.根据权利要求1至15中任一项所述的方法，其中，所述不需要的材料是氮化硅。
19.根据权利要求1至18中任一项所述的方法，其中(a)和(b)在相同的反应室中发生，所述反应室包括：
由气体分配设备分开的下室区域和上室区域，
感应耦合等离子体源，其在所述上室区域中产生感应耦合等离子体，以及
电容耦合等离子体源，其在所述下室区域中产生所述电容耦合等离子体。
20.根据权利要求1至18中任一项所述的方法，其中，(a)和(b)在不同的反应室中进行，其还包括根据需要在所述不同的反应室之间传送所述衬底以执行(a)和(b)。
21.根据权利要求1至20中任一项所述的方法，其中，所述特征形成在包含第一堆叠材料和第二堆叠材料的交替层的堆叠件中，其中，在(a)中的所述蚀刻操作暴露所述第一堆叠材料和所述第二堆叠材料中的至少一者，并且其中在(a)中的所述蚀刻操作是选择性的，使得与所述第一堆叠材料和第二堆叠材料相比，所述不需要的材料被优先去除。
22.一种用于从衬底上的特征的侧壁横向蚀刻不需要的材料的装置，所述装置包括：
反应室，其包括下室区域和上室区域；
气体分配设备，其将所述下室区域与所述上室区域分开；
感应耦合等离子体源，其在所述上室区域中产生感应耦合等离子体；
电容耦合等离子体源，其在所述下室区域中产生电容耦合等离子体；
第一入口，其用于将气相反应物输送到所述上室区域；
第二入口，其用于将气相反应物输送到所述下室区域；
出口，其用于从所述下室区域去除气相材料；和
控制器，其：
(a)通过在所述衬底位于所述下室区域中的同时在所述上室区域中产生包含蚀刻反应物的感应耦合的蚀刻等离子体来执行蚀刻操作，其中所述蚀刻操作从所述特征的所述侧壁的一部分横向蚀刻所述不需要的材料；
(b)通过在所述衬底位于所述下室区域中的同时在所述下室区域中产生包含沉积反应物的电容耦合的沉积等离子体来执行沉积操作，其中所述沉积操作在所述特征的所述侧壁的第二部分上形成保护膜，其中所述保护膜是非保形的，使得它在所述侧壁的顶部附近最厚并且不会一直延伸到所述侧壁的底部；以及
(c)循环(a)的所述蚀刻操作和(b)的所述沉积操作，直到所述不需要的材料被沿着所述特征的整个所述侧壁横向蚀刻，其中(a)的不同重复从所述特征的所述侧壁的不同部分横向蚀刻所述不需要的材料，其中(b)的不同重复在所述特征的所述侧壁的不同的第二部分上沉积所述保护膜，并且其中在(a)中的所述蚀刻操作的至少一次重复期间，所述侧壁的被横向蚀刻的部分在所述侧壁的被(b)的先前重复中沉积的所述保护膜覆盖的所述第二部分的正下方。
CN201880050594.3A 2017-08-02 2018-07-26 使用循环钝化和蚀刻的高深宽比选择性横向蚀刻 Pending CN110998804A (zh)

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
JP7137927B2 (ja) * 2017-12-20 2022-09-15 キオクシア株式会社 半導体装置の製造方法
WO2019138654A1 (ja) 2018-10-26 2019-07-18 株式会社日立ハイテクノロジーズ プラズマ処理装置及びプラズマ処理方法
JP7422557B2 (ja) * 2019-02-28 2024-01-26 東京エレクトロン株式会社 基板処理方法および基板処理装置
TW202046395A (zh) 2019-02-28 2020-12-16 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置
JP2022527552A (ja) * 2019-04-05 2022-06-02 東京エレクトロン株式会社 高度に選択的な酸化ケイ素／窒化ケイ素エッチングのためのエッチング成分及び不動態化ガス成分の独立した制御
TW202117847A (zh) * 2019-07-17 2021-05-01 美商得昇科技股份有限公司 使用沉積製程和蝕刻製程的工件處理
US20220181160A1 (en) * 2020-12-09 2022-06-09 Applied Materials, Inc. Methods and apparatus for in-situ protection of etched surfaces
CN117296135A (zh) * 2022-04-26 2023-12-26 株式会社日立高新技术 等离子处理方法
US20240120210A1 (en) * 2022-10-11 2024-04-11 Applied Materials, Inc. Isotropic silicon nitride removal
CN117438299B (zh) * 2023-12-21 2024-03-29 浙江集迈科微电子有限公司 Iii-v族化合物半导体材料的刻蚀方法

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136069A (ja) 1985-12-10 1987-06-19 Hitachi Ltd 半導体装置およびその製造方法
US5514246A (en) * 1994-06-02 1996-05-07 Micron Technology, Inc. Plasma reactors and method of cleaning a plasma reactor
US5767018A (en) 1995-11-08 1998-06-16 Advanced Micro Devices, Inc. Method of etching a polysilicon pattern
US6063710A (en) 1996-02-26 2000-05-16 Sony Corporation Method and apparatus for dry etching with temperature control
US6176667B1 (en) 1996-04-30 2001-01-23 Applied Materials, Inc. Multideck wafer processing system
US5948704A (en) 1996-06-05 1999-09-07 Lam Research Corporation High flow vacuum chamber including equipment modules such as a plasma generating source, vacuum pumping arrangement and/or cantilevered substrate support
WO1999052135A1 (en) 1998-04-02 1999-10-14 Applied Materials, Inc. Method for etching low k dielectrics
JP5569353B2 (ja) 2000-04-28 2014-08-13 ダイキン工業株式会社 ドライエッチングガスおよびドライエッチング方法
US6630407B2 (en) 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
US6921725B2 (en) 2001-06-28 2005-07-26 Micron Technology, Inc. Etching of high aspect ratio structures
US6620670B2 (en) 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
US6841943B2 (en) 2002-06-27 2005-01-11 Lam Research Corp. Plasma processor with electrode simultaneously responsive to plural frequencies
US7977390B2 (en) 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US20040077178A1 (en) 2002-10-17 2004-04-22 Applied Materials, Inc. Method for laterally etching a semiconductor structure
US6838012B2 (en) 2002-10-31 2005-01-04 Lam Research Corporation Methods for etching dielectric materials
DE10308888B4 (de) * 2003-02-28 2006-12-28 Infineon Technologies Ag Anordnung von Kondensatoren zur Erhöhung der Speicherkapazität in einem Halbleitersubstrat und Verfahren zur Herstellung einer Anordnung
US6916746B1 (en) 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7294580B2 (en) 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US7250371B2 (en) 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
JP4522795B2 (ja) 2003-09-04 2010-08-11 株式会社日立ハイテクノロジーズ 真空処理装置
US7105390B2 (en) 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US20050218114A1 (en) 2004-03-30 2005-10-06 Tokyo Electron Limited Method and system for performing a chemical oxide removal process
KR20060030717A (ko) 2004-10-06 2006-04-11 삼성전자주식회사 반도체 소자의 제조 방법
KR100745986B1 (ko) 2004-12-08 2007-08-06 삼성전자주식회사 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법
US7645707B2 (en) 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
JP4537878B2 (ja) 2005-04-01 2010-09-08 株式会社日立ハイテクノロジーズ プラズマ処理装置
US7344975B2 (en) 2005-08-26 2008-03-18 Micron Technology, Inc. Method to reduce charge buildup during high aspect ratio contact etch
KR101167195B1 (ko) 2005-11-01 2012-07-31 매그나칩 반도체 유한회사 반도체 소자의 딥 트렌치 형성 방법
US7459363B2 (en) 2006-02-22 2008-12-02 Micron Technology, Inc. Line edge roughness reduction
US7740736B2 (en) 2006-06-08 2010-06-22 Lam Research Corporation Methods and apparatus for preventing plasma un-confinement events in a plasma processing chamber
WO2008062600A1 (en) 2006-11-22 2008-05-29 Sumitomo Precision Products Co., Ltd. Silicon structure with opening having high aspect ratio, method for manufacturing the silicon structure, apparatus for manufacturing the silicon structure, program for manufacturing the silicon structure, and method for manufacturing etching mask for the silicon structure
US7732728B2 (en) 2007-01-17 2010-06-08 Lam Research Corporation Apparatuses for adjusting electrode gap in capacitively-coupled RF plasma reactor
US7951683B1 (en) 2007-04-06 2011-05-31 Novellus Systems, Inc In-situ process layer using silicon-rich-oxide for etch selectivity in high AR gapfill
US20080286978A1 (en) 2007-05-17 2008-11-20 Rong Chen Etching and passivating for high aspect ratio features
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
KR20100106501A (ko) 2007-12-21 2010-10-01 램 리써치 코포레이션 고 식각율 레지스트 마스크를 이용한 식각
CN102318037B (zh) 2007-12-21 2014-03-05 朗姆研究公司 利用arc层打开的cd偏置负载控制
US7998872B2 (en) 2008-02-06 2011-08-16 Tokyo Electron Limited Method for etching a silicon-containing ARC layer to reduce roughness and CD
WO2009099660A2 (en) 2008-02-08 2009-08-13 Lam Research Corporation Adjustable gap capacitively coupled rf plasma reactor including lateral bellows and non-contact particle seal
JP2009193988A (ja) 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ記憶媒体
JP5285403B2 (ja) 2008-04-15 2013-09-11 東京エレクトロン株式会社 真空容器およびプラズマ処理装置
KR100875180B1 (ko) 2008-07-10 2008-12-22 주식회사 동부하이텍 반도체 소자의 제조 방법
JP5530088B2 (ja) 2008-10-20 2014-06-25 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US8809196B2 (en) 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
EP2306497B1 (en) 2009-10-02 2012-06-06 Imec Method for manufacturing a low defect interface between a dielectric and a III/V compound
JP5782226B2 (ja) 2010-03-24 2015-09-24 東京エレクトロン株式会社 基板処理装置
US8608852B2 (en) 2010-06-11 2013-12-17 Applied Materials, Inc. Temperature controlled plasma processing chamber component with zone dependent thermal efficiencies
JP2012023164A (ja) 2010-07-14 2012-02-02 Hitachi High-Technologies Corp プラズマ処理装置
JP5375763B2 (ja) 2010-07-27 2013-12-25 三菱電機株式会社 プラズマ装置およびこれを用いた半導体薄膜の製造方法
US9793126B2 (en) 2010-08-04 2017-10-17 Lam Research Corporation Ion to neutral control for wafer processing with dual plasma source reactor
JP5981106B2 (ja) 2011-07-12 2016-08-31 東京エレクトロン株式会社 プラズマエッチング方法
JP5893864B2 (ja) 2011-08-02 2016-03-23 東京エレクトロン株式会社 プラズマエッチング方法
JP2013229351A (ja) 2012-04-24 2013-11-07 Hitachi High-Technologies Corp ドライエッチング方法
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US8916472B2 (en) 2012-07-31 2014-12-23 Globalfoundries Inc. Interconnect formation using a sidewall mask layer
US20140043216A1 (en) 2012-08-10 2014-02-13 Qualcomm Mems Technologies, Inc. Boron nitride antistiction films and methods for forming same
KR101881857B1 (ko) * 2012-08-27 2018-08-24 삼성전자주식회사 계단형 패턴 형성 방법
US20140065838A1 (en) 2012-08-31 2014-03-06 Carolyn R. Ellinger Thin film dielectric layer formation
US9378971B1 (en) 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543158B2 (en) 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9548188B2 (en) 2014-07-30 2017-01-17 Lam Research Corporation Method of conditioning vacuum chamber of semiconductor substrate processing apparatus
US9997373B2 (en) 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9396961B2 (en) 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9728422B2 (en) 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
JP6541439B2 (ja) 2015-05-29 2019-07-10 東京エレクトロン株式会社 エッチング方法
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9922806B2 (en) 2015-06-23 2018-03-20 Tokyo Electron Limited Etching method and plasma processing apparatus
KR20170014036A (ko) 2015-07-28 2017-02-08 삼성전자주식회사 반도체 장치
US9385318B1 (en) 2015-07-28 2016-07-05 Lam Research Corporation Method to integrate a halide-containing ALD film on sensitive materials
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9837286B2 (en) * 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
US10607850B2 (en) 2016-12-30 2020-03-31 American Air Liquide, Inc. Iodine-containing compounds for etching semiconductor structures
US20180286707A1 (en) 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness

Also Published As

Publication number Publication date
SG11202000849UA (en) 2020-02-27
WO2019027811A1 (en) 2019-02-07
US11011388B2 (en) 2021-05-18
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