KR20180022572A - 반도체 프로세싱을 위한 실리콘-기반 증착 - Google Patents

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KR20180022572A
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종규 탄
칭 슈
첸 푸
후아 시앙
린 자오
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램 리써치 코포레이션
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Abstract

기판 위에 증착을 형성하는 단계를 포함하는, 프로세싱 챔버 내에서 기판을 프로세싱하기 위한 방법이 제공된다. 실리콘 함유 가스가 프로세싱 챔버 내로 흐른다. COS 함유 가스가 프로세싱 챔버 내로 흐른다. 플라즈마는 프로세싱 챔버 내에서 실리콘 함유 가스 및 COS 함유 가스로부터 형성되고, 여기서 플라즈마는 기판 위에 증착을 제공한다.

Description

반도체 프로세싱을 위한 실리콘-기반 증착{SILICON-BASED DEPOSITION FOR SEMICONDUCTOR PROCESSING}
본 개시는 반도체 웨이퍼 상에 반도체 디바이스들을 형성하는 방법에 관한 것이다. 보다 구체적으로, 본 개시는 반도체 디바이스들의 형성시 실리콘-기반 증착물을 형성하는 것에 관한 것이다.
반도체 디바이스들의 형성시, 다양한 층들이 증착된다.
전술한 바를 달성하기 위해서 그리고 본 개시의 목적에 따라, 기판 위에 증착물을 형성하는 것을 포함하는, 프로세싱 챔버 내에서 기판을 프로세싱하는 방법이 제공된다. 실리콘 함유 가스가 프로세싱 챔버 내로 흐른다. COS 함유 가스가 프로세싱 챔버 내로 흐른다. 플라즈마는 프로세싱 챔버 내에서 실리콘 함유 가스 및 COS 함유 가스로부터 형성되고, 여기서 플라즈마는 기판 위에 증착을 제공한다.
본 개시의 이들 및 다른 특징들은 이하의 도면들과 함께 실시예들의 상세한 기술로 이하에 보다 상세하게 기술될 것이다.
본 개시는 유사한 참조 번호들이 유사한 엘리먼트들 (element) 을 참조하는, 첨부된 도면들에서, 제한이 아닌, 예로서 예시된다.
도 1은 실시예의 고 레벨 흐름도이다.
도 2a 내지 도 2e는 실시예에 따라 프로세싱된 스택의 개략적인 단면도들이다.
도 3은 실시예에서 사용될 수도 있는 에칭 챔버의 개략도이다.
도 4는 실시예를 실시할 시 사용될 수도 있는 컴퓨터 시스템의 개략도이다.
도 5는 증착 층 형성 단계의 상세한 흐름도이다.
본 실시예들은 이제 첨부된 도면들에 예시된 바와 같이, 본 발명의 몇몇의 바람직한 실시예들을 참조하여 상세히 기술될 것이다. 이하의 기술에서, 본 개시의 완전한 이해를 제공하기 위해 수많은 구체적인 상세들이 제시된다. 그러나, 본 개시는 이들 구체적인 상세들의 일부 또는 전부 없이 실시될 수도 있다는 것이 당업자에게 자명할 것이다. 다른 예들에서, 공지된 프로세스 단계들 및/또는 구조체들은 본 개시를 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다.
도 1은 실시예의 고 레벨 흐름도이다. 이 실시예에서, 프로세스 층이 프로세스 챔버 내에 배치된다 (단계 104). 피처들이 프로세스 층 내로 부분적으로 에칭된다 (단계 108). 실리콘, 산소, 및 황을 포함한 패시베이션 층이 부분적으로 에칭된 피처들 위에 증착된다 (단계 112). 프로세스 층 내의 피처들의 에칭이 계속된다 (단계 116). 패시베이션 층이 제거된다 (단계 120). 프로세스 층이 프로세스 챔버로부터 제거된다 (단계 124).
예
바람직한 실시예에서, 프로세스 층이 ONON (실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 나이트라이드 그리고 반복됨) 스택을 포함한다. 도 2a는 패터닝된 마스크 (220) 아래에 프로세스 층 (204) 을 가진 기판 (208) 의 개략적인 단면도이다. 하나 이상의 층들이 프로세스 층 (204) 과 기판 (208) 사이에 배치될 수도 있다. 이 실시예에서, 프로세스 층 (204) 은 실리콘 나이트라이드 층 (212) 의 상단부 상의 실리콘 옥사이드 (SiO2) 층 (216) 의 바이레이어들에 의해 형성되는 복수의 메모리 스택들이다. 패터닝된 마스크 (220) 는 탄소 하드마스크이다.
도 3은 본 발명의 일 실시예에 따라 프로세스 층 (204) 을 프로세싱하도록 사용될 수도 있는 플라즈마 프로세싱 시스템 (300) 의 예를 개략적으로 예시한다. 플라즈마 프로세싱 시스템 (300) 은 챔버 벽 (352) 에 의해 둘러싸인, 플라즈마 프로세싱 챔버 (304) 를 가진 플라즈마 반응기 (302) 를 포함한다. 매칭 네트워크 (308) 에 의해 튜닝된 플라즈마 전력 공급부 (306) 는, 유도 결합된 전력을 제공함으로써 플라즈마 프로세싱 챔버 (304) 내에 플라즈마 (314) 를 생성하도록 전력 윈도우 (312) 근방에 위치된 TCP 코일 (310) 에 전력을 공급한다. TCP 코일 (상부 전력 소스) (310) 은 플라즈마 프로세싱 챔버 (304) 내의 균일한 확산 프로파일을 생성하도록 구성될 수도 있다. 예를 들어, TCP 코일 (310) 은 플라즈마 (314) 내의 토로이달 (toroidal) 전력 분포를 생성하도록 구성될 수도 있다. 전력 윈도우 (312) 는, 에너지로 하여금 TCP 코일 (310) 로부터 플라즈마 프로세싱 챔버 (304) 로 통과하게 하는 동안 플라즈마 프로세싱 챔버 (304) 로부터 TCP 코일 (310) 을 분리하도록 제공된다. 매칭 네트워크 (318) 에 의해 튜닝된 웨이퍼 바이어스 전압 전력 공급부 (316) 는, 전극 (320) 위에 지지되는 프로세스 층 (204) 상의 바이어스 전압을 설정하도록 전극 (320) 에 전력을 제공한다. 제어기 (324) 는 플라즈마 전력 공급부 (306) 및 웨이퍼 바이어스 전압 전력 공급부 (316) 에 대한 지점들을 설정한다.
플라즈마 전력 공급부 (306) 및 웨이퍼 바이어스 전압 전력 공급부 (316) 는 13.56 ㎒, 27 ㎒, 2 ㎒, 400 ㎑, 및 또는 이들의 조합들과 같은 특정한 무선 주파수들로 동작하도록 구성될 수도 있다. 플라즈마 전력 공급부 (306) 및 웨이퍼 바이어스 전압 전력 공급부 (316) 는 목표된 프로세스 퍼포먼스를 달성하도록 일정 범위의 전력들을 공급하기 위해 알맞게 크기 조정될 수도 있다. 예를 들어, 본 발명의 일 실시예에서, 플라즈마 전력 공급부 (306) 는 50 내지 5000 W 범위 내의 전력을 공급할 수도 있고, 웨이퍼 바이어스 전압 전력 공급부 (316) 는 20 내지 2000 V 범위 내의 바이어스 전압을 공급할 수도 있다. 이에 더하여, TCP 코일 (310) 및/또는 전극 (320) 은 단일의 전력 공급부에 의해 전력 공급되거나 복수의 전력 공급부들에 의해 전력 공급될 수도 있는, 2 개 이상의 서브-코일들 또는 서브-전극들로 이루어질 수도 있다.
도 3에 도시된 바와 같이, 플라즈마 프로세싱 시스템 (300) 은 가스 소스/가스 공급 메커니즘 (330) 을 더 포함한다. 가스 소스/가스 공급 메커니즘 (330) 은 노즐 형태의 가스 피드 (336) 로 가스를 제공한다. 프로세스 가스들 및 부산물들은, 또한 플라즈마 프로세싱 챔버 (304) 내에서 특정한 압력을 유지하는 역할을 하는, 압력 제어 밸브 (342) 및 펌프 (344) 를 통해 플라즈마 프로세스 챔버 (304) 로부터 제거된다. 가스 소스/가스 공급 메커니즘 (330) 은 제어기 (324) 에 의해 제어된다. 캘리포니아, 프리몬트 소재의 Lam Research Corp.의 Kiyo가 본 발명의 일 실시예를 실시하도록 사용될 수도 있다.
도 4는 실시예들에서 사용된 제어기 (324) 를 구현하기에 적합한, 컴퓨터 시스템 (400) 을 도시한 고 레벨 블록도이다. 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대용 디바이스로부터 대형 슈퍼 컴퓨터까지의 범위의 많은 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (400) 은 하나 이상의 프로세서들 (402) 을 포함하고, (그래픽들, 텍스트, 및 다른 데이터를 디스플레이하기 위한) 전자 디스플레이 디바이스 (404), 메인 메모리 (406) (예를 들어, RAM (random access memory)), 저장 디바이스 (408) (예를 들어, 하드디스크 드라이브), 이동식 저장 디바이스 (410) (예를 들어, 광학 디스크 드라이브), 사용자 인터페이스 디바이스 (412) (예를 들어, 키보드들, 터치 스크린들, 키패드들, 마우스 또는 다른 포인팅 디바이스들, 등), 및 통신 인터페이스 (414) (예를 들어, 무선 네트워크 인터페이스) 를 더 포함할 수 있다. 통신 인터페이스 (414) 는 소프트웨어 및 데이터가 링크를 통해 컴퓨터 시스템 (400) 과 외부 디바이스들 간에 이송되게 한다. 시스템은 또한 전술한 디바이스들/모듈들이 접속된 통신 인프라스트럭처 (416) (예를 들어, 통신 버스, 크로스-오버 바, 또는 네트워크) 를 포함할 수도 있다.
통신 인터페이스 (414) 를 통해 이송된 정보는 신호들을 반송하고, 유선 또는 케이블, 광 섬유, 전화선, 셀룰러 전화 링크, 무선 주파수 링크, 및/또는 다른 통신 채널들을 사용하여 구현될 수도 있는 통신 링크를 통해 통신 인터페이스 (414) 에 의해 수신될 수 있는 전자, 전자기, 광학 또는 다른 신호들과 같은 신호들의 형태일 수도 있다. 이러한 통신 인터페이스를 사용하여, 하나 이상의 프로세서들 (402) 이 네트워크로부터 정보를 수신할 수도 있거나, 상기 기술된 방법 단계들을 수행하는 동안 네트워크로 정보를 출력할 수도 있다고 고려된다. 게다가, 방법 실시예들은 프로세서들 상에서만 실행될 수도 있거나 프로세싱의 일부를 공유하는 원격 프로세서들과 함께 인터넷과 같은 네트워크 상에서 실행될 수도 있다.
용어 "비일시적인 컴퓨터 판독가능 매체 (non-transient computer readable medium)" 는 일반적으로 메인 메모리, 보조 메모리, 이동식 저장장치, 및 하드 디스크, 플래시 메모리, 디스크 드라이브 메모리, CD-ROM, 및 지속적인 메모리의 다른 형태들과 같은 저장 디바이스들과 같은 매체를 지칭하는데 사용되고, 반송파들 또는 신호들과 같은 일시적인 소재를 커버하는 것으로 해석되지 않아야 한다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 고 레벨 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파 내에 포함되고 프로세서에 의해 실행가능한 인스트럭션들의 시퀀스를 나타내는 컴퓨터 데이터 신호에 의해 전송된 컴퓨터 코드일 수도 있다.
기판 (208) 이 플라즈마 프로세싱 시스템 (300) 내에 배치된 후에, 피처들이 프로세스 층 내에 부분적으로 에칭된다 (단계 108). 이 예에서, 프로세스 층 (204) 이 ONON 스택인 경우에, C4F6, O2, NF3, CH2F2를 포함한 에칭 가스가 플라즈마 프로세싱 챔버 (304) 내로 흐르고 ONON 스택을 에칭하기 위해 플라즈마로 변환된다. 도 2b는 피처들이 부분적으로 에칭되어, 측벽들 (228) 을 가진 에칭된 피처들 (224) 을 형성한 후 스택 (200) 의 단면도이다.
실리콘, 산소, 및 황을 포함한 패시베이션 층이 프로세스 층 위에 증착된다 (단계 112). 도 5는 패시베이션 층을 증착하는 (단계 112) 실시예의 보다 상세한 흐름도이다. 실리콘 함유 가스가 플라즈마 프로세싱 챔버 (304) 내로 흐른다 (단계 504). COS 함유 가스가 플라즈마 프로세싱 챔버 (304) 내로 흐른다 (단계 508). 플라즈마가 플라즈마 프로세싱 챔버 (304) 내에서 형성된다 (단계 512). 바람직하게, 플라즈마는 인 시츄 플라즈마이고 리모트 플라즈마가 아니다. 플라즈마는 실리콘, 산소, 및 황을 포함한 증착물로 하여금 프로세스 층 상에 증착되게 한다. 바람직하게, 증착 층은 또한 탄소를 포함한다. 이 프로세스를 위한 레시피의 예는 50 mTorr의 압력으로 100 sccm SiCl4 및 100 sccm COS를 프로세싱 챔버 (304) 내로 흘린다. 2500 W의 플라즈마 RF 전력이 13.56 ㎒의 주파수로 제공되고, 이 플라즈마 RF 전력이 SiCl4 가스 및 COS 가스를 플라즈마로 변환시킨다. 바이어스가 제공되지 않는다. 프로세스가 10 초 동안 유지된다. 이어서 RF 전력 및 가스들의 플로우를 중단함으로써 프로세스가 중단된다. 약 50 내지 100 ㎚의 폭을 가진 피처에 대해, 패시베이션이 약 1 내지 4 ㎛의 깊이로 제공된다. 도 2c는 패시베이션 층 (232) 이 프로세스 층 (204) 의 에칭된 측벽들 (228) 위에 증착된 후 스택 (200) 의 단면도이다. 도면은 다양한 피처들을 보다 분명히 예시하기 위해 스케일대로 도시되지 않았다.
이어서 에칭 프로세스가 계속된다 (단계 116). 이 실시예에서, 프로세스 층이 완전히 에칭될 때까지 에칭 프로세스가 계속된다. 스택을 부분적으로 에칭하도록 사용된 레시피와 유사한 에칭 레시피가 여기서 사용될 수도 있다. 도 2d는 프로세스 층 (204) 이 완전히 에칭된 (단계 116) 후 스택 (200) 의 단면도이다.
패시베이션 층이 제거된다 (단계 120). 일 실시예에서, 상기 에칭 프로세스가 패시베이션 층을 완전히 제거한다. 패시베이션 층의 일부가 상기 에칭 프로세스 후에 남아 있다면, 그러면 별도의 패시베이션 제거 프로세스가 제공될 수도 있다. 패시베이션 층을 제거하는 레시피의 예는 20 mT의 챔버 압력으로 100 sccm CF4 및 20 sccm O2의 플로우를 제공한다. 1000 W의 TCP의 RF 신호가 가스를 플라즈마로 형성하도록 제공된다. 바이어스 전압이 제공되지 않는다. 30 ℃의 웨이퍼 온도가 제공된다. 플라즈마가 20 초 동안 유지된다. 이어서 전력 및 가스의 플로우가 중단될 수도 있다. 도 2e는 패시베이션 층이 완전히 제거된 (단계 120) 후 스택 (200) 의 단면도이다.
기판 상의 프로세스 층이 플라즈마 프로세싱 챔버 (304) 로부터 제거된다 (단계 124). 기판이 플라즈마 프로세싱 챔버로부터 제거되기 전 또는 후에 부가적인 프로세싱이 수행될 수도 있다.
이 실시예는 에칭을 완료하기 전에 증착 층이 제공되지 않는다면 발생할 보잉이 없는 피처들을 제공한다. 일반적으로, 보잉은 피처들의 상단부 근방의 측벽 에칭에 의해 유발될 것이고, 증착 층은 측벽들 위에 증착된다. 증착 층이 측벽 에칭에 매우 내성이 있기 때문에, 보잉이 감소된다. 바람직하게, 측벽들 상의 패시베이션 층의 두께는 2 ㎚ 미만이다.
이론에 매이지 않고, 증착은 실리콘, 산소, 및 황을 포함한 층을 증착하고, 증착물은 탄소를 더 포함할 수도 있다고 여겨진다. 이러한 증착된 층은 전도성 또는 유전체 재료들 예컨대, 폴리실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 금속 함유 층, 예컨대, 도핑된 텅스텐, 또는 탄소 함유 층을 에칭하는 다양한 에칭 프로세스들에 매우 내성이 있다고 여겨진다. 증착 층은 에천트들이 개별적으로 사용될 때, O2, Cl2, SF6, NF3, CF4, HBr, 및 CHxFy와 같은 이러한 에천트들을 사용하는 에칭 프로세스들에서 측벽 에칭에 내성이 있을 수 있고, 여기서 x 및 y는 양의 정수들이다.
일 실시예에서 증착 층은 플라즈마를 형성하도록 SiCl4 및 COS를 사용하여 형성된다. SiCl4 및 COS를 순차적으로, 동시에, 또는 순환적으로 제공하는 것은 피처들의 상단부로부터 수 ㎛만큼 깊은 패시베이션을 제공하는 것으로 알려졌다. 에칭 내성은 상이한 에칭 화학물질들에 대해 20 내지 1000 초 동안 지속되는 것으로 알려졌다.
이러한 에칭 내성 층은 에칭 프로파일, 선택도, 라인 에지 거칠기, 및 마이크로로딩 (microloading) 의 보다 우수한 제어를 제공한다. 고 종횡비 피처들에 대해, 피처 사이즈가 축소됨에 따라 피처 내의 깊은 타깃 위치까지 패시베이션 종을 제공하는 것은 보다 어려워진다. 상세설명 및 청구항들에서 고 종횡비 피처들은 20:1 초과의 높이에 대한 폭 종횡비를 갖는 것으로 규정된다. 보다 바람직하게, 50:1 초과의 높이에 대한 폭 종횡비를 갖는 고 종횡비 피처들이 실시예를 사용하여 형성된다. 이에 더하여, 보잉 없이 곧은 에칭 프로파일을 유지하는 것이 실시예에 의해 제공된다.
패시베이션 층이 에칭 내성이 없다면, 보다 많은 패시베이션이 필요하고, 이는 에칭 중단을 유발할 수 있다. 다양한 실시예들에서 사용된 패시베이션 층은 에칭 중단을 방지하기에 충분한 에칭 내성이 있다. 증착 층이 다양한 에천트들에 대해 에칭 내성이 있기 때문에, 증착 층은 많은 상이한 재료들 및 상이한 재료들의 복수의 층들, 예컨대, 메모리 스택들을 에칭하기 위한 패시베이션으로서 사용될 수도 있다.
증착 층이 할로겐 함유 컴포넌트 가스 및 산소로부터 형성된 플라즈마에 의해 쉽게 제거될 수도 있는 것으로 알려졌다. 바람직하게, 증착 제거 가스는 NF3과 O2 또는 CF4와 O2 중 하나를 포함한다. 증착 층을 쉽게 그리고 완전히 제거할 수 있는 에천트들의 조합이 있기 때문에, 에칭된 피처들에 손상을 주지 않고 증착 층이 제거될 수도 있고 고 쓰루풋을 갖는다.
SiCl4 및 COS가 몇몇의 사이클들 동안 별도로 그리고 순환적으로 제공되는 실시예에서, 프로세스는 시간이 보다 걸릴 수도 있다. 그러나, 20 ㎚ 미만의 폭을 가진 작은 피처 사이즈들에 대해, 보다 우수한 스텝 커버리지 및 컨포멀성이 발견되었다.
임의의 가스상 반응 프로세스가 상부에 집중된 (top-heavy) 증착을 형성할 것이고 고 종횡비 피처들을 패시베이팅할 능력을 갖지 못하기 때문에 증착 층이 플라즈마 사이의 표면 반응에 의해 형성된다고 여겨진다. 증착 층이 COS에 의해 제공된 탄소 컴포넌트의 결과로서 탄소를 더 포함한다고 여겨지지만, 탄소의 존재를 입증하기 위해 증착 층을 테스트하는 것은 어렵다. 또한, 패시베이션 층이 SiO2, SiC, 및 SiS2의 혼합물이고, SiS2가 증착 층의 구조체의 백본 (backbone) 이라고 여겨진다. SiS2는 불소 라디칼, 염소 라디칼, 또는 산소 라디칼 중 어느 하나에 내성이 있는, 가교결합 구조체를 형성할 수 있는 폴리머 재료이다. SiO2 및 SiC는 이 폴리머에서 반응성 종의 화학적 확산을 중단시키기 위해 치밀화된 박막을 생성하기 위한 필러들로서 기능한다.
실험들은 실시예들이 SiO2, SiN, 또는 Si의 ALD (atomic layer deposition) 막들을 포함하는, 다른 증착 및 패시베이션 프로세스들과 비교하여 훌륭하고 개선된 스텝 커버리지를 제공한다는 것을 보여준다. 실시예들은 전도성 프로세스 층 및 유전체 프로세스 층 양자에 대해 개선된 패시베이션을 보여준다. 5 내지 100 초의 증착이 약 200 내지 1000 초 동안 ONON 층을 에칭하기 위해 보잉 방지를 제공할 것이기 때문에, 실시예들은 또한 개선된 쓰루풋을 나타낸다. 이러한 증착은 메모리의 형성시 유전체 셀 에칭에서 사용될 수도 있다.
다양한 실시예들은 자기 제한적이지 (self limiting) 않은 증착 층들을 제공하고, 따라서 ALD를 사용하지 않는다. 그 결과, 다양한 실시예들에서 이러한 증착 층들의 형성은 ALD를 사용한 증착 층의 형성보다 훨씬 보다 빠르다. 증착 레이트는 시간 및 플라즈마 전력에 비례한다. 이에 더하여, 순환적이고 순차적인 실시예들에서, 가스들의 혼합을 방지하기 위해 ALD에 요구되는 퍼지는 이 실시예들에서 요구되지 않는다. 가스들이 일부 혼합될지라도 무해하기 때문에, 퍼지는 필요하지 않다. 퍼지 요건의 제거는 심지어 보다 빠른 프로세스를 제공한다. 이에 더하여, 증착은 종래의 CVD (chemical vapor deposition) 보다 우수한 증착을 제공한다.
다양한 실시예들에서, 실리콘 함유 가스는 SiH4, SiF4, SiCl4, SiHxFy, SiHxCly, SiFxCly 중 적어도 하나일 수도 있고, 여기서 x 및 y는 양의 정수들이고 x+y=4이다. 바람직하게 실리콘 함유 가스는 SiCl4이다.
다른 실시예들은 측벽 패시베이션 외에 다른 용도들을 위해 실리콘, 산소, 및 황을 포함한 증착 층을 사용할 수도 있다. 예를 들어, 증착 층은 에칭 마스크로서 사용될 수도 있다. 또 다른 실시예에서, 증착 층은 스페이서로서 사용될 수도 있다. 이러한 스페이서는 핀 구조체들을 형성할시 사용될 수도 있다. 이러한 증착들은 차후의 프로세스들에 대해 인-시츄 또는 엑스-시츄로 수행될 수도 있다.
본 개시가 몇몇의 바람직한 실시예들로 기술되었지만, 본 개시의 범위 내에 있는 대체들, 수정들, 치환들, 및 다양한 대용 등가물들이 있다. 또한 본 개시의 방법들 및 장치들을 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서 이하의 첨부된 청구항들이 본 개시의 진정한 정신 및 범위 내에 있는 모든 이러한 대체들, 수정들, 치환들, 및 다양한 대용 등가물들을 포함하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 기판 위에 증착물을 형성하는 것을 포함하는, 프로세싱 챔버 내에서 상기 기판을 프로세싱하는 방법에 있어서,
    상기 프로세싱 챔버 내로 실리콘 함유 가스를 흘리는 단계;
    상기 프로세싱 챔버 내로 COS 함유 가스를 흘리는 단계; 및
    상기 프로세싱 챔버 내에서 상기 실리콘 함유 가스 및 상기 COS 함유 가스로부터 플라즈마를 형성하는 단계로서, 상기 플라즈마는 상기 기판 위에 상기 증착을 제공하는, 상기 플라즈마를 형성하는 단계를 포함하는, 기판을 프로세싱하는 방법.
  2. 제 1 항에 있어서,
    상기 증착물은 실리콘, 산소, 및 황을 포함하는, 기판을 프로세싱하는 방법.
  3. 제 2 항에 있어서,
    상기 증착물은 탄소를 더 포함하는, 기판을 프로세싱하는 방법.
  4. 제 3 항에 있어서,
    상기 기판 위에 상기 증착물을 형성한 후에, 상기 증착물 아래에 에칭 층을 에칭하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  5. 제 4 항에 있어서,
    상기 기판 위에 상기 증착물을 형성하기 전에 상기 에칭 층 내에 피처들을 부분적으로 에칭하는 단계를 더 포함하고, 패터닝된 마스크가 상기 에칭 층 위에 있고, 상기 증착물은 상기 피처들의 측벽들의 적어도 일부 위에 있는, 기판을 프로세싱하는 방법.
  6. 제 5 항에 있어서,
    상기 증착물을 제거하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  7. 제 6 항에 있어서,
    상기 증착물을 제거하는 단계는:
    할로겐 함유 컴포넌트 (component) 및 O2를 포함한 제거 가스를 제공하는 것; 및
    상기 증착물을 제거하는 상기 제거 가스로부터 플라즈마를 형성하는 것을 포함하는, 기판을 프로세싱하는 방법.
  8. 제 7 항에 있어서,
    상기 실리콘 함유 가스는 SiH4, SiF4, SiCl4, SiHxFy, SiHxCly, SiFxCly 중 적어도 하나를 포함하고, 여기서 x 및 y는 양의 정수들이고 x+y=4인, 기판을 프로세싱하는 방법.
  9. 제 3 항에 있어서,
    상기 실리콘 함유 가스 및 상기 COS 함유 가스가 동시에 제공되는, 기판을 프로세싱하는 방법.
  10. 제 3 항에 있어서,
    상기 실리콘 함유 가스 및 상기 COS 함유 가스가 순차적으로 제공되고, 상기 실리콘 함유 가스와 상기 COS 함유 가스는 일부 혼합되는, 기판을 프로세싱하는 방법.
  11. 제 3 항에 있어서,
    상기 실리콘 함유 가스 및 상기 COS 함유 가스가 복수의 사이클들 동안 순환적으로 제공되고, 상기 실리콘 함유 가스와 상기 COS 함유 가스는 일부 혼합되는, 기판을 프로세싱하는 방법.
  12. 제 1 항에 있어서,
    상기 기판 위에 상기 증착물을 형성한 후에, 상기 증착물 아래에 에칭 층을 에칭하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  13. 제 12 항에 있어서,
    상기 기판 위에 상기 증착물을 형성하기 전에 상기 에칭 층 내에 피처들을 부분적으로 에칭하는 단계를 더 포함하고, 패터닝된 마스크가 상기 에칭 층 위에 있고, 상기 증착물은 상기 피처들의 측벽들의 적어도 일부 위에 있는, 기판을 프로세싱하는 방법.
  14. 제 13 항에 있어서,
    상기 증착물을 제거하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  15. 제 14 항에 있어서,
    상기 증착물을 제거하는 단계는:
    할로겐 함유 컴포넌트 및 O2를 포함한 제거 가스를 제공하는 단계; 및
    상기 증착물을 제거하는 상기 제거 가스로부터 플라즈마를 형성하는 단계를 포함하는, 기판을 프로세싱하는 방법.
  16. 제 1 항에 있어서,
    상기 실리콘 함유 가스는 SiH4, SiF4, SiCl4, SiHxFy, SiHxCly, SiFxCly 중 적어도 하나를 포함하고, 여기서 x 및 y는 양의 정수들이고 x+y=4인, 기판을 프로세싱하는 방법.
  17. 제 1 항에 있어서,
    상기 실리콘 함유 가스 및 상기 COS 함유 가스가 동시에 제공되는, 기판을 프로세싱하는 방법.
  18. 제 1 항에 있어서,
    상기 실리콘 함유 가스 및 상기 COS 함유 가스가 순차적으로 제공되고, 상기 실리콘 함유 가스와 상기 COS 함유 가스는 일부 혼합되는, 기판을 프로세싱하는 방법.
  19. 제 1 항에 있어서,
    상기 실리콘 함유 가스 및 상기 COS 함유 가스가 복수의 사이클들 동안 순환적으로 제공되고, 상기 실리콘 함유 가스와 상기 COS 함유 가스는 일부 혼합되는, 기판을 프로세싱하는 방법.
  20. 제 1 항에 있어서,
    상기 증착물을 제거하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
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KR20200054962A (ko) * 2018-11-05 2020-05-20 램 리써치 코포레이션 에칭 층을 에칭하기 위한 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019113482A1 (en) * 2017-12-08 2019-06-13 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7339032B2 (ja) * 2019-06-28 2023-09-05 東京エレクトロン株式会社 基板処理方法および基板処理装置
WO2023215040A1 (en) * 2022-05-02 2023-11-09 Lam Research Corporation Co-deposition and etch process
WO2024044217A1 (en) * 2022-08-25 2024-02-29 Lam Research Corporation High aspect ratio etch with a re-deposited helmet mask

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545290A (en) 1987-07-09 1996-08-13 Texas Instruments Incorporated Etching method
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US7141505B2 (en) 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
GB0401622D0 (en) 2004-01-26 2004-02-25 Oxford Instr Plasma Technology Plasma etching process
SG140538A1 (en) * 2006-08-22 2008-03-28 Lam Res Corp Method for plasma etching performance enhancement
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US8747684B2 (en) * 2009-08-20 2014-06-10 Applied Materials, Inc. Multi-film stack etching with polymer passivation of an overlying etched layer
US9793126B2 (en) * 2010-08-04 2017-10-17 Lam Research Corporation Ion to neutral control for wafer processing with dual plasma source reactor
WO2012111650A1 (ja) * 2011-02-17 2012-08-23 古河電気工業株式会社 光コネクタ用フェルール
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8815685B2 (en) * 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
US9018103B2 (en) * 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
US9076735B2 (en) * 2013-11-27 2015-07-07 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circuits using chemical mechanical polishing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200054962A (ko) * 2018-11-05 2020-05-20 램 리써치 코포레이션 에칭 층을 에칭하기 위한 방법

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