CN110520987A - 半导体器件和半导体器件的制造方法 - Google Patents

半导体器件和半导体器件的制造方法 Download PDF

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Abstract

一种半导体器件,其包括:半导体元件;密封所述半导体元件的封装件;和金属部件,其与所述半导体元件电连接,并具有从所述封装件的端面突出的突出部,所述突出部包括:沿着所述封装件的所述端面的横向边缘;沿着该端面的法线方向的纵向边缘;和配置在所述突出部的角部且由与所述横向边缘和所述纵向边缘相连续的边部构成的角边缘,所述角边缘包括:第一边部,其与所述横向边缘大致垂直地交叉,且向接近所述封装件的所述端面的方向延伸;和第二边部,其具有与所述第一边部大致垂直地交叉的一端和与所述纵向边缘大致垂直地交叉的另一端。

Description

半导体器件和半导体器件的制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
例如在专利文献1中公开有一种半导体封装,其包括:开关元件;与开关元件电连接的漏极引线、源极引线和栅极引线;以使这些引线的一部分露出的方式密封开关元件的密封体;和从密封体突出的散热片。散热片的角部由相对于散热片的前端缘倾斜的直线状的边部构成。
现有技术文献
专利文献
专利文献1:日本特开2015-92609号公报。
发明内容
发明要解决的技术问题
专利文献1的散热片那样的金属部件的形状,是由在制造时通过将引线框架按规定图案切断而显现的切断形状来决定的。
但是,当以专利文献1的散热片的角部那样的切断图案切断引线框架时,有可能在散热片的角部剩余有不需要的突起(毛边)。这样的毛边成为半导体封装的安装时短路的主要原因,因此优选不剩余。
本发明的目的在于,提供一种从封装件突出的金属部件的周缘没有毛边的可靠性高的半导体器件。
本发明的其它目的在于,提供一种能够抑制在引线框架切断后从封装件突出的金属部件的边缘产生毛边的情况的半导体器件的制造方法。
用于解决问题的技术手段
本发明一个实施方式的半导体器件,其包括:半导体元件;密封上述半导体元件的封装件;和金属部件,其与上述半导体元件电连接,并具有从上述封装件的端面突出的突出部,上述突出部包括:沿着上述封装件的上述端面的横向边缘;沿着该端面的法线方向的纵向边缘;和配置在上述突出部的角部且由与上述横向边缘和上述纵向边缘相连续的边部构成的角边缘,上述角边缘包括:第一边部,其与上述横向边缘大致垂直地交叉,且向接近上述封装件的上述端面的方向延伸;和第二边部,其具有与上述第一边部大致垂直地交叉的一端和与上述纵向边缘大致垂直地交叉的另一端。
上述半导体器件能够用本发明的一个实施方式的半导体器件的制造方法制造。该半导体器件的制造方法包括:将半导体元件搭载在引线框架上的步骤;以使上述引线框架的一部分露出的方式使用封装件密封上述半导体元件的步骤;通过按规定的图案切断上述引线框架而将上述封装件从上述引线框架切离,将在上述封装件侧剩余的上述引线框架作为具有从上述封装件的端面突出的突出部的金属部件保留的步骤;通过按上述规定图案的切断而显现的上述突出部的边缘包括:沿着上述封装件的上述端面的横向边缘;沿着该端面的法线方向的纵向边缘;和配置在上述突出部的角部且由与上述横向边缘和上述纵向边缘相连续的边部构成的角边缘,上述角边缘包括:第一边部,其与上述横向边缘大致垂直地交叉,且向接近上述封装件的上述端面的方向延伸;和第二边部,其具有与上述第一边部大致垂直地交叉的一端和与上述纵向边缘大致垂直地交叉的另一端。
依据该方法,由于以使突出部的角边缘为包括上述第一边部和第二边部的图案的方式将引线框架切断,所以在切断后能够抑制在突出部的角部产生毛边的情况。其结果是,在获得的半导体器件中,在金属部件的边缘没有剩余毛边,所以能够提供可靠性高的半导体器件。
本发明的一个实施方式的半导体器件中,上述第一边部与上述第二边部的交叉部形成为弯曲形状。
本发明的一个实施方式的半导体器件中,上述横向边缘与上述第一边部所成的角度θ1、上述第一边部与上述第二边部所成的角度θ2和上述第二边部与上述纵向边缘所成的角度θ3均为90°。
本发明的一个实施方式的半导体器件中,上述第一边部的长度L1与上述第二边部的长度L2之比(L1/L2)为1/10~10的范围内。
本发明的一个实施方式的半导体器件中,上述突出部的厚度T1为0.1mm~2mm,从上述封装件的上述端面起的上述突出部的突出量L3为0.1mm~2mm。
本发明的一个实施方式的半导体器件中,上述第二边部以与上述横向边缘平行的方式形成。
本发明的一个实施方式的半导体器件中,上述第二边部以相对于上述横向边缘倾斜的方式形成。
本发明的一个实施方式的半导体器件中,上述突出部的端面包括:从上述突出部的背面侧起直到厚度方向中途为止的镀覆区域;和从上述突出部的正面侧起直到上述镀覆区域为止的上述金属部件的基材区域。
本发明的一个实施方式的半导体器件中,上述金属部件的上述突出部包括用于使上述半导体器件产生的热逸散的散热片。
本发明的一个实施方式的半导体器件中,上述半导体元件包括晶体管芯片,上述金属部件包括与上述晶体管芯片的漏极连接的漏极端子。
本发明的一个实施方式的半导体器件中,上述半导体元件包括晶体管芯片,上述金属部件包括与上述晶体管芯片的源极连接的源极端子。
本发明的一个实施方式的半导体器件中,上述半导体元件包括晶体管芯片,上述金属部件包括与上述晶体管芯片的栅极连接的栅极端子。
本发明的一个实施方式的半导体器件的制造方法中,切断上述引线框架的步骤包括:在使用支承部件从上述引线框架的正侧来支承作为上述金属部件的上述突出部而保留的部分的状态下,从上述引线框架的背侧将没有被上述支承部件支承的上述引线框架的部分切断的步骤。
本发明的一个实施方式的半导体器件的制造方法中,切断上述引线框架的步骤包括:将上述引线框架的不需要的部分不使用上述支承部件进行支承,而使用冲裁部件将没有被支承的上述引线框架的该部分冲裁的步骤。
附图说明
图1是本发明的一个实施方式的半导体器件的俯视图。
图2是本发明的一个实施方式的半导体器件的仰视图。
图3是本发明的一个实施方式的半导体器件的主视图。
图4是本发明的一个实施方式的半导体器件的后视图。
图5是本发明的一个实施方式的半导体器件的左视图。
图6是本发明的一个实施方式的半导体器件的右视图。
图7是图1的用点划线VII包围的部分的放大图。
图8A和图8B是用于说明图7的突出部的详细尺寸的图。
图9是本发明的一个实施方式的引线框架的示意性的俯视图。
图10是上述引线框架的主要部分放大图。
图11A和图11B是用于说明与上述引线框架的切断相关联的步骤的图。
图12是本发明的另一实施方式的半导体器件的俯视图。
图13是本发明的另一实施方式的半导体器件的仰视图。
图14是本发明的另一实施方式的半导体器件的主视图。
图15是本发明的另一实施方式的半导体器件的后视图。
图16是本发明的另一实施方式的半导体器件的左视图。
图17是本发明的另一实施方式的半导体器件的右视图。
图18是本发明的又一实施方式的半导体器件的主要部分放大图。
图19是本发明的又一实施方式的半导体器件的主要部分放大图。
图20A~图20D是用于确认实施例的毛边的产生情况的图。
图21A~图21E是用于确认比较例的毛边的产生情况的图。
图22A~图22D是用于确认参考例的毛边的产生情况的图。
具体实施方式
以下,参照附图对本发明的实施方式进行详细地说明。
图1是本发明的一个实施方式的半导体器件1的俯视图。图2是本发明的一个实施方式的半导体器件1的仰视图。图3是本发明的一个实施方式的半导体器件1的主视图。图4是本发明的一个实施方式的半导体器件1的后视图。图5是本发明的一个实施方式的半导体器件1的左视图。图6是本发明的一个实施方式的半导体器件1的右视图。此外,在图1~图6中,由虚线表示的部分是由树脂封装6覆盖的部分,是外观上不能看到的部分。
半导体器件1例如是正面安装型的功率晶体管,例如,能够组装在电源模块中,该电源模块在构成驱动电动机的驱动电路的逆变电路中使用,该电动机是作为电动车(包括混合动力车)、电车、工业用机器人等的动力源使用的。另外,也能够组装在用于为了将太阳电池、风力发电机和其它的发电装置(尤其是家用发电装置)产生的电力与商用电源的电力相整合而进行转换的逆变电路的电源模块中。
半导体器件1包括:作为本发明的金属部件的一例的多个端子2、3、4;半导体元件5;和作为本发明的封装件的一例的树脂封装6。
半导体器件1的大小没有特别的限定,在该实施方式中,例如可以是纵向尺寸为2mm~30mm、横向尺寸为2mm×30mm、厚度为0.5mm~5mm。在该实施方式中,纵向为多个端子2、3、4的延伸方向(突出方向)、横向是与纵向正交的方向。此外,上述半导体器件1的大小表示树脂封装6的大小。
树脂封装6形成为覆盖多个端子2、3、4的各一部分和半导体元件5的大致长方体形状。该树脂封装6具有正面6A、其相反侧的背面6B和将正面6A与背面6B之间连接的4个端面(侧面)6C、6D、6E、6F。端面6C与端面6E在上述纵向上相对,端面6D与端面6F在上述横向上相对。另外,树脂封装6例如由黑色的环氧树脂形成。
多个端子2、3、4例如包括漏极端子2、源极端子3、栅极端子4。这些端子2、3、4根据搭载在半导体器件1的半导体元件5的种类也可以以别的名称定义。例如,在半导体元件5为MOSFET的情况下是如上所述的名称,在半导体元件5为IGBT的情况下,也可以将多个端子2、3、4分别称为集电极端子、发射极端子、基极端子。另外,作为概况性的名称,多个端子2、3、4也可以分别称为第一外部端子、第二外部端子、第三外部端子。
漏极端子2、源极端子3和栅极端子4由金属板形成,优选由Cu和Ni的任一者或者它们的合金或42合金等形成。漏极端子2、源极端子3和栅极端子4的厚度例如是0.1mm~1.0mm,在该实施方式中可以为0.6mm左右。
如图1和图2所示,与源极端子3和栅极端子4相比,漏极端子2形成为能够将半导体元件5搭载在其内部区域的程度的较宽幅。漏极端子2一体地包括搭载半导体元件5的岛部7和端子部8。在岛部7搭载有半导体元件5。
半导体元件5例如是形成为芯片状的晶体管(MOSFET),正面具有源极9和栅极10,背面具有漏极11。由于图中没有明确化,在图1~图6中,仅在图1和图2表示出了源极9、栅极10和漏极11的附图标记。源极9和栅极10如图1所示可以是选择性地配置在半导体元件5的正面的垫片状的电极。漏极11如图2所示可以是配置在半导体元件5的背面整体的电极。
半导体元件5中,使用导电接合剂(例如Ag膏等)将漏极11与部7接合,由此来焊接于岛部7。由此,半导体元件5的漏极11与岛部7电连接。另一方面,使用焊线12、13将源极9和栅极10分别连接于源极端子3和栅极端子4。
端子部8在该实施方式中形成为比岛部7稍微宽幅,其一部分作为突出部14从树脂封装6的端面6C呈翅片状地突出。
岛部7和端子部8(除了突出部14的部分)的大部分的区域被树脂封装6覆盖,背面的一部分区域选择性地从树脂封装6的背面6B露出。更具体而言,在图2所示的底面视图中,树脂封装6形成为コ字状,即包括沿着端面6E的横边部15和从该横边部15的两端沿着端面6D、6F延伸的纵边部16、16,在由该横边部15和纵边部16包围的中央部形成有端面6C侧开放的区域17。在树脂封装6的背面6B侧,通过由横边部15和纵边部16支承岛部7和端子部8的边缘,能够防止岛部7和端子部8从树脂封装6脱落。另一方面,岛部7和端子部8作为漏极端子2与安装基板(未图示)的连接部18而从区域17露出。该连接部18与树脂封装6在同一平面露出。即,连接部18与树脂封装6的横边部15和纵边部16之间无高低差地连续形成。
如图1和图2所示,源极端子3和栅极端子4在俯视时作为直线状地延伸的引线端子形成,彼此间隔开间隔地配置有多个。在该实施方式中,共计7个引线端子3、4从树脂封装6的端面6E向与突出部14的突出方向相反侧突出地配置,最端部(俯视时左端)的引线端子为栅极端子4,其余的引线端子为源极端子3。此外,源极端子3和栅极端子4的数量及排列可以根据搭载在半导体器件1的半导体元件5的特性和焊垫位置适当地变更。
源极端子3一体地包括电线焊接部19、弯曲部20和端子部21。
电线焊接部19被树脂封装6覆盖,在树脂封装6的内部与焊线12连接。
端子部21是在将半导体器件1安装在安装基板时用于焊料接合的部位。端子部21如图6所示在树脂封装6的外侧配置在相对于电线焊接部19远离背面6B侧的位置(更具体而言,是与树脂封装6的背面6B同一平面的位置)。即,以背面6B为基准,在端子部21与电线焊接部19之间以电线焊接部19位于较高的位置的方式形成有高低差,弯曲部20以填补该高低差的方式将电线焊接部19与端子部21连接。此外,如图1和图2所示,源极端子3的一部分(在该实施方式中是配置在中央的源极端子3)不弯曲,且形成为比其它的源极端子3短。
栅极端子4一体地包括电线焊接部22、弯曲部23和端子部24。
电线焊接部22被树脂封装6覆盖,在树脂封装6的内部连接于焊线13。
端子部24是在将半导体器件1安装在安装基板时用于焊料接合的部位。端子部24如图5所示在树脂封装6的外侧配置在相对于电线焊接部22远离背面6B侧的位置(更具体而言,在与树脂封装6的背面6B同一平面的位置)。即,以背面6B为基准,在端子部24与电线焊接部22之间以电线焊接部22成为较高的位置的方式形成有高低差,弯曲部23以填补该高低差的方式将电线焊接部22与端子部24连接。
树脂封装6中,在横向的两端面6D、6F分别形成有在俯视时大致半圆形状的凹部25、26。凹部25、26以从树脂封装6的正面6A至树脂封装6的厚度方向中途(在该实施方式中,是以树脂封装6的背面6B为基准的漏极端子2的高度位置)将树脂封装6的一部分切去的方式形成。在各凹部25、26露出了漏极端子2(端子部8)的边缘27、28。边缘27、28在比端面6D、6F靠内侧的位置露出。
图7是图1的由点划线VII包围的部分的放大图。图8A和图8B是用于说明图7的突出部14的详细尺寸的图,图8A是俯视图,图8B是侧面图。参照图7、图8A和图8B关于漏极端子2的突出部14的结构进行具体的说明。
首先,如图7所示,突出部14具有与树脂封装6的宽度大致相同的宽度。突出部14包括:沿着树脂封装6的端面6C的(在该实施方式中与端面6C平行)横向边缘29;沿着与该端面6C垂直相交的端面6D、6F(在该实施方式中与端面6D、6F平行)且配置在端面6D、6F的大致延长线上的纵向边缘30、30;配置在突出部14的横向两端角部且由与横向边缘29和纵向边缘30、30相连续的边部构成的角边缘31、31。由此,在突出部14的两端角部形成有凹部32,该凹部32由在俯视时从横向边缘29到纵向边缘30朝向突出部14的内侧凸出的形状的角边缘31、31划成。
如图8A和图8B所示,角边缘31包括:相对于横向边缘29以角度θ1交叉,并且向接近树脂封装6的端面6C的方向延伸的第一边部33;以及具有与第一边部33以角度θ2交叉的一端和与纵向边缘30以角度θ3交叉的另一端的第二边部34。角边缘31由第一边部33和第二边部34相连续地构成。
更具体而言,角边缘31包括:以从横向边缘29向端面6C鼓出的方式弧状地延伸的第一边部33;和连接第一边部33与纵向边缘30的直线状的第二边部34。第二边部34在该实施方式中是与横向边缘29平行的直线状。由此,第一边部33与第二边部34的交叉部形成为弯曲形状。通过使该交叉部成为弯曲形状,在后述的引线框架36的切断时,能够防止第一边部33与第二边部34的交叉部发生缺损。
另外,图8A所示的角度θ1、θ2和θ3分别大致是直角,优选为80°~100°,更优选为90°~100°。在该实施方式中,角度θ1、θ2和θ3均为90°。此外,如图8A所示,在第一边部33为弧状的情况下,角度θ1可以定义为横向边缘29与第一边部33的交叉部的该弧的切线35与横向边缘29所成的角度。同样地,角度θ2可以定义为切线35与直线状的第二边部34的延长线所成的角度。
另外,第一边部33的长度L1与第二边部34的长度L2之比(L1/L2)例如在1/10~10的范围,优选在1/5~5的范围。此外,如图8A所示,在第一边部33为弧状的情况下,第二边部34的长度L2定义为第一边部33的切线35与纵向边缘30之间的距离。
另外,在该实施方式中,突出部14的厚度T1(即,上述的漏极端子2、源极端子3和栅极端子4的厚度)例如为0.1mm~2mm(优选为1.1mm~1.5mm),从树脂封装6的端面6C起的突出部14的突出量L3例如为0.1mm~2mm。
并且,半导体器件1例如通过被表面安装于正面形成有电路(图案)配线的安装基板(印刷基板)上而能够使用。漏极端子2、源极端子3和栅极端子4分别通过焊接等连接于安装基板上的电路配线。漏极端子2的突出部14作为散热片发挥功能,用于将由于半导体元件5的驱动等而产生的半导体器件1的热逸散到安装基板。另外,半导体器件1的散热也能够经由从树脂封装6的凹部25、26露出的漏极端子2进行。
图9是本发明的一个实施方式的引线框架36的示意性俯视图。图10是引线框架36的主要部分放大图。图11A和图11B是用于说明与引线框架36的切断相关联的步骤的图。此外,在图9~图11中,仅表示了图1~图8所示的参照附图标记中的、半导体器件1的制造流程的说明所必要的附图标记,而省略了其它的参照附图标记。
接着,参照图9~图11说明半导体器件1的制造方法。
在制造半导体器件1时,首先,如图9所示,准备引线框架36。引线框架36包括:构成引线框架36的骨架的宽幅的框架部37;和与框架部37一体的、支承于框架部37的岛部38和引线部39。引线框架36由金属板形成,优选由Cu和Ni的任一者或者它们的合金或者42合金等形成。
引线框架36例如通过在金属板实施冲裁加工而形成,在引线框架36形成有由框架部37包围的多个冲裁部分(空间部40)。更具体而言,框架部37包括:彼此平行地在横向上延伸的基础框架41和相反侧的散热片用框架42;以及在基础框架41与散热片用框架42之间在纵向上延伸且将它们相连的连接框架43。连接框架43彼此隔开间隔地设置有多个,在相邻的连接框架43间划分出空间部40。
散热片用框架42是构成从树脂封装6呈片状地露出的突出部14的部位,均为四边形状的第一部分44和第二部分45沿着横向高低不同地排列。由此,第一部分44与第二部分45的连接部能够作为曲柄状地弯折的弯曲部46而构成。
岛部38和引线部39配置在由框架部37划分的各空间部40中。
岛部38是构成漏极端子2的岛部7的部位。岛部38由散热片用框架42的第一部分44悬臂支承,并向基础框架41侧延伸。
引线部39是构成源极端子3和栅极端子4的部位,以与这些端子3、4相同的数量由基础框架41悬臂支承,并向散热片用框架42侧延伸。另外,为了防止各引线部39在半导体器件1的制造时(例如、焊线12、13的接合时等)长条状的各引线部39偏离移动,在引线部39的长度方向大致中央部形成有将多个引线部39汇集地相连的连结部47。
引线框架36的准备之后,在各岛部38焊接半导体元件5。半导体元件5例如能够使用导电接合剂(例如Ag膏等)接合于各岛部38。接着,虽然图9~图11中未图示,半导体元件5的源极9和栅极10分别通过焊线12、13连接于对应源极端子3和栅极端子4的引线部39。
接着,在引线框架36上选择性地流入模塑树脂,由此半导体元件5、岛部38和引线部39的一部分被树脂封装6密封。
接着,如图10中虚线所示,沿着设定于弯曲部46的切断线48切断引线框架36,由此将散热片用框架42的第二部分45与第一部分44切离。另外,通过将引线部39与基础框架41的交界部和连结部47也切断,能够将基础框架41从引线部39切离。由此,能够从引线框架36逐个地切出半导体器件1的单片。切断后剩余的散热片用框架42的第一部分44作为漏极端子2的突出部14形成,以沿着切断线48的形状形成角边缘31。另外,引线部39作为源极端子3和栅极端子4而形成。
上述的切断步骤例如可以如图11A和图11B所示来进行。首先,如图11A所示,对于由树脂封装6密封后的引线框架36的剩余部分(即、散热片用框架42的第一部分44和引线部39),使用作为本发明的支承部件的一例的专用模具49,从引线框架36的正面侧(树脂封装6的正面6A侧)进行支承,并从引线框架36的背面侧(树脂封装6的背面6B侧)使用剥离器50进行按压。
接着,如图11B所示,对于引线框架36的不需要的部分(图11B中仅表示了散热片用框架42的第二部分45),使用作为本发明的冲裁部件的一例的冲头51,从引线框架的背面侧向正面侧冲裁。通过该冲压加工不仅第二部分45,而且基础框架41和连结部47等也能够同时进行冲裁。
依据以上的方法,以使漏极端子2的突出部14的角边缘31为图8A所示那样的包含第一边部33和第二边部34的图案的方式将引线框架36切断,因此在切断后,能够抑制在突出部14的角部产生毛边。其结果是,在得到的半导体器件1中,漏极端子2的突出部14的边缘没有剩余毛边,所以能够提供可靠性高的半导体器件1。
图12是本发明的另一实施方式的半导体器件61的俯视图。图13是本发明的另一实施方式的半导体器件61的仰视图。图14是本发明的另一实施方式的半导体器件61的主视图。图15是本发明的另一实施方式的半导体器件61的后视图。图16是本发明的另一实施方式的半导体器件61的左视图。图17是本发明的另一实施方式的半导体器件61的右视图。图12~图17中对于与图1~图8所示的结构相同的结构标注了相同的参照附图标记并省略了说明。
在半导体器件61中,漏极端子2的突出部14具有比树脂封装6的宽度窄的宽度(在该实施方式中,树脂封装6的宽度的大约1/2的宽度)。该窄幅的突出部14与树脂封装6的端面6D、6F的各自隔开相等的间隔而从端面6C的宽度方向大致中央部突出。因此,在图15所示的背面视图中,在突出部14的横向两侧形成有树脂封装6的端面6C的一部分。
另外,漏极端子2形成有从岛部7的侧边缘分别向树脂封装6的端面6D、6F延伸的侧方延伸部62、62。侧方延伸部62、62从岛部7的侧边缘在同一直线上向彼此相反的方向延伸,从树脂封装6的端面6D、6F突出从而露出。
另外,在该半导体器件61中,源极端子63和栅极端子64分别比图1和图2所示的源极端子3和栅极端子4宽幅,且各设置有一个。源极端子63和栅极端子64与漏极端子2配置在同一平面上,其一部分作为突出部65、66从树脂封装6的端面6E呈片状地突出。在各突出部65、66的横向两端角部,形成有与如在图8A中所说明的角边缘31和凹部32相同形状的角边缘67、68和凹部69、70。另外,源极端子63和栅极端子64的背面的一部分区域与漏极端子2的连接部18同样地从树脂封装6的背面6B作为连接部71、72选择性地露出。
依据该半导体器件61,不仅漏极端子2的突出部14,在翅片状地突出的源极端子63和栅极端子64也形成有如图8A所示的包含第一边部33和第二边部34的图案的角边缘67、68。因此,在半导体器件61的制造时,能够抑制在引线框架的切断后在突出部65、66的角部产生毛边的情况。
以上,关于本发明的一个实施方式进行了说明,但本发明也能够以其他的方式实施。
例如,角边缘31的第二边部34不需要如图8A所示相对于横向边缘29平行,如图18所示,也可以是相对于横向边缘29是倾斜的直线状。在该情况下的倾斜角θ4例如是5°~30°。
另外,角边缘31的第一边部33不需要是如图8A所示的弧状,也可以是如图19所示那样相对于横向边缘29和第二边部34垂直地交叉的直线状。
另外,在上述的实施方式中,突出部14、65、66均为与半导体元件5电连接的外部端子的一部分,例如,只要是为了使半导体器件1、61的热逸散而设置的(即,与半导体元件5电断开的)散热用的翅片即可。
另外,在上述的实施方式中,作为半导体元件5的元件构造例示了MOSFET的晶体管芯片,但是作为本发明的半导体元件,例如也可以是IGBT、JFET、肖特基势垒二极管等的元件。
此外,在权利要求的范围所记载的内容的范围内能够实施各种设计变更。
本申请对应2017年3月28日向日本特许厅提出的专利申请2017-063198,并将该申请所公开的全部内容在此作为引用内容编入本申请。
实施例1
接着,基于实施例和比较例对本发明进行说明,但本发明并不限定于以下的实施例。
以下,关于上述的漏极端子2的突出部14的角部形状,基于实施例、比较例和参考例的3个冲裁图案进行毛边的产生评价。实施例、比较例和参考例中的突出部14的设计上的形状分别表示在图20A、图21A和图22A中。
即,实施例是如图20A所示,与上述的实施方式同样地具有角边缘31,其包括:相对于横向边缘29以90°交叉且向靠近树脂封装6的端面6C的方向延伸的第一边部33;与第一边部33和纵向边缘30以90°交叉的第二边部34。
比较例如图21A所示,不具有第一边部33,而是具有从横向边缘29向纵向边缘30倾斜的直线状的角边缘73。
参考例如图22A所示具有角边缘76:其包括相对于横向边缘29倾斜且向与实施例的第一边部33相反侧(图8A中,从树脂封装6的端面6C离开的方向)延伸的第一边部74;和从该第一边部74向纵向边缘30去相对于横向边缘29倾斜的直线状的第二边部75。
以突出部14成为上述的设计形状的方式按照图9~图11中所说明的制造工序将引线框架从树脂封装的背面侧选择性地冲裁。对实际得到的突出部14的形状,使用扫描型电子显微镜(SEM)从各种角度进行拍摄。将所得到的SEM图像表示在图20B~图20D(实施例)、图21B~图21E(比较例)和图22B~图22D(参考例)中。图20B、图21B和图22B是突出部14的背面的图像,图20C、图21C和图22C是冲裁后的切断面(突出部14的端面)的图像,图20D、图21D和图22D是突出部14的正面的图像。另外,图21E表示将比较例的毛边放大地表示的图。
<评价>
如图20B~图20D所示,在按照上述实施方式的实施例中,在突出部14的角部没有产生毛边的状况。另外,如图20C所示,在突出部14的端面77,在引线框架的冲裁时由于引线框架上的镀层(例如,镀Sn层等)被冲头51带着从背面80向正面81延伸,由此从突出部14的背面80至厚度方向中途形成了镀覆区域78。另一方面,从突出部14的正面81侧起的与镀覆区域78之间的区域是保持着引线框架的基材(例如Cu等)原样的基材区域79。
与此不同,如图21B~图21E(尤其是图21E)所示,在比较例中的结果是,在横向边缘29的端部产生了毛边82。
另一方面,在参考例中,如图22A~图22D所示,虽然没有观察到毛边的产生,将第一边部74以向突出部14的外侧延伸的方式形成,因此与实施例相比半导体器件的尺寸由于第一边部74的延伸量L4而变大。在近年的印刷基板越加精密化的情况下,这样结构与实施例相比在节省空间性方面较差。
附图标记的说明
1…半导体器件、2…漏极端子、3…源极端子、4…栅极端子、5…半导体元件、6…树脂封装、7…岛部、8…端子部、9…源极、10…栅极、11…漏极、12…焊线、13…焊线、14…突出部、15…横边部、16…纵边部、17…区域、18…连接部、19…电线焊接部、20…弯曲部、21…端子部、22…电线焊接部、23…弯曲部、24…端子部、25…凹部、26…凹部、27…边缘、28…边缘、29…横向边缘、30…纵向边缘、31…角边缘、32…凹部、33…第一边部、34…第二边部、35…切线、36…引线框架、37…框架部、38…岛部、39…引线部、40…空间部、41…基础框架、42…散热片用框架、43…连接框架、44…第一部分、45…第二部分、46…弯曲部、47…连结部、48…切断线、49…模具、50…剥离器、51…冲头、61…半导体器件、62…侧方延伸部、63…源极端子、64…栅极端子、65…突出部、66…突出部、67…角边缘、68…角边缘、69…凹部、70…凹部、71…连接部、72…连接部、73…角边缘、74…第一边部、75…第二边部、76…角边缘、77…端面、78…镀覆区域、79…基材区域、80…背面、81…正面、82…毛边。

Claims (15)

1.一种半导体器件,其特征在于,包括:
半导体元件;
密封所述半导体元件的封装件;和
金属部件,其与所述半导体元件电连接,并具有从所述封装件的端面突出的突出部,
所述突出部包括:沿着所述封装件的所述端面的横向边缘;沿着该端面的法线方向的纵向边缘;和配置在所述突出部的角部且由与所述横向边缘和所述纵向边缘相连续的边部构成的角边缘,
所述角边缘包括:第一边部,其与所述横向边缘大致垂直地交叉,且向接近所述封装件的所述端面的方向延伸;和第二边部,其具有与所述第一边部大致垂直地交叉的一端和与所述纵向边缘大致垂直地交叉的另一端。
2.如权利要求1所述的半导体器件,其特征在于:
所述第一边部与所述第二边部的交叉部形成为弯曲形状。
3.如权利要求1或2所述的半导体器件,其特征在于:
所述横向边缘与所述第一边部所成的角度θ1、所述第一边部与所述第二边部所成的角度θ2和所述第二边部与所述纵向边缘所成的角度θ3均为90°。
4.如权利要求1~3中任一项所述的半导体器件,其特征在于:
所述第一边部的长度L1与所述第二边部的长度L2之比(L1/L2)为1/10~10的范围内。
5.如权利要求1~4中任一项所述的半导体器件,其特征在于:
所述突出部的厚度T1为0.1mm~2mm,从所述封装件的所述端面起的所述突出部的突出量L3为0.1mm~2mm。
6.如权利要求1~5中任一项所述的半导体器件,其特征在于:
所述第二边部以与所述横向边缘平行的方式形成。
7.如权利要求1~5中任一项所述的半导体器件,其特征在于:
所述第二边部以相对于所述横向边缘倾斜的方式形成。
8.如权利要求1~7中任一项所述的半导体器件,其特征在于:
所述突出部的端面包括:从所述突出部的背面侧起直到厚度方向中途为止的镀覆区域;和从所述突出部的正面侧起直到所述镀覆区域为止的所述金属部件的基材区域。
9.如权利要求1~8中任一项所述的半导体器件,其特征在于:
所述金属部件的所述突出部包括用于使所述半导体器件产生的热逸散的散热片。
10.如权利要求1~9中任一项所述的半导体器件,其特征在于:
所述半导体元件包括晶体管芯片,
所述金属部件包括与所述晶体管芯片的漏极连接的漏极端子。
11.如权利要求1~10中任一项所述的半导体器件,其特征在于:
所述半导体元件包括晶体管芯片,
所述金属部件包括与所述晶体管芯片的源极连接的源极端子。
12.如权利要求1~11中任一项所述的半导体器件,其特征在于:
所述半导体元件包括晶体管芯片,
所述金属部件包括与所述晶体管芯片的栅极连接的栅极端子。
13.一种半导体器件的制造方法,其特征在于,包括:
将半导体元件搭载在引线框架上的步骤;
以使所述引线框架的一部分露出的方式使用封装件密封所述半导体元件的步骤;
通过按规定的图案切断所述引线框架而将所述封装件从所述引线框架切离,将在所述封装件侧剩余的所述引线框架作为具有从所述封装件的端面突出的突出部的金属部件保留的步骤;
通过按所述规定图案的切断而显现的所述突出部的边缘包括:沿着所述封装件的所述端面的横向边缘;沿着该端面的法线方向的纵向边缘;和配置在所述突出部的角部且由与所述横向边缘和所述纵向边缘相连续的边部构成的角边缘,
所述角边缘包括:第一边部,其与所述横向边缘大致垂直地交叉,且向接近所述封装件的所述端面的方向延伸;和第二边部,其具有与所述第一边部大致垂直地交叉的一端和与所述纵向边缘大致垂直地交叉的另一端。
14.如权利要求13所述的半导体器件的制造方法,其特征在于:
切断所述引线框架的步骤包括:在使用支承部件从所述引线框架的正侧来支承作为所述金属部件的所述突出部而保留的部分的状态下,从所述引线框架的背侧将没有被所述支承部件支承的所述引线框架的部分切断的步骤。
15.如权利要求14所述的半导体器件的制造方法,其特征在于:
切断所述引线框架的步骤包括:将所述引线框架的不需要的部分不使用所述支承部件进行支承,而使用冲裁部件将没有被支承的所述引线框架的该部分冲裁的步骤。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2605306A (en) * 2019-11-27 2022-09-28 Noco Co Semiconductor device, printed circuit board (PCB), and method of interfacing control pin (gate pin) of a power semiconductor device (MOSFET) to a printed...
JP7393312B2 (ja) * 2020-09-16 2023-12-06 株式会社東芝 半導体装置及びその製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49103375U (zh) * 1972-12-26 1974-09-05
JPS5577160A (en) * 1978-12-07 1980-06-10 Nec Corp Semiconductor device
JPH07307424A (ja) * 1994-05-10 1995-11-21 Hitachi Cable Ltd トランジスタリードフレーム
JPH11123471A (ja) * 1997-10-24 1999-05-11 Nec Kyushu Ltd テ−プ打ち抜き金型
US20060237825A1 (en) * 2005-04-25 2006-10-26 International Rectifier Corporation Device packages having a III-nitride based power semiconductor device
CN101119053A (zh) * 2006-07-31 2008-02-06 日本电产三协株式会社 定子铁芯、步进马达的制造方法及步进马达
CN101253627A (zh) * 2005-08-31 2008-08-27 三洋电机株式会社 电路装置及其制造方法
CN101573811A (zh) * 2006-11-06 2009-11-04 瓦尔达微电池有限责任公司 具有短路熔线保护的原电池
CN101595560A (zh) * 2007-01-24 2009-12-02 费查尔德半导体有限公司 预模制夹头结构
CN102420220A (zh) * 2010-09-24 2012-04-18 安森美半导体贸易公司 电路装置及其制造方法
CN103227156A (zh) * 2012-01-30 2013-07-31 英飞凌科技股份有限公司 用于带有失效开放机构的电子封装的系统和方法
US20150380384A1 (en) * 2013-03-09 2015-12-31 Adventive Ipbank Universal Surface-Mount Semiconductor Package

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49103375A (zh) 1973-02-08 1974-09-30
US6373125B1 (en) * 2000-02-23 2002-04-16 International Business Machines Corporation Chip scale package with direct attachment of chip to lead frame
WO2007010315A2 (en) * 2005-07-20 2007-01-25 Infineon Technologies Ag Leadframe strip and mold apparatus for an electronic component and method of encapsulating an electronic component
DE112005003802B4 (de) * 2005-12-29 2013-12-12 Infineon Technologies Ag Verfahren zum Herstellen eines elektronischen Bauteils
JP2016062904A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体装置
JP5824135B2 (ja) 2014-12-25 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置
KR102519178B1 (ko) 2015-09-25 2023-04-06 삼성전자주식회사 색분리 소자를 포함하는 이미지 센서 및 이를 포함하는 촬상 장치

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49103375U (zh) * 1972-12-26 1974-09-05
JPS5577160A (en) * 1978-12-07 1980-06-10 Nec Corp Semiconductor device
JPH07307424A (ja) * 1994-05-10 1995-11-21 Hitachi Cable Ltd トランジスタリードフレーム
JPH11123471A (ja) * 1997-10-24 1999-05-11 Nec Kyushu Ltd テ−プ打ち抜き金型
US20060237825A1 (en) * 2005-04-25 2006-10-26 International Rectifier Corporation Device packages having a III-nitride based power semiconductor device
CN101253627A (zh) * 2005-08-31 2008-08-27 三洋电机株式会社 电路装置及其制造方法
CN101119053A (zh) * 2006-07-31 2008-02-06 日本电产三协株式会社 定子铁芯、步进马达的制造方法及步进马达
CN101573811A (zh) * 2006-11-06 2009-11-04 瓦尔达微电池有限责任公司 具有短路熔线保护的原电池
CN101595560A (zh) * 2007-01-24 2009-12-02 费查尔德半导体有限公司 预模制夹头结构
CN102420220A (zh) * 2010-09-24 2012-04-18 安森美半导体贸易公司 电路装置及其制造方法
CN103227156A (zh) * 2012-01-30 2013-07-31 英飞凌科技股份有限公司 用于带有失效开放机构的电子封装的系统和方法
US20150380384A1 (en) * 2013-03-09 2015-12-31 Adventive Ipbank Universal Surface-Mount Semiconductor Package

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