JP2013517624A - 半導体パッケージおよび方法 - Google Patents
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Abstract
Description
本文書は、少なくとも以下のコンセプトを開示する。
半導体パッケージであって、
ダイと、
前記ダイの第1の面上のダイ接点に電気的に接続された第1の下側リードと、
パッケージ接点が前記半導体パッケージの第1の面上に来るように、前記ダイの第2の面上のダイ接点および第2の下側リードに電気的に接続された、L字型形状の上側リードと、
を含む、半導体パッケージ。
コンセプト2.
前記ダイと、前記上側リードと、前記第1の下側リードの一部と前記第2の下側リードの一部とを封止する封止材を更に含む、コンセプト1に記載の半導体パッケージ。
コンセプト3.
前記第1の下側リードは1つ以上のメサを含む、コンセプト1に記載の半導体パッケージ。
コンセプト4.
前記第2の下側リードは、前記上側リードへの電気的接続のためのくぼみを含む、コンセプト1に記載の半導体パッケージ。
コンセプト5.
前記上側リードは1つ以上の溝部を含み、前記1つ以上の溝部は、前記ダイの第2の面上の前記ダイ接点への前記上側リードの電気的接続の近隣に設けられる、コンセプト1に記載の半導体パッケージ。
コンセプト6.
前記第1の下側リードは、前記ダイのゲートに電気的に接続され、
前記上側リードは、前記ダイのドレインに電気的に接続され、
前記第2の下側リードは、前記上側リードを通じて前記ダイの前記ドレインに電気的に接続され、
第3の下側リードは、前記ダイのソースに電気的に接続される、
コンセプト1に記載の半導体パッケージ。
コンセプト7.
半導体をパッケージングする方法であって、
複数のダイそれぞれの第1の表面上の接点を下側リードフレームの複数のリードのうち第1のリードそれぞれに電気的に接続する工程であって、前記下側リードフレームの前記複数のリードは、1つ以上の結合バーによって互いに接続されている、工程と、
上側リードフレームの各対応する1組のリードの対向する縁部を屈曲させる工程であって、前記上側リードフレームの前記リードは、1つ以上の結合バーによって互いに接続されている、工程と、
前記上側リードフレームの前記リードを各ダイの第2の表面上の各接点と前記下側リードフレームの前記複数のリードのうち第2のリードそれぞれとの間に電気的に接続する工程であって、前記上側リードフレームの各対応する1組のリードの前記屈曲された対向する縁部は、前記上側リードフレームを、前記複数のダイおよび前記下側リードフレームに対して所望の位置において支持する、工程と、
を含む、方法。
コンセプト8.
前記下側リードフレームおよび上側リードフレームを前記複数のダイに電気的に接続させた後、前記複数のダイ、少なくとも前記上側リードフレームの一部および前記下側リードフレームの一部を封止する工程と、
封止後に前記ダイをパッケージされた半導体に個片化する工程と、
を更に含む、コンセプト7に記載の方法。
コンセプト9.
前記ダイを個片化する工程は、前記封止材と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを切断して前記複数のダイを前記パッケージされた半導体に分離する工程を含む、コンセプト8に記載の方法。
コンセプト10.
前記複数のダイそれぞれの前記第1の表面上の前記接点を前記下側リードフレームの前記複数のリードのうち前記第1のリードそれぞれに電気的に接続させる工程は、前記複数のダイそれぞれの前記第1の表面と、前記下側リードフレームの前記複数のリードのうち前記第1のリードそれぞれとの間に塗布された半田をリフローする工程を含み、
前記上側リードフレームの前記リードを各ダイの前記第2の表面上の各接点と前記下側リードフレームの前記複数のリードのうち前記第2のリードそれぞれとの間に電気的に接続する工程は、前記上側リードフレームの前記リードと、各ダイの前記第2の表面および前記下側リードフレームの前記複数のリードのうち前記第2のリードそれぞれと、の間に塗布された半田をリフローする工程を含む、
コンセプト7に記載の方法。
コンセプト11.
前記複数のダイが前記下側リードフレームと上側リードフレームとの間の所望の位置に配置されるように、前記上側リードフレームを前記ダイに接続する前記半田の厚さと、前記下側リードフレームを前記ダイに接続する前記半田層の厚さとの比を調節する、コンセプト10に記載の方法。
コンセプト12.
前記上側リードフレームをL字型形状に屈曲させる、コンセプト7に記載の方法。
コンセプト13.
前記下側リードフレームの前記複数の下側リードのうちの前記第1のリードそれぞれは、前記複数のダイの各ゲートに電気的に接続され、
前記上側リードフレームの前記上側リードはそれぞれ、前記複数のダイの各ドレインに電気的に接続され、
前記下側リードフレームの前記第2の下側リードはそれぞれ、前記上側リードそれぞれを通じて、前記複数のダイの各ドレインに電気的に接続され、
前記下側リードフレームの第3の下側リードはそれぞれ、前記複数のダイの各ソースに電気的に接続される、
コンセプト7に記載の方法。
コンセプト14.
前記上側リードフレームの前記上側リードは、前記下側リードフレームの別の下側リードに接続されていない、
コンセプト7に記載の方法。
コンセプト15.
半導体をパッケージングする方法であって、
複数のダイそれぞれの第1の表面上の接点を下側リードフレームの複数のリードのうち第1のリードそれぞれに電気的に接続する工程であって、前記下側リードフレームの前記複数のリードは、1つ以上の結合バーによって互いに接続されている、工程と、
対向して配置された複数組のL字型リードを上側リードフレーム内に形成する工程であって、前記上側リードフレームの前記L字型リードは、1つ以上の結合バーによって互いに接続されている、工程と、
前記上側リードフレームの前記L字型リードを、各ダイの第2の表面上の各接点と、前記下側リードフレームの前記複数のリードのうち第2のリードそれぞれとの間に電気的に接続させる工程と、
を含む、方法。
コンセプト16.
前記上側リードフレームの前記対向して配置された複数組のL字型リードは、前記上側リードフレームを、前記複数のダイおよび前記下側リードフレームに対して所望の位置において支持し、前記支持は、各ダイのための下側リードフレームの別の下側リードを用いずに行われる、コンセプト15に記載の方法。
コンセプト17.
前記下側リードフレームおよび上側リードフレームを前記複数のダイに電気的に接続させた後、前記複数のダイ、少なくとも前記上側リードフレームの一部および前記下側リードフレームの一部を封止する工程と、
前記封止材料と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを切断して、前記複数のダイをパッケージされた半導体に分離する工程と、
を更に含む、コンセプト15に記載の方法。
コンセプト18.
前記封止材料と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを複数のパターンに切断して、複数の異なるリードレイアウトを得る工程を更に含む、コンセプト17に記載の方法。
コンセプト19.
前記複数のダイそれぞれの前記第1の表面上の前記接点を前記下側リードフレームの前記複数のリードのうち前記第1のリードそれぞれに電気的に接続させる工程は、前記複数のダイそれぞれの前記第1の表面と前記下側リードフレームの前記複数のリードのうち前記第1のリードそれぞれとの間に塗布された半田をリフローする工程を含み、
前記上側リードフレームの前記リードを各ダイの前記第2の表面上の各接点と前記下側リードフレームの前記複数のリードのうち前記第2のリードそれぞれとの間に電気的に接続する工程は、前記上側リードフレームの前記リードと、各ダイの前記第2の表面および前記下側リードフレームの前記複数のリードのうち前記第2のリードそれぞれと、の間に塗布された半田をリフローする工程を含む、
コンセプト15に記載の方法。
コンセプト20.
前記複数のダイが前記下側リードフレームと上側リードフレームとの間の所望の位置に配置されるように、前記上側リードフレームを前記ダイに接続する前記半田の厚さと、前記下側リードフレームを前記ダイに接続する前記半田層の厚さとの比を調節する、コンセプト19に記載の方法。
Claims (20)
- 半導体パッケージであって、
ダイと、
前記ダイの第1の面上のダイ接点に電気的に接続された第1の下側リードと、
パッケージ接点が前記半導体パッケージの第1の面上に来るように、前記ダイの第2の面上のダイ接点および第2の下側リードに電気的に接続された、L字型形状の上側リードと、
を含む、半導体パッケージ。
- 前記ダイと、前記上側リードと、前記第1の下側リードの一部と前記第2の下側リードの一部とを封止する封止材を更に含む、請求項1に記載の半導体パッケージ。
- 前記第1の下側リードは1つ以上のメサを含む、請求項1に記載の半導体パッケージ。
- 前記第2の下側リードは、前記上側リードへの電気的接続のためのくぼみを含む、請求項1に記載の半導体パッケージ。
- 前記上側リードは1つ以上の溝部を含み、前記1つ以上の溝部は、前記ダイの第2の面上の前記ダイ接点への前記上側リードの電気的接続の近隣に設けられる、請求項1に記載の半導体パッケージ。
- 前記第1の下側リードは、前記ダイのゲートに電気的に接続され、
前記上側リードは、前記ダイのドレインに電気的に接続され、
前記第2の下側リードは、前記上側リードを通じて前記ダイの前記ドレインに電気的に接続され、
第3の下側リードは、前記ダイのソースに電気的に接続される、
請求項1に記載の半導体パッケージ。
- 半導体をパッケージングする方法であって、
複数のダイそれぞれの第1の表面上の接点を下側リードフレームの複数のリードのうち第1のリードそれぞれに電気的に接続する工程であって、前記下側リードフレームの前記複数のリードは、1つ以上の結合バーによって互いに接続されている、工程と、
上側リードフレームの各対応する1組のリードの対向する縁部を屈曲させる工程であって、前記上側リードフレームの前記リードは、1つ以上の結合バーによって互いに接続されている、工程と、
前記上側リードフレームの前記リードを各ダイの第2の表面上の各接点と前記下側リードフレームの前記複数のリードのうち第2のリードそれぞれとの間に電気的に接続する工程であって、前記上側リードフレームの各対応する1組のリードの前記屈曲された対向する縁部は、前記上側リードフレームを、前記複数のダイおよび前記下側リードフレームに対して所望の位置において支持する、工程と、
を含む、方法。
- 前記下側リードフレームおよび上側リードフレームを前記複数のダイに電気的に接続させた後、前記複数のダイ、少なくとも前記上側リードフレームの一部および前記下側リードフレームの一部を封止する工程と、
封止後に前記ダイをパッケージされた半導体に個片化する工程と、
を更に含む、請求項7に記載の方法。
- 前記ダイを個片化する工程は、前記封止材と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを切断して前記複数のダイを前記パッケージされた半導体に分離する工程を含む、請求項8に記載の方法。
- 前記複数のダイそれぞれの前記第1の表面上の前記接点を前記下側リードフレームの前記複数のリードのうち前記第1のリードそれぞれに電気的に接続させる工程は、前記複数のダイそれぞれの前記第1の表面と、前記下側リードフレームの前記複数のリードのうち前記第1のリードそれぞれとの間に塗布された半田をリフローする工程を含み、
前記上側リードフレームの前記リードを各ダイの前記第2の表面上の各接点と前記下側リードフレームの前記複数のリードのうち前記第2のリードそれぞれとの間に電気的に接続する工程は、前記上側リードフレームの前記リードと、各ダイの前記第2の表面および前記下側リードフレームの前記複数のリードのうち前記第2のリードそれぞれと、の間に塗布された半田をリフローする工程を含む、
請求項7に記載の方法。
- 前記複数のダイが前記下側リードフレームと上側リードフレームとの間の所望の位置に配置されるように、前記上側リードフレームを前記ダイに接続する前記半田の厚さと、前記下側リードフレームを前記ダイに接続する前記半田層の厚さとの比を調節する、請求項10に記載の方法。
- 前記上側リードフレームをL字型形状に屈曲させる、請求項7に記載の方法。
- 前記下側リードフレームの前記複数の下側リードのうちの前記第1のリードそれぞれは、前記複数のダイの各ゲートに電気的に接続され、
前記上側リードフレームの前記上側リードはそれぞれ、前記複数のダイの各ドレインに電気的に接続され、
前記下側リードフレームの前記第2の下側リードはそれぞれ、前記上側リードそれぞれを通じて、前記複数のダイの各ドレインに電気的に接続され、
前記下側リードフレームの第3の下側リードはそれぞれ、前記複数のダイの各ソースに電気的に接続される、
請求項7に記載の方法。
- 前記上側リードフレームの前記上側リードは、前記下側リードフレームの別の下側リードに接続されていない、
請求項7に記載の方法。
- 半導体をパッケージングする方法であって、
複数のダイそれぞれの第1の表面上の接点を下側リードフレームの複数のリードのうち第1のリードそれぞれに電気的に接続する工程であって、前記下側リードフレームの前記複数のリードは、1つ以上の結合バーによって互いに接続されている、工程と、
対向して配置された複数組のL字型リードを上側リードフレーム内に形成する工程であって、前記上側リードフレームの前記L字型リードは、1つ以上の結合バーによって互いに接続されている、工程と、
前記上側リードフレームの前記L字型リードを、各ダイの第2の表面上の各接点と、前記下側リードフレームの前記複数のリードのうち第2のリードそれぞれとの間に電気的に接続させる工程と、
を含む、方法。
- 前記上側リードフレームの前記対向して配置された複数組のL字型リードは、前記上側リードフレームを、前記複数のダイおよび前記下側リードフレームに対して所望の位置において支持し、前記支持は、各ダイのための下側リードフレームの別の下側リードを用いずに行われる、請求項15に記載の方法。
- 前記下側リードフレームおよび上側リードフレームを前記複数のダイに電気的に接続させた後、前記複数のダイ、少なくとも前記上側リードフレームの一部および前記下側リードフレームの一部を封止する工程と、
前記封止材料と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを切断して、前記複数のダイをパッケージされた半導体に分離する工程と、
を更に含む、請求項15に記載の方法。
- 前記封止材料と、前記下側リードフレームの前記リードを接続する結合バーと、前記上側リードフレームの前記リードを接続する結合バーとを複数のパターンに切断して、複数の異なるリードレイアウトを得る工程を更に含む、請求項17に記載の方法。
- 前記複数のダイそれぞれの前記第1の表面上の前記接点を前記下側リードフレームの前記複数のリードのうち前記第1のリードそれぞれに電気的に接続させる工程は、前記複数のダイそれぞれの前記第1の表面と前記下側リードフレームの前記複数のリードのうち前記第1のリードそれぞれとの間に塗布された半田をリフローする工程を含み、
前記上側リードフレームの前記リードを各ダイの前記第2の表面上の各接点と前記下側リードフレームの前記複数のリードのうち前記第2のリードそれぞれとの間に電気的に接続する工程は、前記上側リードフレームの前記リードと、各ダイの前記第2の表面および前記下側リードフレームの前記複数のリードのうち前記第2のリードそれぞれと、の間に塗布された半田をリフローする工程を含む、
請求項15に記載の方法。
- 前記複数のダイが前記下側リードフレームと上側リードフレームとの間の所望の位置に配置されるように、前記上側リードフレームを前記ダイに接続する前記半田の厚さと、前記下側リードフレームを前記ダイに接続する前記半田層の厚さとの比を調節する、請求項19に記載の方法。
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