CN110383439A - 半导体装置、其制造方法以及半导体模块 - Google Patents

半导体装置、其制造方法以及半导体模块 Download PDF

Info

Publication number
CN110383439A
CN110383439A CN201880015536.7A CN201880015536A CN110383439A CN 110383439 A CN110383439 A CN 110383439A CN 201880015536 A CN201880015536 A CN 201880015536A CN 110383439 A CN110383439 A CN 110383439A
Authority
CN
China
Prior art keywords
semiconductor element
electrode
semiconductor device
membrane electrode
resin component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880015536.7A
Other languages
English (en)
Other versions
CN110383439B (zh
Inventor
横山吉典
藤田淳
筱原利彰
小林浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Corp
Original Assignee
Mitsubishi Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Corp filed Critical Mitsubishi Corp
Publication of CN110383439A publication Critical patent/CN110383439A/zh
Application granted granted Critical
Publication of CN110383439B publication Critical patent/CN110383439B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • H01L21/566Release layers for moulds, e.g. release layers, layers against residue during moulding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/03001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/035Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/03505Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05567Disposition the external layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/335Material
    • H01L2224/33505Layer connectors having different materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • H01L2224/8382Diffusion bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8384Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909Post-treatment of the layer connector or bonding area
    • H01L2224/83951Forming additional members, e.g. for reinforcing, fillet sealant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

得到抑制在搬送薄的半导体元件时发生缺损的半导体装置。半导体装置具备:薄的半导体元件(1),在正面侧具有表面电极(2)并在背面侧具有背面电极(3);金属部件(4、8),厚度是半导体元件(1)的厚度以上,形成于表面电极(2)或者背面电极(3)的至少一方;以及树脂部件(5),使半导体元件(1)的正面的一部分露出,与金属部件(4、8)的侧面相接地包围金属部件(4、8)的周围。

Description

半导体装置、其制造方法以及半导体模块
技术领域
本发明涉及半导体装置的构造、其制造方法以及使用该半导体装置的半导体模块。
背景技术
在以往的半导体装置中,公开了在半导体元件的两面形成电极,以使半导体元件的两面的电极露出而用树脂包围半导体元件和该电极的周围的方式进行密封的半导体元件(例如专利文献1)。另外,通过在该半导体元件的两面上形成的电极面设置在加压状态下直接接触的具有散热性以及导电性的散热板,实现两面冷却。
现有技术文献
专利文献
专利文献1:日本专利第5126278号公报(第32页、第1图)
发明内容
然而,在以往的半导体装置中,直接用树脂支撑薄的半导体元件的端部(周边部),所以存在在搬送半导体装置时多余的力作用到半导体元件而在半导体元件中发生缺损这样的问题。
本发明是为了解决如上述的问题而完成的,其目的在于得到一种抑制在搬送薄的半导体元件时发生缺损的半导体装置。
本发明的半导体装置具备:薄的半导体元件,在正面侧具有表面电极并在背面侧具有背面电极;金属部件,厚度是半导体元件的厚度以上,形成于表面电极的正面或者背面电极的背面的至少一方;以及树脂部件,使半导体元件的正面的一部分露出,与金属部件的侧面相接地包围金属部件的周围。
根据本发明,设置有金属部件和树脂部件,所以不会对薄的半导体元件直接施加负荷而能够处置,能够抑制薄的半导体元件的缺损。
附图说明
图1是示出本发明的实施方式1中的半导体装置的平面构造示意图。
图2是示出本发明的实施方式1中的半导体装置的剖面构造示意图。
图3是示出本发明的实施方式1中的其他半导体装置的剖面构造示意图。
图4是示出本发明的实施方式1中的半导体装置的制造工序的平面构造示意图。
图5是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
图6是示出本发明的实施方式1中的半导体装置的制造工序的平面构造示意图。
图7是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
图8是示出本发明的实施方式1中的半导体装置的制造工序的平面构造示意图。
图9是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
图10是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
图11是示出本发明的实施方式1中的半导体装置的剖面构造示意图。
图12是示出本发明的实施方式1中的其他半导体装置的剖面构造示意图。
图13是示出本发明的实施方式1中的其他半导体装置的剖面构造示意图。
图14是示出本发明的实施方式1中的其他半导体装置的剖面构造示意图。
图15是示出本发明的实施方式1中的半导体模块的剖面构造示意图。
图16是示出本发明的实施方式2中的半导体装置的平面构造示意图。
图17是示出本发明的实施方式2中的半导体装置的剖面构造示意图。
图18是示出本发明的实施方式2中的其他半导体装置的剖面构造示意图。
图19是示出本发明的实施方式2中的半导体装置的制造工序的平面构造示意图。
图20是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。
图21是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。
图22是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。
图23是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。
图24是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。
图25是示出本发明的实施方式3中的半导体装置的平面构造示意图。
图26是示出本发明的实施方式3中的半导体装置的剖面构造示意图。
图27是示出本发明的实施方式3中的半导体装置的制造工序的剖面构造示意图。
图28是示出本发明的实施方式3中的半导体装置的制造工序的剖面构造示意图。
图29是示出本发明的实施方式3中的半导体装置的制造工序的剖面构造示意图。
图30是示出本发明的实施方式3中的半导体装置的制造工序的剖面构造示意图。
图31是示出本发明的实施方式4中的半导体装置的平面构造示意图。
图32是示出本发明的实施方式4中的半导体装置的剖面构造示意图。
图33是示出本发明的实施方式4中的半导体装置的制造工序的剖面构造示意图。
图34是示出本发明的实施方式4中的半导体装置的制造工序的剖面构造示意图。
图35是示出本发明的实施方式4中的半导体装置的制造工序的剖面构造示意图。
图36是示出本发明的实施方式4中的其他半导体装置的剖面构造示意图。
图37是示出本发明的实施方式4中的其他半导体装置的剖面构造示意图。
图38是示出本发明的实施方式5中的半导体装置的剖面构造示意图。
图39是示出本发明的实施方式6中的半导体装置的剖面构造示意图。
(附图标记说明)
1:半导体元件;2:表面电极;3:背面电极;4、8:厚膜电极;5:树脂部件;6:保护片材;10:半导体晶片;11:喷嘴;12:壳体;40绝缘电路基板;41:绝缘基板;42、43:导体层;60:电极端子;70:密封部件;71、73、75:上模具;72、74:下模具;80:接合材料;90:冷却器;91:冷却销;100、200、300、400、500、600、700、800、900、1000、1100、1200:半导体装置;2000:半导体模块。
具体实施方式
首先,参照附图,说明本发明的半导体装置的整体结构。此外,附图是示意性的图,未反映示出的构成要素的正确的大小等。另外,附加同一符号的部分是相同或者与其相当的部分,这在说明书的全文中是共同的。
进而,在未特别指定而记载铜或者铝等材料名的情况下,还包括包含其他添加物的铜合金或者铝合金。
实施方式1.
图1是示出本发明的实施方式1中的半导体装置的平面构造示意图。图2是本发明的实施方式1中的半导体装置的剖面构造示意图。图3是本发明的实施方式1中的其他半导体装置的剖面构造示意图。图1中的单点划线AA处的剖面构造示意图是图2。在图中,半导体装置100具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、树脂部件5。另外,同样地,半导体装置200具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、树脂部件5。
在此,半导体装置100是厚膜电极4的大小和背面电极3的大小相同的情况。即,厚膜电极4的外形与背面电极3的外形相同。另外,半导体装置200是半导体装置100中的厚膜电极4的大小不同,厚膜电极4小于背面电极3的大小的情况。即,厚膜电极4的外形小于背面电极3的外形。
半导体元件1在正面侧形成有表面电极2并在作为正面的相反侧的背面侧形成有背面电极3。在与半导体元件1的背面接合的背面电极3的正面的相反侧(相反面)即背面电极3的背面,形成有厚膜电极(背面厚膜电极)4。因此,厚膜电极4的正面与背面电极3的背面相向且相接地形成。半导体元件1是IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极晶体管)等功率半导体元件,是在半导体元件1的两面(正面、背面)有电极(表面电极2、背面电极3)的构造。
表面电极2在图1中被分割成4个,但不限定于4个,也可以分割成2个以上的多个。而且,在半导体元件1的正面,形成有未形成表面电极2而使半导体元件1的正面的一部分露出的区域。另外,背面电极3在图2、图3中由1个构成,但不限定于1个,也可以分割成2个以上的多个。
作为表面电极2或者背面电极3的材料,能够使用铝、铜等。另外,表面电极2、背面电极3能够使用在制造通常的半导体元件1的情况下使用的电极材料、材料结构来制作。
关于背面电极3,需要根据使用的接合材料,适合地选择与厚膜电极4的正面接合的面(背面)的材料。例如,在作为接合材料使用焊料的接合的情况下,作为背面电极3的背面的接合部的材料,优选为铜、镍等。另外,在作为接合材料使用银纳米粒子、铜纳米粒子的低温烧结材料的情况下,作为背面电极3的背面的接合部的材料,优选为银、铜或者金等。
作为背面电极3的背面的接合部的材料的制造方法,能够用溅射法、蒸镀法或者镀敷法等方法成膜。例如,在背面电极3的材料是铝,且作为接合材料使用焊料与厚膜电极4的正面接合的情况下,需要在背面电极3的背面的接合部,镀敷例如镍。
厚膜电极4也可以以铜、镍等为材料使用镀敷处理形成为厚膜的电极。另外,厚膜电极4也可以使用铜纳米粒子、银纳米粒子等通过烧结形成。进而,厚膜电极4也可以利用箔、薄板,使用直接接合、使用焊料的接合、铜-锡等的液相扩散接合、利用使用银纳米粒子或者铜纳米粒子的低温烧结材料等的接合来形成。另外,厚膜电极4也可以使用具有可用作厚膜电极4的厚度的金属板(金属块)。进而,关于厚膜电极4,为了避免厚膜电极4的角部处的应力集中,也可以在厚膜电极4的角部形成曲率(R形状)。
作为厚膜电极4的材料,优选为电气上的良导体,并且,为了使功率半导体元件的发热冷却,优选热传导率高。例如,作为厚膜电极4的材料,能够应用铜、银或者铝等。根据与背面电极3的背面接合的接合材料,用溅射法、蒸镀法或者镀敷法等方法,对厚膜电极4的正面的接合部的材料进行成膜。
如图2所示,厚膜电极4的厚度是与薄的半导体元件1相同的程度以上的厚度。在此,薄的半导体元件1是指,通过薄化处理使半导体元件1的厚度变薄的元件。关于薄的半导体元件1的厚度,能够根据电气特性等适宜地选择,例如,考虑薄化为200μm程度以下的情况,优选为30μm以上150μm以下。关于与背面电极3的背面接合的厚膜电极4的厚度,在弯曲刚度小于半导体元件1的情况下,针对半导体元件1的厚度的补偿效果少,所以防止半导体元件1的缺损的效果小。因此,作为厚膜电极4的厚度,需要厚膜电极4的弯曲刚度成为形成厚膜电极4的半导体元件1的弯曲刚度以上的厚度。一般,通过杨氏模量×断面二次矩/长度,求出弯曲刚度。如半导体元件1那样的具有长方形的剖面的断面二次矩与半导体元件的宽度成比例,与厚度的3次方成比例。例如,在半导体元件1是杨氏模量160GPa的Si且厚度是50μm的情况下,如果厚膜电极4是杨氏模量70GPa的铝电极,则厚膜电极的厚度需要66μm以上。另外,在半导体元件1是杨氏模量430GPa的SiC且厚度是100μm的情况下,如果厚膜电极4是杨氏模量110GPa的铜电极,则厚膜电极的厚度需要158μm以上。因此,如果半导体元件1的厚度是上述范围,则厚膜电极4的厚度是30μm以上500μm程度即可。另外,关于厚膜电极4的厚度,能够根据半导体元件1的厚度适宜地选择。
如图2所示,作为厚膜电极4的大小(面积),与背面电极3大致相同。另外,背面电极3的大小小于半导体元件1,但也可以形成于半导体元件1的背面的大致整面。进而,作为厚膜电极4的大小,如图3所示的半导体装置200那样无需覆盖背面电极3的背面的全部,而比半导体元件1的发热部的面积宽即可。在该情况下,未形成厚膜电极4的(露出的)背面电极3的背面的一部分被树脂部件5覆盖。但是,图2的半导体装置100相比于图3的半导体装置200,厚膜电极4和背面电极3的接触(接合)面积更大(宽),所以能够使在半导体元件1中发生的热在厚膜电极4内充分地扩散,降低热阻的效果大。另外,作为厚膜电极4的形状,为了避免厚膜电极4的角部处的应力集中,也可以在厚膜电极4的角部形成曲率(R形状)。
树脂部件5是与厚膜电极4的侧面相接地包围厚膜电极4的周围而形成的。而且,如图1所示,树脂部件5包围半导体元件1的整个外周。另外,如图2所示,树脂部件5是与背面电极3的侧面和半导体元件1的侧面相接地包围背面电极3和半导体元件1的周围而形成的。进而,树脂部件5还形成于半导体元件1的背面的未形成背面电极3的区域(外周部)。另外,树脂部件5是使与半导体元件1的正面接合的表面电极2的背面的相反侧即表面电极2的正面的整个面、和与背面电极3的背面接合的厚膜电极4的正面的相反侧即厚膜电极4的背面的整个面露出而配置的。即,关于树脂部件5,为了使表面电极2和厚膜电极4分别可电连接,具有露出区域地形成。而且,在半导体元件1的正面,形成有未被树脂部件5覆盖而使半导体元件1的正面的一部分露出的区域。通过这样在半导体元件1的正面的一部分中形成露出的区域,能够限制树脂部件5所填充的区域,可靠地确保表面电极2的正面的电连接。
在这样构成的半导体装置100、200中,在背面电极3的背面设置有厚膜电极4,所以薄的半导体元件1的膜厚被厚膜电极4补偿,能够减轻向半导体元件1的负荷。另外,在半导体装置100、200中,用树脂部件5覆盖厚膜电极4和半导体元件1的周围,所以半导体元件1的外周部被树脂部件5保护,能够抑制半导体元件1由于半导体元件1的搬送(搬运)等发生缺损、破裂等。进而,半导体装置100、200没有如以往那样在半导体元件1仅设置树脂部件5,所以能够防止向半导体元件1直接施加负荷。因此,半导体装置100、200能够减轻在搬送等中向半导体元件1施加负荷。
接下来,说明本实施方式1的半导体装置的制造方法。
图4至图11是示出本发明的实施方式1中的半导体装置的各制造工序的剖面构造示意图。图4是示出本发明的实施方式1中的半导体装置的制造工序的平面构造示意图。图5是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。图6是示出本发明的实施方式1中的半导体装置的制造工序的平面构造示意图。图7是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。图8是示出本发明的实施方式1中的半导体装置的制造工序的平面构造示意图。图9是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。图10是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。图11是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
首先,如图4所示,在半导体晶片10的预定的区域,在成为实施预定的处理后的半导体元件1的区域的正面,形成表面电极2,在背面形成背面电极3(电极形成工序)。作为形成表面电极2、背面电极3的方法,能够使用与以往相同的制造方法来制作。例如,使用蒸镀法、溅射法等,在半导体元件1的预定的位置,形成作为表面电极2、背面电极3选择的金属材料。图4中的单点划线BB处的剖面构造示意图是图5。半导体晶片10的薄化也可以在形成表面电极2、背面电极3之前进行。另外,也可以在形成表面电极2之后,在形成背面电极3之前,针对半导体晶片10的背面,进行薄化处理。能够与制造工序匹配地,适宜地选择半导体晶片10(半导体元件1)的薄化处理。
接下来,如图6所示,针对背面电极3的背面,形成作为金属部件的厚膜电极4(金属部件形成工序)。关于厚膜电极4,如上所述能够应用:经由接合材料接合具有预定的厚度的金属板(金属块),或者在背面电极3通过溅射法、镀敷法等成膜的方法。图6中的单点划线CC处的剖面构造示意图是图7(在图7中使表背侧反转而图示)。到此的制造工序是使用能够同时形成多个半导体元件1的半导体晶片10进行的。此外,在本工序中,在背面电极3的背面侧形成有厚膜电极4,但也可以在表面电极2的正面侧形成厚膜电极。作为形成方法,能够使用与厚膜电极4同样的方法。此外,图6是半导体晶片10的背面侧的平面构造示意图。
接下来,如图8所示,在形成半导体元件1之后,根据电流密度等,以预定的大小,对半导体元件1进行单片化(半导体元件单片化工序)。半导体元件1的单片化能够通过使用切割法进行。单片化的半导体元件1的剖面形状成为如图9所示的形状。图9所示的是在对半导体元件1进行单片化之前,在背面电极3的背面形成有厚膜电极4的情况。另外,也可以在半导体元件1的单片化之后,在背面电极3的背面形成厚膜电极4。
接下来,用树脂覆盖单片化后的半导体元件1。
如图10所示,在使厚膜电极4的背面侧成为下侧,将单片化的半导体元件1配置到壳体12之后,以不覆盖表面电极2的方式,使用浇灌法,从喷嘴11向壳体12内注入树脂部件5,用树脂部件5覆盖半导体元件1的周围(树脂部件涂敷工序)。在图10中,示出半导体元件1是1个的情况,但还能够使用能够配置多个半导体元件1的壳体12,同时处理多个。
作为用树脂部件5覆盖半导体元件1的周围的方法,除了上述浇灌法以外,还能够使用成形模具。该方法是在成形模具内配置半导体元件1,并将树脂部件5加压注入而进行的方法。在使用该成形模具的情况下,能够通过如下方式形成:为了在形成树脂部件5之后在希望从树脂部件5露出的半导体元件1的部分不配置树脂部件5,使预定露出的部分与成形模具的内部密接的方法、在厚膜电极4等的预定露出的部分进行掩蔽等处理。
在此,在树脂部件5的浇灌处理时,半导体元件1也可以在浇灌处理用的壳体内进行处理。只要能够在易于进行树脂部件5的成形的状态下进行处理,则可以使用任意的壳体(容器),能够根据使用的树脂部件5适宜地选择。
通过经由这些工序,用树脂部件5覆盖(包围)形成有电极的半导体元件1的周围,从而能够形成如图11所示的半导体装置100。
另外,作为其他制造方法,有以使表面电极2的正面与保护片材相接的方式,将单片化的半导体元件1配置到保护片材上(半导体元件配置工序)的方法。
图12是本发明的实施方式1中的其他半导体装置的剖面构造示意图。在图中,半导体装置300具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、树脂部件5。在此,半导体装置300的制造方法与半导体装置100不同。作为这样的半导体装置300的制造方法,树脂部件5的形成方法不同。
作为图12所示的半导体装置300的制造方法,在使半导体元件1单片化并向保护片材配置半导体元件1的表面电极2的正面侧之后,使用上述浇灌法等,用树脂部件5覆盖半导体元件1的周围(树脂部件涂敷工序)。通过经由这样的工序,能够形成如图12所示的形状的半导体装置300。此外,关于使用保护片材的制造方法的详情将后述。
在图12中,树脂部件5以使背面电极4的侧面的一部分露出而覆盖周围的方式形成。另外,相比于图2,在图12的半导体装置300中,树脂部件5的形成方向不同,所以树脂部件5的形状成为上下相逆的形状。这基于树脂部件5的形成方法的差异。具体而言,在将半导体元件1配置到保护片材上的情况下,能够通过改变使表面电极2的正面成为上方或者成为下方的配置来形成。
例如,半导体装置300能够通过在壳体12中设置槽等,在该槽内配置表面电极2且用树脂部件5覆盖半导体元件1的周围来形成。此时,在嵌入到形成于壳体12的槽内的表面电极2的侧面,未形成树脂部件5。另外,使厚膜电极4的背面侧成为上朝向而形成树脂部件5,所以根据树脂部件5的供给量,在厚膜电极4的侧面的一部分中不形成树脂部件5,而形成厚膜电极4的侧面露出的区域。进而,也可以与厚膜电极4的侧面整个面相接地形成树脂部件5。
图13是本发明的实施方式1中的其他半导体装置的剖面构造示意图。在图中,半导体装置400具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极8、树脂部件5。在此,半导体装置400在形成于半导体元件1的正面的表面电极2的背面的相反面即表面电极2的正面,形成有厚膜电极(正面厚膜电极)8。而且,半导体装置400在表面电极2的正面上形成有厚膜电极8的背面的情形与半导体装置100不同。另外,树脂部件5是使厚膜电极8的正面露出,和与半导体元件1的外周面对的表面电极2的侧面和厚膜电极8的侧面相接而形成的。进而,树脂部件5覆盖从背面电极3的侧面向外周部方向突出的半导体元件1的外周部。另外,树脂部件5的高度低于厚膜电极8的正面的高度,使厚膜电极8的侧面的一部分露出而形成。这样,通过使厚膜电极8的侧面的一部分露出而形成,能够将厚膜电极8的正面作为电极有效利用。
例如,在半导体元件1是IGBT等半导体元件1的情况下,厚膜电极(正面厚膜电极)8既可以仅形成于流过大的电流的例如发射极电极侧等面积宽的表面电极2,也可以形成于包括不流过大电流的基极等表面电极2等的两方。
图14是本发明的实施方式1中的半导体装置的剖面构造示意图。在图中,半导体装置500具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、8、树脂部件5。
如图14所示,也可以在表面电极2的正面形成厚膜电极8,在背面电极3的背面形成厚膜电极4。另外,在表面电极2、背面电极3分别配置有多个的情况下,基本上向表面电极2、背面电极3,形成厚膜电极4、8,但当然也可以有未形成厚膜电极4、8的表面电极2以及背面电极3。进而,树脂部件5是使形成于表面电极2的正面的厚膜电极8的正面露出并使形成于背面电极3的背面的厚膜电极4的背面露出而形成的。另外,树脂部件5和与半导体元件1的外周面对的表面电极2的侧面和背面电极3的侧面相接,覆盖从背面电极3的侧面向外周部方向突出的半导体元件1的外周部。进而,树脂部件5的高度低于厚膜电极8的正面的高度,使厚膜电极8的侧面的一部分露出而形成。
关于形成厚膜电极8的表面电极2的正面,与上述的形成厚膜电极4的背面电极3的背面同样地,与用于接合表面电极2和厚膜电极8的接合材料对应地设为同样的结构、制造方法,从而能够形成,所以不反复说明。
作为厚膜电极8的材料以及厚度,与上述厚膜电极4相同,所以不反复说明。厚膜电极4和厚膜电极8既可以成为相同的材料、相同的厚度,也可以成为不同的材料、不同的厚度。只要是能够通过厚膜电极4、厚膜电极8补偿半导体元件1的厚度,能够进行电连接,能够确保散热性的材料、构造即可。
作为厚膜电极8的面积,在与表面电极2的大小相同的程度或者更小时,为了作为电极发挥功能是优选的。而且,即使在表面电极2的正面形成有厚膜电极8的情况下,在半导体元件1的正面形成有未形成表面电极2而使半导体元件1的正面的一部分从树脂部件5露出的区域。
作为用树脂部件5覆盖厚膜电极8的侧面的方法,与形成于背面电极3的背面的厚膜电极4的情况相同,所以不反复说明。
这样构成的半导体装置300在背面电极3的背面设置有厚膜电极4,半导体装置400在表面电极2的正面设置有厚膜电极8,半导体装置500在背面电极3的背面设置有厚膜电极4、在表面电极2的正面设置有厚膜电极8,所以通过厚膜电极4或者厚膜电极8补偿薄的半导体元件1的膜厚,能够减轻向半导体元件1的负荷。另外,半导体装置300、400、500由于用树脂部件5覆盖半导体元件1的周围,所以半导体元件1的外周部被树脂部件5保护,能够抑制由于半导体元件1的搬运等而半导体元件1发生缺损、破裂等。进而,半导体装置300、400、500没有如以往那样在半导体元件1中仅设置有树脂部件5,所以能够防止向半导体元件1直接施加负荷。因此,半导体装置300、400、500能够减轻在搬运等中向半导体元件1施加的负荷。
图15是示出本发明的实施方式1中的半导体模块的剖面构造示意图。在图中,半导体模块2000具备半导体装置100、绝缘电路基板40、电极端子60、作为密封部件的模树脂(molded resin)70、接合材料80、冷却器90。在此,半导体模块中的上表面、下表面表示与半导体装置中的正面、背面同样的朝向。
绝缘电路基板40具备作为绝缘基板的陶瓷板41和形成于陶瓷板41的上表面以及下表面的导体层42、43。作为陶瓷板41,能够使用氮化硅(Si3N4)、氮化铝(AlN)、氧化铝、含Zr的氧化铝。特别,根据热传导性的观点,优选为AlN、Si3N4,根据材料强度的观点,更优选为Si3N4
形成于陶瓷板41的两面(上表面、下表面)的导体层42、43使用尺寸(大小)、厚度都相同的金属。但是,在导体层42、43中,为了分别形成电气电路,图案形状有时不同。另外,导体层42、43的大小小于陶瓷板41。通过使导体层42、43的大小小于陶瓷板41,能够扩大(确保)导体层42、43之间的爬电距离。进而,通过使导体层43的大小小于陶瓷板41,能够使模树脂70绕到陶瓷板41的下侧。作为导体层42、43,能够使用电气传导、热传导性优良的金属、例如铝以及铝合金、铜以及铜合金。特别,根据热传导、电气传导的观点,优选使用铜。
在陶瓷板41的上表面侧的导体层42上,例如,作为接合材料80,经由焊料(未图示),电气地接合半导体装置100。作为构成半导体装置100的材料,例如,除了硅(Si)以外,还能够应用碳化硅(SiC)。应用将他们用作基板材料的Si半导体元件或者SiC半导体元件。
在半导体装置100和绝缘电路基板40的上表面侧的导体层42的接合中,通常,作为接合材料80使用焊料。另外,接合材料80除了焊料以外,还能够应用烧结银、液相扩散材料。关于烧结银、液相扩散材料,相比于焊料材料,熔融温度更高,在冷却器90和绝缘电路基板40的下表面侧的导体层43接合时不会再熔融,半导体装置100和绝缘电路基板40的接合可靠性提高。
进而,关于烧结银、液相扩散材料,相比于焊料,熔融温度更高,所以能够实现半导体模块2000的动作温度的高温化。关于烧结银,热传导性比焊料良好,所以半导体装置100的散热性提高而可靠性提高。液相扩散材料能够以比烧结银更低的载重接合,所以工艺性良好,且能够防止接合载重所致的向半导体装置100的损伤的影响。
电极端子60被接合到半导体装置100上的预定的电极端子60接合位置。另外,电极端子60还被接合到绝缘电路基板40的上表面侧的导体层42上的预定的电极端子60接合位置。电极端子60成为从模树脂70的侧面侧向外部突出的构造。电极端子60能够使用例如将厚度0.5mm的铜板通过蚀刻、模切(die cutting)等来加工成预定的形状而得到的部件。
模树脂70对陶瓷板41、导体层42以及上述导体层43进行密封。另外,模树脂70对配置于导体层42上的半导体装置100进行密封。此时,在半导体装置100的半导体元件1的正面露出的区域中也配置模树脂70。进而,模树脂70包括电极端子60的与导体层42或者半导体装置100的连接部分而进行密封,电极端子60的一端向模树脂70的外部突出。模树脂70例如能够使用填充有二氧化硅粒子的环氧树脂/酚醛树脂硬化剂系的模树脂。
绝缘电路基板40的下表面侧的导体层43和冷却器90的接合材料80例如能够使用焊料。作为焊料,根据接合可靠性的观点,优选为Sn-Sb组成系的焊料材料。绝缘电路基板40的下表面侧的导体层43和冷却器90的接合与半导体装置100和绝缘电路基板40的接合的情况同样地,除了焊料以外,还能够应用烧结银、液相扩散材料。
作为液相扩散材料,根据接合可靠性的观点,优选为Cu-Sn组成系、Cu-Ag组成系的材料。关于烧结银,热传导性比焊料更良好,所以半导体模块2000的散热性提高而可靠性提高。另外,液相扩散材料能够以比烧结银更低的载重接合,所以工艺性良好,能够防止接合载重所致的向半导体模块2000的损伤的影响。
冷却器90例如能够使用铝以及铝合金、铜以及铜合金、AlSiC等由铝和陶瓷构成的复合材料。特别,根据热传导性、加工性、轻量的观点,优选为铝以及铝合金。在冷却器90的内部,形成有用于使为了冷却的制冷剂流过的流路。在图15中,通过设置多个冷却销91,能够更高效地冷却。作为冷却器90的构造,不限定于该构造,只要是可冷却的构造就能够应用。而且,在上述半导体模块2000中,除了半导体装置100以外,还能够适宜地应用半导体装置200、300、400、500、进而以下所示的实施方式中的半导体装置。
在如以上所述构成的半导体装置中,在半导体元件1的背面电极3的背面形成厚膜电极4,并用树脂部件5覆盖厚膜电极4的周围,所以能够减轻在半导体元件1的搬运时,施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
另外,在半导体元件1的表面电极2的正面形成厚膜电极8,并用树脂部件5覆盖厚膜电极8的周围,所以能够减轻在半导体元件1的搬运时,施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
进而,针对半导体元件1的表面电极2、背面电极3分别形成有厚膜电极4、8,所以通过半导体元件1的电极的厚膜化,促进从半导体元件1的散热,半导体装置的短路耐量也能够改善。
另外,使用铜纳米粒子、银纳米粒子的烧结材料来构成厚膜电极4、8,所以即使在厚膜电极4、8的膜厚厚的情况下,由于厚膜电极4、8成为烧结材料特有的多孔质,所以能够缓和由于线膨胀系数的差异发生的热应力,能够降低向半导体元件1的负荷。
实施方式2.
在本实施方式2中,在实施方式1中使用的树脂部件5的配置中,树脂部件5具有比厚膜电极4的背面向下部突出的形状这点不同。这样,树脂部件5比厚膜电极4的背面向下部突出,所以无需为了厚膜电极4的背面和其他部件的焊接时的高度调整而使用其他部件,能够根据树脂部件5的从厚膜电极4的背面的突出量,调整焊料高度。此外,关于其他方面,与实施方式1相同,所以省略详细的说明。
即使在成为这样的构造的情况下,在半导体元件1的背面电极3的背面设置厚膜电极4,并用树脂部件5覆盖厚膜电极4的周围,所以能够减轻在半导体元件1的搬运时,施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
图16是本发明的实施方式2中的半导体装置的平面构造示意图。
图17是示出本发明的实施方式2中的半导体装置的剖面构造示意图。图16中的单点划线DD处的剖面构造示意图是图17。在图中,半导体装置600具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、树脂部件5。图18是本发明的实施方式2中的其他半导体装置的剖面构造示意图。在图中,半导体装置700具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、树脂部件5。
在图16中,树脂部件5配置于从表面电极2的侧面至半导体元件1的外周端部的半导体元件1的正面。另外,在半导体元件1的正面的表面电极2的侧面彼此相向的之间的区域中,未配置树脂部件5,半导体元件1的正面露出。
在图17、18中,半导体装置600和半导体装置700的差异在于,厚膜电极4的剖面方向的大小(面积)不同。另外,树脂部件5的向半导体元件1的背面侧的绕进量不同。进而,在比厚膜电极4的侧面更内侧在厚膜电极4的背面的外周部也形成有树脂部件5。如图17、18所示,不论在半导体装置600、700中的哪一个的情况下,背面电极3都比半导体元件1小,但也可以形成于半导体元件1的背面的大致整个面。通过在半导体元件1的大致整个面形成背面电极3,能够使用厚膜电极4充分地扩散在半导体元件1的发热部中发生的热,易于发挥降低热阻的效果。
在图17的情况下,厚膜电极4的大小大于背面电极3,厚膜电极4的外周部(侧面)比背面电极3的外周部向外部突出。另外,作为厚膜电极4的大小,也可以小于背面电极3,配置于能够使来自半导体元件1的发热部的热高效地扩散的位置即可。因此,也可以如图18所示,形成小于背面电极3且大于半导体元件1的发热部的厚膜电极4。在该情况下,未形成厚膜电极4的背面电极3的背面的一部分用树脂部件5覆盖。但是,图17的半导体装置600相比于图18的半导体装置700,厚膜电极4和背面电极3的接触(接合)面积更大(宽),所以能够使在半导体元件1中发生的热在厚膜电极4内充分地扩散,降低热阻的效果大。
在图17中,密封部件5覆盖半导体元件1的从正面侧至背面侧的外周部,与表面电极2的侧面和背面电极3的侧面相接。另外,树脂部件5覆盖从背面电极3的侧面突出的厚膜电极4的正面侧至背面侧的外周部,树脂部件5的正面和表面电极2的正面成为同一平面。在图18中,图17所示的背面电极侧的形状不同。厚膜电极4的外形小于背面电极3的外形,树脂部件5与未形成厚膜电极4的背面电极3的背面相接。另外,树脂部件5还形成于厚膜电极4的背面的外周部。
与实施方式1的情况同样地,在这样构成的半导体装置600、700中,在背面电极3的背面设置有厚膜电极4,所以通过厚膜电极4补偿薄的半导体元件1的膜厚,能够减轻向半导体元件1的负荷。另外,半导体装置600、700用树脂部件5覆盖厚膜电极4和半导体元件1的周围,所以半导体元件1的外周部被树脂部件5保护,能够抑制由于半导体元件1的搬送等而半导体元件1发生缺损、破裂等。进而,半导体装置600、700没有如以往那样在半导体元件1中仅设置树脂部件5,所以能够防止向半导体元件1直接施加负荷。因此,半导体装置600、700能够减轻在搬送等中向半导体元件1施加负荷。
接下来,说明本实施方式2的半导体装置的制造方法。
基本上,能够通过使用在实施方式1中使用的制造工序来制造,但在本实施方式2中,向厚膜电极4的周围的树脂部件5的形成方法不同。图19是示出本发明的实施方式2中的半导体装置的制造工序的平面构造示意图。图20是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。图21是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。图22是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。图23是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。图24是示出本发明的实施方式2中的半导体装置的制造工序的剖面构造示意图。此外,能够同样地应用直至实施方式1所示的半导体元件单片化工序。
作为用树脂部件5覆盖(包围)厚膜电极4的周围的方法,有使用保护片材6通过浇灌法注入树脂部件5的方法、通过压缩模塑法将树脂部件5加压注入的方法等。
以下,说明使用保护片材6的利用浇灌法的制造方法。此外,关于半导体元件1的制造方法,能够使用与实施方式1同样的方法来制造。
在形成单片化的半导体元件1之后,如图19所示,在保护片材6上,关于半导体元件1,以将表面电极2的正面配置于保护片材6的正面上的方式,配置半导体元件1(半导体元件配置工序)。在图19中,示出将半导体元件1排列3×3个的状态,但不特别限定于该数量,半导体元件1既可以是1个,进而也可以配置3×3个以上。图19中的单点划线EE处的剖面构造示意图是图20。
接下来,如图21所示,通过浇灌法以覆盖半导体元件1的厚膜电极4的方式配置(涂敷)树脂部件5(树脂部件涂敷工序)。此时,也可以将配置有半导体元件1的保护片材6配置在如实施方式1中使用的壳体内来形成树脂部件5。
接下来,如图22、23所示,使用模具来去除不需要的部分的树脂部件5。通过用上模具71和下模具72夹住保护片材6并施加压力,将树脂部件5成形为与模具匹配的形状(树脂部件成形工序)。但是,仅通过模具无法充分地去除树脂部件5,所以为了使厚膜电极4的正面露出,使用用激光等去除在厚膜电极4的正面残存的树脂部件5的方法、用磨削、研磨等来去除树脂部件5直至厚膜电极4的正面露出的方法(金属部件露出工序)。此外,图中的箭头表示上模具71、下模具72的移动方向。
接下来,将树脂部件5与成形的形状匹配地切断(树脂部件切断工序),从保护片材6拆下半导体元件1(半导体元件拆卸工序)。由此,形成如图24所示的构造的半导体装置600。通过这样构成,即使是搬运困难的薄的半导体元件1,由于在厚膜电极4的周围配置有树脂部件5,所以不会触碰半导体元件1而能够进行搬运。
在如以上所述构成的半导体装置中,在半导体元件1的背面电极3形成厚膜电极4,并用树脂部件5覆盖厚膜电极4的周围,所以能够减轻在半导体元件1的搬运时,施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
另外,在半导体元件1的正面的表面电极2的正面形成厚膜电极8,并用树脂部件5覆盖厚膜电极8的周围,所以能够减轻在半导体元件1的搬运时,施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
进而,针对半导体元件1的表面电极2、背面电极3分别形成有厚膜电极4、8,所以通过半导体元件1的电极的厚膜化,促进从半导体元件1的散热,半导体装置的短路耐量也能够改善。
另外,使用铜纳米粒子、银纳米粒子的烧结材料来构成厚膜电极4、8,所以即使在厚膜电极4、8的膜厚厚的情况下,由于厚膜电极4、8成为烧结材料特有的多孔质,所以能够缓和由于线膨胀系数的差异发生的热应力,能够降低向半导体元件1的负荷。
进而,在需要将半导体装置600、700连接到冷却器而使半导体元件1的发热冷却的情况下,还能够调整树脂部件5的突出量,来进行其接合材料的高度调整。
实施方式3.
在本实施方式3中,在实施方式1中使用的厚膜电极4和树脂部件5的配置中,使厚膜电极4大于半导体元件1这点不同。另外,以仅与厚膜电极4相接的方式配置树脂部件5这点不同。此外,关于其他方面,与实施方式1相同,所以省略详细的说明。
即使在成为这样的构造的情况下,在背面电极3的背面形成厚膜电极4,并用树脂部件5覆盖厚膜电极4的周围,所以能够在半导体元件1的搬运时减轻施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
图25是本发明的实施方式3中的半导体装置的平面构造示意图。图26是示出本发明的实施方式3中的半导体装置的剖面构造示意图。图25中的单点划线FF处的剖面构造示意图是图26。在图中,半导体装置800具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、树脂部件5。
厚膜电极4形成于背面电极3的背面。厚膜电极4的外形大于半导体元件1的外形,厚膜电极4的外周部形成比半导体元件1的外周部向外部突出的形状。即,厚膜电极4大于半导体元件1。
树脂部件5是与厚膜电极4的侧面相接地包围厚膜电极4的周围而形成的。另外,树脂部件5是使厚膜电极4的背面的一部分露出而在厚膜电极4的背面的外周部形成的。为了使表面电极2的正面和厚膜电极4的背面分别可电连接而露出地形成树脂部件5。
接下来,说明本实施方式3的半导体装置的制造方法。
在本实施方式3中,也能够同样地应用直至实施方式1所示的半导体元件单片化工序。
图27是示出本发明的实施方式3中的半导体装置的制造工序的剖面构造示意图。图28是示出本发明的实施方式3中的半导体装置的制造工序的剖面构造示意图。图29是示出本发明的实施方式3中的半导体装置的制造工序的剖面构造示意图。图30是示出本发明的实施方式3中的半导体装置的制造工序的剖面构造示意图。
以下,说明使用保护片材6的利用浇灌法的制造方法。此外,关于半导体元件1的制造方法,能够使用与实施方式1同样的方法来制造。
在形成单片化的半导体元件1之后,如图27所示,在保护片材6上,关于半导体元件1,以将表面电极2的正面配置于保护片材6的正面上的方式,配置半导体元件1(半导体元件配置工序)。在图27中,作为剖面形状,示出将半导体元件1排列3个的状态,但不特别限定于该数量,半导体元件1既可以是1个,进而也可以配置3×3个以上。
在将半导体元件1的表面电极2的正面配置于保护片材6上之后,通过浇灌法,以覆盖至半导体元件1的厚膜电极4的侧面的方式,配置(涂敷)树脂部件5(树脂涂敷工序)。此时,也可以将配置有半导体元件1的保护片材6配置在如实施方式1中使用的壳体内来形成树脂部件5。在此,为了将树脂部件5配置成如图27所示的形状,通过调整树脂部件5的粘度、填料量、线膨胀系数以及带厚膜电极4的半导体元件1的配置,能够使树脂部件5不进入至半导体元件1的周围而覆盖厚膜电极4的周围。
之后,为了从厚膜电极4被树脂部件5覆盖的状态,使厚膜电极4的电极面(背面)露出,需要将厚膜电极4的背面的树脂部件5去除某种程度。作为将该树脂部件5去除至预定的厚度的方法,有用激光等去除的方法、针对树脂部件5进行磨削、研磨等直至厚膜电极4的背面露出的方法等。
例如,图28示出用磨削、研磨去除树脂部件5的情况的状态。也能够在该状态下直接搬送。进而,还能够用切割等将树脂部件5切断,从保护片材6将半导体装置800逐个取出。将取出时也包含在内,能够不碰到易于损坏的半导体元件1而用树脂部件5的部分搬运。
接下来,如图28所示,使用上模具73,去除厚膜电极4的背面上的不需要的部分的树脂部件5。通过用上模具73对配置于保护片材6上的施加压力,与上模具73匹配地对树脂部件5进行成形(树脂部件成形工序)。由此,厚膜电极4的背面上的树脂部件5几乎消失。进而,通过用激光等去除在厚膜电极4的背面上稍微残留的树脂部件5,能够使厚膜电极4的电极面露出。另外,通过从最初开始利用压缩模塑等使用模具将树脂部件5加压注入,也能够形成同样的形状。
接下来,与成形的形状匹配地切断树脂部件5(树脂部件切断工序),从保护片材6将半导体元件1拆下(半导体元件拆卸工序)。由此,形成如图30所示的构造的半导体装置800。通过这样构成,即使是搬运困难的薄的半导体元件1,在半导体元件1的背面电极3的背面配置有厚膜电极4,且在厚膜电极4的周围配置有树脂部件5,所以不会触碰半导体元件1而能够进行搬运。
在本实施方式3中,以在保护片材6上排列半导体元件1的方法为例子示出,但当然也可以是在浇灌中,不使用保护片材6,在壳体等中配置半导体元件1而在该状态下使树脂部件5流入的方法。
在如以上所述构成的半导体装置中,在半导体元件1的背面电极3的背面形成厚膜电极4,并用树脂部件5覆盖厚膜电极4的周围,所以能够减轻在半导体元件1的搬运时施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
另外,使用铜纳米粒子、银纳米粒子的烧结材料来构成厚膜电极4,所以即使在厚膜电极4的膜厚厚的情况下,由于厚膜电极4成为烧结材料特有的多孔质,所以能够缓和由于线膨胀系数的差异发生的热应力,能够降低向半导体元件1的负荷。
实施方式4.
在本实施方式4中,在实施方式3中使用的树脂部件5的配置中,将树脂部件5的高度设为成为与表面电极2的正面相同的平面的高度这点不同。此外,关于其他方面,将效果包含在内与实施方式3相同,所以省略详细的说明。
即使在成为这样的构造的情况下,在背面电极3的背面形成厚膜电极4,且用树脂部件5覆盖厚膜电极4的周围,所以能够减轻在半导体元件1的搬运时施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。另外,通过以包围半导体元件1的侧面的方式配置树脂部件5,能够避免向半导体元件1的从半导体元件1的侧面侧的接触,能够抑制半导体元件1的缺损等。
图31是本发明的实施方式4中的半导体装置的平面构造示意图。图32是示出本发明的实施方式4中的半导体装置的剖面构造示意图。图31中的单点划线GG处的剖面构造示意图是图32。在图中,半导体装置900具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、树脂部件5。
厚膜电极4的外形大于半导体元件1的外形,厚膜电极4的外周部形成比半导体元件1的外周部向外部突出的形状。
在图32中,树脂部件5是与厚膜电极4的侧面相接地包围厚膜电极4的周围而形成的。另外,树脂部件5向半导体元件1的正面侧突出,包围半导体元件1的周围。进而,此时的向半导体元件1的正面侧突出的树脂部件5的高度是成为与表面电极2的正面相同的平面的高度。另外,树脂部件5还形成于厚膜电极4的背面侧。此时,使厚膜电极4的背面的一部分露出而在厚膜电极4的背面的外周部形成有树脂部件5。为了使表面电极2的正面和厚膜电极4的背面分别可电连接而露出地形成树脂部件5。
接下来,说明本实施方式4的半导体装置的制造方法。
能够同样地应用直至实施方式1所示的半导体元件单片化工序。
图33是示出本发明的实施方式4中的半导体装置的制造工序的剖面构造示意图。图34是示出本发明的实施方式4中的半导体装置的制造工序的剖面构造示意图。图35是示出本发明的实施方式4中的半导体装置的制造工序的剖面构造示意图。图36是示出本发明的实施方式4中的半导体装置的制造工序的剖面构造示意图。
此外,关于半导体元件1的制造方法,能够使用与实施方式1同样的方法来制造。
在形成单片化的半导体元件1之后,如图33所示,在下模具74内使表面电极2的正面与下模具74的底面相接地配置半导体元件1(半导体元件配置工序)。在图33中,作为剖面形状,示出将半导体元件1配置1个的状态,但不特别限定于该数量,半导体元件1既可以是1个,进而也可以配置3×3个以上。
接下来,如图34所示,在将半导体元件1配置于下模具74内之后,通过浇灌法以覆盖半导体元件1的厚膜电极4的方式配置(涂敷)树脂部件5(树脂涂敷工序)。在此,通过调整注入到下模具74内的树脂部件5的粘度、填料量、线膨胀系数以及带厚膜电极4的半导体元件1的配置,树脂部件5被配置成不进入至半导体元件1的周围而包围形成有厚膜电极4的半导体元件1的周围。
接下来,如图35所示,使用上模具75,去除厚膜电极4的背面上的不需要的部分的树脂部件5。通过使用上模具75对配置于下模具74内的半导体元件1施加压力,与下模具74匹配地对树脂部件5进行成形(树脂部件形成工序)。由此,厚膜电极4的背面上的树脂部件5几乎消失。进而,通过用激光等去除在厚膜电极4的背面上稍微残留的树脂部件5,能够使厚膜电极4的背面露出。另外,也可以在用上模具75去除厚膜电极4的背面上的不需要的树脂部件5之后,在从下模具74取出半导体元件1之后,在表面电极2附有树脂部件5的情况下,用激光等去除残渣,使表面电极2的正面、厚膜电极4的背面露出。
通过经由这些工序,形成如图36所示的构造的半导体装置900(半导体元件取出工序)。通过这样构成,即使是搬运困难的薄的半导体元件1,由于在厚膜电极4的周围配置有树脂部件5,所以不会触碰半导体元件1而能够进行搬运。
图37是示出本发明的实施方式4中的其他半导体装置的剖面构造示意图。在图中,半导体装置1000具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、树脂部件5。
厚膜电极4的外形大于半导体元件1的外形,形成比半导体元件1的外周部向外部突出的形状。
树脂部件5是与厚膜电极4的侧面相接地包围厚膜电极4的周围而形成的。另外,树脂部件5使厚膜电极4的背面整个面露出而向半导体元件1的正面侧突出。进而,树脂部件5的高度是成为与表面电极2的正面相同的平面的高度。另外,树脂部件5未形成于厚膜电极4的背面侧。这点是与半导体装置900的差异。
在如以上所述构成的半导体装置中,在半导体元件1的背面电极3的背面形成厚膜电极4,且用树脂部件5覆盖半导体元件1和厚膜电极4的周围,所以能够减轻在半导体元件1的搬运时施加到半导体元件1的负荷,能够抑制半导体元件1的缺损,能够容易地进行薄的半导体元件1的搬送等。
进而,针对半导体元件1的背面电极3形成有厚膜电极4,所以通过半导体元件1的电极的厚膜化,促进从半导体元件1的散热,半导体装置的短路耐量也能够改善。
另外,使用铜纳米粒子、银纳米粒子的烧结材料来构成厚膜电极4,所以即使在厚膜电极4的膜厚厚的情况下,由于厚膜电极4成为烧结材料特有的多孔质,所以能够缓和由于线膨胀系数的差异发生的热应力,能够降低向半导体元件1的负荷。
实施方式5.
在本实施方式5中,在实施方式1中使用的树脂部件5的配置中,将树脂部件5的高度设为成为与形成于表面电极2的正面的厚膜电极8的正面相同的平面的高度这点不同。另外,形成于背面电极3的背面的厚膜电极4的大小不同。此外,关于其他方面,将效果包含在内与实施方式1相同,所以省略详细的说明。
即使在成为这样的构造的情况下,在背面电极3的背面形成厚膜电极4,且用树脂部件5覆盖厚膜电极4的周围,所以能够减轻在半导体元件1的搬运时施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
图38是本发明的实施方式5中的半导体装置的剖面构造示意图。在图中,半导体装置1100具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极4、8、树脂部件5。
厚膜电极4形成于背面电极3的背面,厚膜电极4的外形大于半导体元件1的外形,形成比半导体元件1的外周部(侧面)向外部突出的形状。
厚膜电极8形成于表面电极2的正面。另外,厚膜电极8的大小是与表面电极2的大小相同的大小。作为厚膜电极8的材料,能够使用铜纳米粒子、银纳米粒子等的烧结材料来形成。也可以使用与厚膜电极8相同的材料来形成厚膜电极4的材料。
树脂部件5与厚膜电极4、厚膜电极8的侧面相接地,包围厚膜电极4、厚膜电极8的周围而形成。树脂部件5的高度是成为与厚膜电极8的正面相同的平面的高度。另外,树脂部件5未形成于厚膜电极4的背面侧。进而,树脂部件5使形成于表面电极2的正面的厚膜电极8的正面露出,并使形成于背面电极3的背面的厚膜电极4的背面露出。另外,树脂部件5与面对半导体元件1的外周的表面电极2的侧面、形成于表面电极2的正面的厚膜电极8的侧面、以及背面电极3的侧面相接,覆盖从背面电极3的侧面向外周部方向突出并形成于背面电极3的背面的厚膜电极4的正面和半导体元件1的外周部。
该半导体装置1100能够通过适宜地组合上述实施方式1至实施方式4的制造工序来制作。
例如,在半导体晶片状态下,形成表面电极2、背面电极3。然后,在表面电极2的正面上接合厚膜电极8。在从半导体晶片使半导体元件1单片化之后,在背面电极3的背面上接合厚膜电极4。接下来,在用保护片材6保护表面电极2的正面侧之后,对树脂部件5进行浇灌而用模具来成形、或者用压缩模塑等对树脂部件5进行成形。接下来,通过磨削、研磨,去除厚膜电极8的正面上的树脂部件5。接下来,通过针对每个半导体装置1100进行分割,剥离表面电极2的正面的保护片材,形成半导体装置1100。
在如以上所述构成的半导体装置中,在半导体元件1的表面电极2的正面形成厚膜电极8,在背面电极3的背面形成厚膜电极4,且用树脂部件5覆盖厚膜电极4、厚膜电极8的周围,所以能够减轻在半导体元件1的搬运时施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
进而,针对半导体元件1的表面电极2、背面电极3分别形成有厚膜电极4、厚膜电极8,所以通过半导体元件1的电极的厚膜化,促进从半导体元件1的散热,半导体装置的短路耐量也能够改善。
另外,使用铜纳米粒子、银纳米粒子的烧结材料来构成厚膜电极8,所以即使在厚膜电极8的膜厚厚的情况下,由于厚膜电极4成为烧结材料特有的多孔质,所以能够缓和由于线膨胀系数的差异发生的热应力,能够降低向半导体元件1的负荷。
实施方式6.
在本实施方式6中,仅在实施方式1中使用的表面电极2的正面上形成厚膜电极8,在树脂部件5的配置中,使树脂部件5的高度高于厚膜电极8的正面的高度这点不同。此外,关于其他方面,将效果包含在内与实施方式1相同,所以省略详细的说明。
即使在成为这样的构造的情况下,用树脂部件5覆盖厚膜电极8的周围,所以能够减轻在半导体元件1的搬运时施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
图39是本发明的实施方式6中的半导体装置的剖面构造示意图。在图中,半导体装置1200具备半导体元件1、表面电极2、背面电极3、作为金属部件的厚膜电极8、树脂部件5。
厚膜电极8形成于表面电极2的正面。另外,厚膜电极8的大小是与表面电极2的大小相同的大小。作为厚膜电极8的材料,能够使用铜纳米粒子、银纳米粒子等烧结材料来形成。
树脂部件5与厚膜电极8的侧面相接地,包围厚膜电极8的周围而形成。另外,树脂部件5使厚膜电极8的正面露出,与面对半导体元件1的外周的表面电极2的侧面和背面电极3的侧面相接。进而,树脂部件5覆盖从背面电极3的侧面向外周部方向突出的半导体元件1的外周部。树脂部件5的高度高于厚膜电极8的正面。通过使树脂部件5的高度高于厚膜电极8的正面,能够从损伤等保护半导体元件1的搬送时等的厚膜电极8的正面侧。
该半导体装置1200能够通过适宜地组合上述实施方式1至实施方式4的制造工序来制作。
例如,在半导体晶片10状态下,在预定的区域中形成表面电极2、背面电极3。接下来,从半导体晶片10使半导体元件1单片化。在单片化为半导体元件1之后,对树脂部件5进行浇灌而通过模具使表面电极2的正面上的树脂部件5变薄。另外,用压缩模塑等对半导体元件1进行树脂密封。之后,用激光等去除表面电极2的正面上的树脂部件5。接下来,在用树脂部件5包围周围且开口的表面电极2的正面上,通过膏、墨涂敷法等,将铜纳米粒子、银纳米粒子供给到表面电极2的正面上并烧结,而形成厚膜的厚膜电极8。通过经由这样的工序,形成半导体装置1200。
在如以上所述构成的半导体装置中,在半导体元件1的表面电极2的正面形成厚膜电极8,且用树脂部件5覆盖厚膜电极8的周围,所以能够减轻在半导体元件1的搬运时施加到半导体元件1的负荷,能够容易地进行薄的半导体元件1的搬送等。
另外,使用铜纳米粒子、银纳米粒子的烧结材料来构成厚膜电极8,所以即使在厚膜电极8的膜厚厚的情况下,由于厚膜电极8成为烧结材料特有的多孔质,所以能够缓和由于线膨胀系数的差异发生的热应力,能够降低向半导体元件1的负荷。
进而,针对半导体元件1的表面电极2形成有厚膜电极8,所以通过半导体元件1的电极的厚膜化,促进从半导体元件1的散热,能够改善短路耐量。
上述实施方式应被理解为在所有方面仅为例示而不是限制性的。本发明的范围不是由上述实施方式的范围示出而是由权利要求书示出,包括与权利要求书均等的意义以及范围内的所有变更。
另外,也可以通过适宜地组合在上述实施方式中公开的多个构成要素来形成发明。

Claims (12)

1.一种半导体装置,具备:
薄的半导体元件,在正面侧具有表面电极并在背面侧具有背面电极;
金属部件,厚度是所述半导体元件的厚度以上,形成于所述表面电极的正面或者所述背面电极的背面中的至少一方;以及
树脂部件,使所述半导体元件的所述正面的一部分露出,与所述金属部件的侧面相接地包围所述金属部件的周围。
2.根据权利要求1所述的半导体装置,其中,
所述树脂部件包围所述半导体元件的周围。
3.根据权利要求2所述的半导体装置,其中,
所述树脂部件与所述半导体元件的侧面相接,覆盖所述半导体元件的所述正面或者所述半导体元件的所述背面中的至少一方的外周部。
4.根据权利要求1至3中的任意一项所述的半导体装置,其中,
所述金属部件是使所述金属部件的正面与所述背面电极的所述背面相接而形成的,且大于所述背面电极。
5.根据权利要求4所述的半导体装置,其中,
所述树脂部件覆盖所述金属部件的所述正面或者所述金属部件的背面中的至少一方的外周部。
6.根据权利要求3所述的半导体装置,其中,
所述金属部件小于所述背面电极,使所述金属部件的正面与所述背面电极的所述背面相接而形成所述金属部件,
所述树脂部件与所述背面电极的所述背面相接。
7.根据权利要求3所述的半导体装置,其中,
所述金属部件是使所述金属部件的背面与所述表面电极的所述正面相接而形成的,所述树脂部件的高度高于或者低于所述金属部件的正面的高度。
8.根据权利要求1至7中的任意一项所述的半导体装置,其中,
所述半导体元件的厚度是30μm以上且150μm以下。
9.根据权利要求1至8中的任意一项所述的半导体装置,其中,
所述厚膜电极的厚度是使所述厚膜电极的弯曲刚度成为被形成所述厚膜电极的所述半导体元件的弯曲刚度以上的厚度。
10.一种半导体装置的制造方法,具备:
电极形成工序,在薄的半导体晶片的正面形成表面电极并在背面形成背面电极;
金属部件形成工序,在所述表面电极的正面或者所述背面电极的背面中的至少一方形成金属部件;
半导体元件单片化工序,使所述半导体晶片单片化为半导体元件;以及
树脂部件涂敷工序,使所述半导体元件的所述正面的一部分露出,与所述金属部件的侧面相接地用树脂部件包围所述金属部件的周围。
11.根据权利要求10所述的半导体装置的制造方法,其中,具备:
半导体元件配置工序,将所述表面电极的所述正面配置到保护片材上;以及
半导体元件拆卸工序,从所述保护片材拆下所述半导体元件。
12.一种半导体模块,具有权利要求1至9中的任意一项所述的半导体装置,该半导体模块具备:
绝缘基板,搭载有所述半导体装置;
密封部件,对所述半导体装置和所述绝缘基板进行密封;以及
冷却器,与所述绝缘基板接合。
CN201880015536.7A 2017-03-08 2018-01-15 半导体装置、其制造方法以及半导体模块 Active CN110383439B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017043893 2017-03-08
JP2017-043893 2017-03-08
PCT/JP2018/000848 WO2018163599A1 (ja) 2017-03-08 2018-01-15 半導体装置、その製造方法および半導体モジュール

Publications (2)

Publication Number Publication Date
CN110383439A true CN110383439A (zh) 2019-10-25
CN110383439B CN110383439B (zh) 2023-04-28

Family

ID=63448898

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880015536.7A Active CN110383439B (zh) 2017-03-08 2018-01-15 半导体装置、其制造方法以及半导体模块

Country Status (5)

Country Link
US (1) US11264318B2 (zh)
JP (2) JP6477975B2 (zh)
CN (1) CN110383439B (zh)
DE (1) DE112018001239T5 (zh)
WO (1) WO2018163599A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7228485B2 (ja) * 2019-06-28 2023-02-24 日立Astemo株式会社 半導体装置およびその製造方法
USD1021831S1 (en) * 2021-03-23 2024-04-09 Rohm Co., Ltd. Power semiconductor module
USD1030686S1 (en) * 2021-03-23 2024-06-11 Rohm Co., Ltd. Power semiconductor module
JP1696315S (ja) * 2021-03-23 2021-10-04 電力用半導体素子

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298211A (ja) * 1996-05-08 1997-11-18 Mitsubishi Electric Corp 圧接型半導体装置およびその製造方法
JP2005064475A (ja) * 2003-07-25 2005-03-10 Sharp Corp 窒化物系化合物半導体発光素子およびその製造方法
CN101075588A (zh) * 2006-05-16 2007-11-21 台湾积体电路制造股份有限公司 半导体结构、半导体晶片及其制造方法
US20100133666A1 (en) * 2008-12-02 2010-06-03 Infineon Technologies Ag Device including a semiconductor chip and metal foils
CN102881659A (zh) * 2011-07-14 2013-01-16 三菱电机株式会社 半导体装置以及半导体装置的制造方法
US20130241040A1 (en) * 2012-03-14 2013-09-19 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2015220382A (ja) * 2014-05-20 2015-12-07 三菱電機株式会社 パワーモジュール

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU8403075A (en) 1974-08-27 1977-02-24 Auto-Bake Pty Limited A food processing oven
JPS54126577U (zh) * 1978-02-24 1979-09-04
JPS54126577A (en) 1978-03-24 1979-10-01 Nec Corp Breakdown voltage measuring apparatus of electronic parts
JPS54177272U (zh) * 1978-05-31 1979-12-14
US4388635A (en) 1979-07-02 1983-06-14 Hitachi, Ltd. High breakdown voltage semiconductor device
JPS56124265A (en) 1980-03-05 1981-09-29 Hitachi Ltd Semiconductor device
CN1322376A (zh) * 1998-08-07 2001-11-14 株式会社日立制作所 扁平型半导体装置、其制造方法及使用该装置的变换器
JP2000058717A (ja) * 1998-08-17 2000-02-25 Hitachi Ltd 平型半導体装置、及びこれを用いた変換器
US6809348B1 (en) 1999-10-08 2004-10-26 Denso Corporation Semiconductor device and method for manufacturing the same
JP3695314B2 (ja) 2000-04-06 2005-09-14 株式会社デンソー 絶縁ゲート型パワーic
JP2001350266A (ja) * 2000-06-09 2001-12-21 Sumitomo Chem Co Ltd レジスト組成物の製造方法
DE102004012818B3 (de) 2004-03-16 2005-10-27 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauelements
JP2009200338A (ja) * 2008-02-22 2009-09-03 Renesas Technology Corp 半導体装置の製造方法
US8450845B2 (en) 2008-04-09 2013-05-28 Fuji Electric Co., Ltd. Semiconductor device
JP5588137B2 (ja) * 2009-09-14 2014-09-10 新光電気工業株式会社 半導体装置の製造方法
JP5126278B2 (ja) 2010-02-04 2013-01-23 株式会社デンソー 半導体装置およびその製造方法
US8513771B2 (en) 2010-06-07 2013-08-20 Infineon Technologies Ag Semiconductor package with integrated inductor
US8749029B2 (en) * 2012-02-15 2014-06-10 Infineon Technologies Ag Method of manufacturing a semiconductor device
JP2013183104A (ja) * 2012-03-02 2013-09-12 Toyota Industries Corp 半導体装置
US8604610B1 (en) * 2012-06-13 2013-12-10 Fairchild Semiconductor Corporation Flexible power module semiconductor packages
JP6699111B2 (ja) 2015-08-18 2020-05-27 富士電機株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298211A (ja) * 1996-05-08 1997-11-18 Mitsubishi Electric Corp 圧接型半導体装置およびその製造方法
JP2005064475A (ja) * 2003-07-25 2005-03-10 Sharp Corp 窒化物系化合物半導体発光素子およびその製造方法
CN101075588A (zh) * 2006-05-16 2007-11-21 台湾积体电路制造股份有限公司 半导体结构、半导体晶片及其制造方法
US20070267724A1 (en) * 2006-05-16 2007-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer and methods of manufacturing same
US20100133666A1 (en) * 2008-12-02 2010-06-03 Infineon Technologies Ag Device including a semiconductor chip and metal foils
CN102881659A (zh) * 2011-07-14 2013-01-16 三菱电机株式会社 半导体装置以及半导体装置的制造方法
US20130241040A1 (en) * 2012-03-14 2013-09-19 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2013219324A (ja) * 2012-03-14 2013-10-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2015220382A (ja) * 2014-05-20 2015-12-07 三菱電機株式会社 パワーモジュール

Also Published As

Publication number Publication date
US11264318B2 (en) 2022-03-01
DE112018001239T5 (de) 2019-12-12
JP2019091915A (ja) 2019-06-13
JP6656439B2 (ja) 2020-03-04
JP6477975B2 (ja) 2019-03-06
US20210296226A1 (en) 2021-09-23
WO2018163599A1 (ja) 2018-09-13
CN110383439B (zh) 2023-04-28
JPWO2018163599A1 (ja) 2019-03-14

Similar Documents

Publication Publication Date Title
US10510640B2 (en) Semiconductor device and method for manufacturing semiconductor device
CN109216313B (zh) 具有包括钎焊的导电层的芯片载体的模制封装
CN110383439A (zh) 半导体装置、其制造方法以及半导体模块
KR100957078B1 (ko) 전기적으로 절연된 전력 장치 패키지
WO2016136457A1 (ja) パワーモジュール
US8987875B2 (en) Balanced stress assembly for semiconductor devices
JP2016012741A (ja) 半導体装置およびその形成方法
US20140063757A1 (en) Joint structure of package members, method for joining same, and package
US20240079384A1 (en) Semiconductor package and semiconductor device
EP3425660A1 (en) Semiconductor device
JP7018756B2 (ja) パワーモジュール用基板およびパワーモジュール
JP2017212362A (ja) 回路基板集合体、電子装置集合体、回路基板集合体の製造方法および電子装置の製造方法
WO2019116910A1 (ja) 半導体装置および半導体装置の製造方法
JP6317178B2 (ja) 回路基板および電子装置
JP2005506702A (ja) 電子的な構成群をパッケージングするための方法およびマルチチップパッケージ
JP7017098B2 (ja) 半導体装置
US11715767B2 (en) Silicon carbide semiconductor device
US11869857B2 (en) Semiconductor package component
US20230005846A1 (en) Semiconductor device and a method of manufacture
US11798868B2 (en) Metal tab for chip assembly
US20230326876A1 (en) Thermal performance improvement and stress reduction in semiconductor device modules
JPH0637209A (ja) 半導体装置
JP2015095619A (ja) モールドパッケージ
JP2015026725A (ja) 半導体素子収納用パッケージおよびこれを備えた実装構造体
CN116913885A (zh) 半导体器件组件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant