JP2005506702A - 電子的な構成群をパッケージングするための方法およびマルチチップパッケージ - Google Patents
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Abstract
Description
【0001】
背景技術
本発明は、電子的な構成素子のパッケージングに関する。本発明は特に、少なくとも1つのパワー半導体チップと少なくとも1つのロジックチップとから成る電子的な構成群をパッケージングするためのマルチチップパッケージに関する。
【0002】
電子的な構成素子、特に半導体構成素子の設計時に、パワー半導体チップおよびロジックチップを互いに別々のチップとして構成することは有利である。それというのは、適当な半導体プロセスを個別的に両機能性(パワー半導体チップ指向の機能性もしくはロジックチップ指向の機能性)のために最適化できるからである。
【0003】
その反面、電子的な構成群内で一般には少なくとも1つのロジックチップと少なくとも1つのパワー半導体チップとが、特別な回路機能を構成するために組み合わされている。
【0004】
それにより、両チップ形式、すなわちパワー半導体チップとロジックチップとを1つの機能的なユニットとして、1つのコンパクトなケースもしくは1つのコンパクトなパッケージ内で統合できることは経済的に有利であって、それにより、全体的な構造サイズを減じることができ、しかも、ロジックチップとパワー半導体チップとから成る電子的な構成群の装着時の手間を減じることができる。その際、コンパクトなケースもしくはコンパクトなパッケージは、その中に含まれる電子的な構成群を使用時の周囲条件から保護するために役立つ一方で、パワー半導体チップおよび/またはロジックチップ相互の、および基板との、電気的かつ熱的なコンタクト形成が実現されなければならない。
【0005】
その際、特にパワー半導体チップにおいて高い消散もしくは損失パワー(Verlustleistung)が生じ、消散は例えばパワー半導体チップの背面を介して周囲もしくは熱伝導性の基板に放出されなければならず、そのようにして、パワー半導体チップの過熱は回避される。
【0006】
従来慣用の形式で、パワー半導体チップは、一般的には金属から成る基板の一面にはんだ付けされ、その際、基板は、パワー半導体チップをその背面を介して電気的に外部の回路ユニットに結合するために、単数または複数の接続ユニットを備えて形成されている。パワー半導体チップの別の結合・接続は、金属から成るコンタクトラグを備えた別の接続ユニットを介して行われて、外部へと導かれる。電子的な構成群をモールド材料(例えばプラスチック封止材料もしくはプラスチック注型材料)で封止した後、パワー半導体チップの接続ユニットならびに基板の接続ユニットは自由に接近可能であり、つまり、該当する接続ユニットはプラスチックで覆われていない。
【0007】
ロジックチップがパワー半導体チップと一緒に唯一のパッケージ内に配置されるべき場合、背景技術では、金属の基板が少なくとも1つのパワー半導体チップの少なくとも1つの電位を案内してしまうという問題が生じ、その際、数100ボルトの電位差もしくは電圧が発生する恐れがあり、この電位差もしくは電圧はロジックチップの機能性を損ねる可能性があるばかりでなく、ロジックチップを完全に破壊してしまうこともある。
【0008】
さらに、この電圧が過渡的に強く変動し得ることは欠点であって、このことは、ロジックチップが高い過渡的な電圧に耐えなければならないということにつながる。このために、不都合にも手間のかかる遮蔽手段がロジックチップに必要である。
【0009】
ロジックチップを生ぜしめるために使用される半導体プロセスが付加的に、高い逆電圧(Sperrspannung)のために設計されなければならないことは不都合である。
【0010】
これらの問題の回避を試みる方法がドイツ連邦共和国特許出願公開第19716674号明細書に記載されている。この方法では、ケース内にパッケージングされた回路モジュール(ロジックチップおよびパワー半導体チップ)を、複数の、電気的に互いに絶縁された基板上に配分する。このことにより、高い電圧もしくは電位差を、敏感なロジックチップから遠ざけることが可能になる。背景技術による上記方法の欠点は、複数の、電気的に互いに絶縁された基板がケース内に相並んで配置されなければならない点にあって、その結果、所定の基板面積において、唯一の(電気伝導性で金属から成る)基板の存在時に比べて小さな全構成素子面積しかパッケージングできない。それとうのは、回路モジュールが相互にもしくは基板の縁部から十分な絶縁間隔を有していなければならないからである。
【0011】
背景技術による、回路モジュールをパッケージングするための別の方法および装置が、文献『PCIM2000,Conference Proceedings,PC7.2』に、「Power Semiconductor Packaging−Problem or ressource?,From the state of the art to future trends」というタイトルの下で記載されており、ここでは金属の基板の代わりに、メタライジングされたセラミック基板が使用される。
【0012】
基板におけるメタライジングの適当な構造化により、電力用チップもしくはロジックチップの背面の電気的な減結合、つまり切り離しが達成される。この方法および装置の欠点は、セラミックがパッケージの熱伝導度を減じてしまう点にあり、このことにより、回路モジュールからの熱導出は困難になる。上記方法の別の欠点はセラミックの手間のかかる製作にあり、このことにより、モジュールパッケージは、唯一の金属の基板に依拠したモジュールパッケージよりもハイコストになる。
【0013】
したがって本発明の課題は、少なくとも1つのロジックチップと少なくとも1つのパワー半導体チップとを、金属から成る単一の基板上で1つのマルチチップパッケージ内で組み合わせる、回路モジュールをパッケージングする方法およびマルチチップパッケージを提供することである。
【0014】
発明の利点
本発明は、請求項1に記載された、電子的な構成群をパッケージングするための方法と、請求項10、11、12の特徴部に記載された特徴を備えたマルチチップパッケージとを提供する。
【0015】
本発明の別の構成は従属請求項に記載されている。
【0016】
本発明の主要なアイデアは、例えばロジックチップおよびパワー半導体チップのような種々異なる回路モジュールが1つの共通のパッケージ内で組み合わされることにあって、その際、少なくとも1つのロジックチップと少なくとも1つのパワー半導体チップとは1つの共通の、一般的には金属から成る基板上に配置される。
【0017】
本発明の特別な利点は、所定のケースサイズで、背景技術における個々のモジュールのために別個の基板を備えたパッケージにおいて実現できる全チップ面積よりも大きな全チップ面積をパッケージングできる点にある。
【0018】
本発明による、電子的な構成群をパッケージングするための方法は主に以下のステップを有している:
a)少なくとも1つのパワー半導体チップを基板上に第1のはんだ材料により搭載し、
b)少なくとも1つのロジックチップを基板上に搭載するが、その際に、ロジックチップと基板とを、電気絶縁が少なくとも1つのロジックチップと基板との間に提供されるように配置し、
c)少なくとも1つのロジックチップを少なくとも1つのパワー半導体チップに信号伝送線路を用いて接続し、かつ少なくとも1つのロジックチップおよび少なくとも1つのパワー半導体チップをそれぞれ対応する第1および第2の接続ユニットに接続し、
d)少なくとも1つのパワー半導体チップと少なくとも1つのロジックチップとから成る電子的な構成群を、モールド材料もしくはプラスチック注型材料を用いてパッケージングし、それにより、マルチチップパッケージを保持し、かつマルチチップパッケージ内に存在するパワー半導体チップおよびロジックチップを環境影響から保護できるようにする。
【0019】
有利には、パワー半導体チップおよびロジックチップの接続のための第1および第2の接続ユニットと、基板の電気的な接続のための、少なくとも1つの基板接続ユニットとは露出されたままである。
【0020】
従属請求項には、本発明のその都度の対象の有利な変化形および改良形が見出せる。
【0021】
本発明の別の有利な構成では、ロジックチップの、基板からの電気絶縁を、ロジックチップに被着された誘電体の層により提供する。有利には、誘電体の層もしくは誘電性の絶縁層がロジックチップの部分または全体を基板から絶縁し、その際、誘電体の層にはメタライジング層が、ロジックチップ・層・配置を金属の基板にはんだ結合するために用意される。
【0022】
本発明の別の有利な構成では、ロジックチップの、基板からの電気絶縁を、ロジックチップを基板に電気絶縁性の接着剤を用いて接着することにより提供する。有利には、ロジックチップの部分または全体がロジックチップと金属製の基板との間の接着層により絶縁される。
【0023】
本発明のさらに別の有利な構成では、ロジックチップを基板から電気絶縁するために、電気絶縁性のスペーサを、接着剤から成る接着層内に埋設する。それにより、一様な間隔がロジックチップと基板との間に用意されることができる。
【0024】
本発明のさらに別の有利な構成では、少なくとも1つのロジックチップを、該ロジックチップの誘電体の層に被着されたメタライジング層および第2のはんだ材料を用いて、基板にはんだ付けする。有利には、第2のはんだ材料により、確実なはんだ結合が提供され、しかも、ロジックチップと基板との間の確実な電気絶縁が誘電体の層により保証されている。有利には、誘電体の層とメタライジング層とは連続的にロジックチップの一面(例えば下面)に被覆プロセスで被着される。
【0025】
本発明のさらに別の有利な構成では、第1のはんだ材料によって、高い熱伝導度をパワー半導体チップと基板との間に提供する。有利にはこのことにより、熱エネルギがパワー半導体チップから基板へと導出され、これにより、パワー半導体チップの熱の除去が達成される。
【0026】
本発明のさらに別の有利な構成では、第1のはんだ材料によって、高い電気伝導度をパワー半導体チップと基板との間に提供する。有利には、第1のはんだ材料により、パワー半導体チップと基板との間の電流伝達が、特筆すべき程の電圧降下なしに提供される。それというのは、第1のはんだ材料が低い電気抵抗を有しているからである。
【0027】
本発明のさらに別の有利な構成では、ロジックチップの、基板からの電気絶縁を、SOI基板により提供する。その際SOIとは、シリコンをインシュレータ上に被着したもの(Silicon on Insulator)を意味している。
【0028】
本発明のさらに別の有利な構成では、1つのパワー半導体チップを本発明によるマルチチップパッケージ内で少なくとも2つの種々異なるロジックチップに、マルチチップパッケージを提供するために組み合わせる。有利にはこの際に、少なくとも1つのロジックチップの、基板との接着結合、ならびに基板と、少なくとも1つの別のロジックチップの誘電体の層に被着されたメタライジング層との間のはんだ結合の組み合わせが提供される。
【0029】
さらに、本発明によるマルチチップパッケージには、
a)基板が設けられており、該基板が有利には1つのユニットとして、有利には金属の材料、例えば銅から成る1つのユニットとして形成されており;
b)基板上に配置された少なくとも1つのロジックチップが設けられており、その際、少なくとも1つのロジックチップが接着剤により電気絶縁性に基板に接着されており、
c)基板上に配置された少なくとも1つのパワー半導体チップが設けられており、その際、少なくとも1つのパワー半導体チップが電気伝導性および熱伝導性のはんだ材料により基板にはんだ付けされており、
d)信号伝送線路が、ロジックチップをパワー半導体チップに電気的に接続するためにならびにロジックチップおよびパワー半導体チップを第1および第2の接続ユニットに電気的に接続するために設けられており、
e)モールド材料がプラスチック注型材料として、基板と少なくとも1つのパワー半導体チップと少なくとも1つのロジックチップとから成る電子的な構成群をパッケージングするために設けられており、それにより、該構成群を環境影響から保護することができるようになっている。
【0030】
さらに、本発明によるマルチチップパッケージには、上記の特徴b)の代わりに、基板上に配置された少なくとも1つのロジックチップが設けられており、この少なくとも1つのロジックチップが、誘電体の層によって、ロジックチップの少なくとも部分を基板から電気絶縁するために被覆されており、該誘電体の層がメタライジング層により被覆されており、かつメタライジング層が第2のはんだ材料を用いて基板にはんだ付けされている。
【0031】
さらに、本発明によるマルチチップパッケージには、
a)基板が設けられており、
b)基板上に配置された少なくとも1つのロジックチップが設けられており、その際、少なくとも1つのロジックチップが、接着剤および電気絶縁性のスペーサにより、電気絶縁性に基板に接着されており、
c)基板上に配置された少なくとも1つのロジックチップが設けられており、その際、少なくとも1つのロジックチップが、誘電体の層によって、ロジックチップの少なくとも部分を基板から電気絶縁するために被覆されており、この誘電体の層がメタライジング層により被覆されており、かつメタライジング層が第2のはんだ材料を用いて基板にはんだ付けされており、
d)基板上に配置された少なくとも1つのパワー半導体チップが設けられており、少なくとも1つのパワー半導体チップが電気伝導性および熱伝導性のはんだ材料を用いて基板にはんだ付けされており、
e)信号伝送線路が、ロジックチップをパワー半導体チップに電気的に接続するために、かつロジックチップおよびパワー半導体チップを第1および第2の接続ユニットに接続するために設けられており、
f)モールド材料もしくはプラスチック注型材料が、基板と少なくとも1つのパワー半導体チップと少なくとも1つのロジックチップとから成る電子的な構成群をパッケージングするために設けられており、それにより、該構成群を有害な環境影響から保護することができるようになっている。
【0032】
以下に図面を参照しながら本発明の実施例について詳説する。
【0033】
実施例の説明
図中、同一の符号は同一または同機能の構成部分を意味する。
【0034】
マルチチップパッケージの、図1に示した側面・断面図には、封止材料とも呼ばれるモールド材料もしくはプラスチック注型材料120(図4aおよび図4bを参照しながら後述する)が見通し上の理由から省略されている。図示のマルチチップパッケージは2つの回路モジュール、すなわちロジックチップ102およびパワー半導体チップ103とから成っており、両者は本発明により1つの共通の基板101上に配置されている。パワー半導体チップ103内で発生した熱を導出するために、ならびに僅かな接触抵抗(電圧降下)で高い電流を通すために、パワー半導体チップ103は可能な限り高い熱伝導度と可能な限り高い電気伝導度とを備えて、一般的には金属の基板として形成されている基板101に接続されなければならない。図1に示したように、パワー半導体チップ103は第1のはんだ材料(図1のハッチング領域)105を用いて基板101にはんだ付けされる。
【0035】
基板は、全配置をモールド材料で封止した後に露出したまま残される基板接続ユニット112を有しており、基板接続ユニット112は複数の可能な、パワー半導体チップ103への電気的な接続部のうちの1つを提供する。
【0036】
さらに、図1にはロジックチップ102が示されており、ロジックチップ102は、上記の通り、パワー半導体チップ103の、基板101によって支持される電位から減結合、つまり切り離されなければならない。本発明の、図1に示した実施例において、このことは、ロジックチップ102が電気絶縁性の接着剤106を用いて基板101に接着されることにより達成される。ロジックチップ102と基板101との間の一様な間隔を精緻に設計するために、かつ十分な絶縁を保証するために、接着層内にスペーサ(間隔保持器)107が埋め込まれており、スペーサ107自体は電気絶縁性である。
【0037】
複数の信号伝送線路のうちの1つが、パワー半導体チップ103をロジックチップ102に電気的に接続するための信号伝送線路104aを成す。別の信号伝送線路はロジックチップ102もしくはパワー半導体チップ103をそれぞれ第1および第2の接続ユニット111,113に接続するために役立つ(図3参照)。このようにして、例えば2つの回路モジュール、すなわちロジックチップ102およびパワー半導体チップ103を備えたマルチチップパッケージ100は有利でコンパクトな構造形式もしくはケース形状で達成される。
【0038】
図2には、本発明の別の有利な実施形態が示されており、その際図2には、例示的にやはり2つの回路モジュール、すなわちロジックチップ102およびパワー半導体チップ103が示されており、両者は信号伝送線路104aにより電気的に互いに接続されている。基板101へのパワー半導体チップ103の搭載は図1を参照しながら説明した形で実現されているのに対し、ロジックチップ102は異なる形で電気絶縁性に、金属から成る単一の基板101上に搭載されている。ロジックチップ102にはその下面に、誘電体の層109が被着されており、誘電体の層109は電気絶縁性である。この誘電体の層109にはメタライジング層201が被着されており、メタライジング層201は金属から成る基板101に対するはんだ付け可能な結合素子として役立つ。
【0039】
それにより、ロジックチップ102を電気絶縁性に第2のはんだ材料108を用いて基板101にはんだ付けすることが可能であり、その際、はんだ結合はメタライジング層201と金属の基板101との間でのみ提供される。平坦に延在する一様な、誘電体の層109は例えば熱的な酸化プロセスまたは析出プロセスによってチップ製作時に提供されることができる。別の可能性はロジックチップの製作のためにSOI基板を使用することにある。この事例では、誘電体の層109の上下に半導体材料が存在し、金属層201は誘電体の層109の下に配置された半導体材料の下面に被着される。
【0040】
図3には、ロジックチップ102およびパワー半導体チップ103が包括されているマルチチップパッケージ100の平面図が示されており、その際、モールド材料120は見通し上の理由から省略されている。図3に示したように、信号伝送線路104aおよび104bはロジックチップ102をパワー半導体チップ103に電気的に接続するために役立つのに対し、信号伝送線路104c,104eはロジックチップを第1および第2の接続ユニット111,113に電気的に接続するために役立つ。信号伝送線路104dはパワー半導体チップ103を第2の接続ユニット113に接続するために役立つ。
【0041】
パワー半導体チップ103の別の接続は基板を介して基板接続ユニット112へと、パワー半導体チップ103が図1を参照しながら上述したように電気伝導性の接着剤105によって基板101にはんだ付けされていることにより実現される。信号伝送線路104a〜104eは例示的なものに過ぎず、つまり5つよりも多いまたは5つよりも少ない信号伝送線路104a〜104eが存在していてもよいことを指摘しておく。
【0042】
パワー半導体チップ103は例えばIGBT(insulated gate bipolar transistor:絶縁ゲートバイポーラトランジスタ)として点火使用のために形成されていることができ、その際、ロジックチップ102は所属の論理回路と、ESD(electrostatic discharge:静電気放電)保護回路と、電流閉ループ回路とを有している。本例では、基板接続ユニット112はIGBTのコレクタに接続される接続ラグを提供し、この接続ラグに点火コイルが接続されることができ、その際、第2の接続ユニット113は基準電位にあり、第1の接続ユニット111は制御接続部として役立つ。
【0043】
第1の接続ユニット111にかかっている制御信号は信号伝送線路104cと、ロジックチップ102と、信号伝送線路104aとを介してIGBT(パワー半導体チップ103)のゲートに導かれる。信号伝送線路104bを介してIGBT103から、点火コイルのコイル電流に対して比例する信号が、ロジックチップ102に実現された電流閉ループ回路へと戻される。このことは、信号伝送線路104aを介してIGBTに供給されるゲート電圧の減少により、点火コイルを流れるコイル電流の限界値の超過を阻止できる。
【0044】
図4aおよび図4bには、マルチチップパッケージ100が、被着されたモールド材料120もしくは被着されたプラスチック注型材料を伴って示されており、その結果、図1〜図3を参照しながら示した回路モジュール、すなわちロジックチップ102およびパワー半導体チップ103の完全なパッケージングが提供される。その際、図4bには図4aの側面図が示されている。
【0045】
少なくとも1つのパワー半導体チップ103と少なくとも1つのロジックチップ102とから成る電子的な構成群をパッケージングするためのモールド材料120が、基板101の少なくとも1つの基板接続ユニット112と、第1および第2の接続ユニット111,113の、モジュール102もしくは103から離間した側の端部とを露出したままにすることを指摘しておく。有利には、基板101自体が高い電気伝導度および高い熱伝導度を有しており、その際、基板は有利には例えば銅材料または銅合金のような金属の材料から構成されている。外部の回路ユニットは有利には基板接続ユニット112ならびに第1の接続ユニット111および第2の接続ユニット113に接続される。
【0046】
パワー半導体チップとロジックチップとを組み合わせることができる電子的な構成群をパッケージングするための、本発明による方法により、ならびに本発明によるマルチチップパッケージにより、単一の基板上での個々の回路モジュールの配置が簡単化され、ケースもしくはパッケージがよりコンパクトに設計可能になり、これにより、マルチチップパッケージの製作時にかなりの経済的な利点が供与される。
【0047】
本発明を、有利な実施例を参照しながら前述したけれども、本発明はこれらの実施例に限定されるものではなく、多様に改変可能である。
【図面の簡単な説明】
【0048】
【図1】本発明の有利な実施例による、信号伝送線路により接続されていて基板上に配置されているロジックチップとパワー半導体チップとを備えた、モールド材料もしくはプラスチック注型材料なしのマルチチップパッケージの、図3の線A−A′に沿った側面・断面図である。
【0049】
【図2】本発明の別の有利な実施例によるマルチチップパッケージの、図3の線A−A′に沿った側面・断面図である。
【0050】
【図3】本発明の有利な実施例によるマルチチップパッケージの平面図である。
【0051】
【図4a】本発明の有利な実施例による、被着されたモールド材料もしくは被着されたプラスチック注型材料を備えたマルチチップパッケージの平面図である。
【0052】
【図4b】本発明の有利な実施例による、図4aに示した被着されたモールド材料もしくは被着されたプラスチック注型材料を備えたマルチチップパッケージの側面図である。
【符号の説明】
【0053】
100 マルチチップパッケージ、 101 基板、 102 ロジックチップ、 103 パワー半導体チップ、 104a〜104e 信号伝送線路、 105 第1のはんだ材料、 106 接着剤、 107 スペーサ、 108 第2のはんだ材料、 109 誘電体の層、 111 第1の接続ユニット、 112 基板接続ユニット、 113 第2の接続ユニット、 120 モールド材料、 201 メタライジング層
Claims (19)
- パワー半導体チップ(103)とロジックチップ(102)とを組み合わせることができる電子的な構成群をパッケージングするための方法において、以下のステップ、すなわち
a)少なくとも1つのパワー半導体チップ(103)を基板(101)上に第1のはんだ材料(105)により搭載し、
b)少なくとも1つのロジックチップ(102)を基板(101)上に搭載するが、その際に、ロジックチップ(102)と基板(101)とを互いに電気絶縁性に配置し、
c)少なくとも1つのロジックチップ(102)を少なくとも1つのパワー半導体チップ(103)に、ならびにロジックチップ(102)およびパワー半導体チップ(103)を第1および第2の接続ユニット(111,113)に、信号伝送線路(104a〜104e)を用いて接続し、
d)少なくとも1つのパワー半導体チップ(103)と少なくとも1つのロジックチップ(102)とから成る電子的な構成群を、モールド材料(120)を用いて、マルチチップパッケージ(100)を保持するためにパッケージングする
というステップでパッケージングすることを特徴とする、電子的な構成群をパッケージングするための方法。 - ロジックチップ(102)の、基板(101)からの電気絶縁を、ロジックチップ(102)に被着された誘電体の層(109)により提供する、請求項1記載の方法。
- ロジックチップ(102)の、基板(101)からの電気絶縁を、ロジックチップ(102)を基板(101)上に電気絶縁性の接着剤(106)を用いて接着することにより提供する、請求項1または2記載の方法。
- ロジックチップ(102)を基板(101)から電気絶縁するために、接着剤(106)から成る接着層内に電気絶縁性のスペーサ(107)を埋設する、請求項1から3までのいずれか1項記載の方法。
- ロジックチップ(102)を、該ロジックチップ(102)の誘電体の層(109)に被着されたメタライジング層(201)および第2のはんだ材料(108)によって、基板(101)にはんだ付けする、請求項1から4までのいずれか1項記載の方法。
- 第1のはんだ材料(105)によって、高い熱伝導度をパワー半導体チップ(103)と基板(101)との間に提供する、請求項1から5までのいずれか1項記載の方法。
- 第1のはんだ材料(105)によって、高い電気伝導度をパワー半導体チップ(103)と基板(101)との間に提供する、請求項1から6までのいずれか1項記載の方法。
- ロジックチップ(102)の、基板(101)からの電気絶縁を、SOI(silicon on insulator)基板により提供する、請求項1から7までのいずれか1項記載の方法。
- 1つのパワー半導体チップ(103)を少なくとも2つの種々異なるロジックチップ(102)に、マルチチップパッケージ(100)を提供するために組み合わせる、請求項1から8までのいずれか1項記載の方法。
- マルチチップパッケージ(100)において、
a)基板(101)が設けられており、
b)基板(101)上に配置された少なくとも1つのロジックチップ(102)が設けられており、その際、少なくとも1つのロジックチップ(102)が、電気絶縁性の接着剤(106)および電気絶縁性のスペーサ(107)により、電気絶縁性に基板(101)に接着されており、
c)基板(101)上に配置された少なくとも1つのパワー半導体チップ(103)が設けられており、その際、少なくとも1つのパワー半導体チップ(103)が電気伝導性および熱伝導性のはんだ材料(105)を用いて基板(101)にはんだ付けされており、
d)信号伝送線路(104a〜104e)が、ロジックチップ(102)をパワー半導体チップ(103)に、かつロジックチップ(102)およびパワー半導体チップ(103)を第1および第2の接続ユニット(111,113)に電気的に接続するために設けられており、
e)モールド材料(120)が、基板(101)と少なくとも1つのパワー半導体チップ(103)と少なくとも1つのロジックチップ(102)とから成る電子的な構成群をパッケージングするために設けられている
ことを特徴とするマルチチップパッケージ。 - マルチチップパッケージ(100)において、
a)基板(101)が設けられており、
b)基板(101)上に配置された少なくとも1つのロジックチップ(102)が設けられており、その際、少なくとも1つのロジックチップ(102)が、誘電体の層(109)によって、ロジックチップ(102)の少なくとも部分を基板(101)から電気絶縁するために被覆されており、誘電体の層(109)がメタライジング層(201)により被覆されており、かつメタライジング層(201)が第2のはんだ材料(108)を用いて基板(101)にはんだ付けされており、
c)基板(101)上に配置された少なくとも1つのパワー半導体チップ(103)が設けられており、その際、少なくとも1つのパワー半導体チップ(103)が電気伝導性および熱伝導性のはんだ材料(105)を用いて基板(101)にはんだ付けされており、
d)信号伝送線路(104a〜104e)が、ロジックチップ(102)をパワー半導体チップ(103)に、かつロジックチップ(102)およびパワー半導体チップ(103)を第1および第2の接続ユニット(111,113)に電気的に接続するために設けられており、
e)モールド材料(120)が、基板(101)と少なくとも1つのパワー半導体チップ(103)と少なくとも1つのロジックチップ(102)とから成る電子的な構成群をパッケージングするために設けられている
ことを特徴とするマルチチップパッケージ。 - マルチチップパッケージ(100)において、
a)基板(101)が設けられており、
b)基板(101)上に配置された少なくとも1つのロジックチップ(102)が設けられており、その際、少なくとも1つのロジックチップ(102)が、電気絶縁性の接着剤(106)および電気絶縁性のスペーサ(107)により、電気絶縁性に基板(101)に接着されており、
c)基板(101)上に配置された少なくとも1つのロジックチップ(102)が設けられており、その際、少なくとも1つのロジックチップ(102)が、誘電体の層(109)によって、ロジックチップ(102)の少なくとも部分を基板(101)から電気絶縁するために被覆されており、誘電体の層(109)がメタライジング層(201)により被覆されており、かつメタライジング層(201)が第2のはんだ材料(108)を用いて基板(101)にはんだ付けされており、
d)基板(101)上に配置された少なくとも1つのパワー半導体チップ(103)が設けられており、その際、少なくとも1つのパワー半導体チップ(103)が電気伝導性および熱伝導性のはんだ材料(105)を用いて基板(101)にはんだ付けされており、
e)信号伝送線路(104a〜104e)が、ロジックチップ(102)をパワー半導体チップ(103)に、かつロジックチップ(102)およびパワー半導体チップ(103)を第1および第2の接続ユニット(111,113)に電気的に接続するために設けられており、
f)モールド材料(120)が、基板(101)と少なくとも1つのパワー半導体チップ(103)と少なくとも1つのロジックチップ(102)とから成る電子的な構成群をパッケージングするために設けられている
ことを特徴とするマルチチップパッケージ。 - 少なくとも1つのロジックチップ(102)を基板(101)に接着するために使用される接着剤(106)内に、電気絶縁性のスペーサ(107)が埋設されている、請求項10から12までのいずれか1項記載のマルチチップパッケージ。
- 少なくとも1つのパワー半導体チップ(103)と少なくとも1つのロジックチップ(102)とから成る電子的な構成群をパッケージングするためのモールド材料(120)が、基板(101)の少なくとも1つの基板接続ユニット(112)と、第1および第2の接続ユニット(111,113)の、モジュール(102,103)とは反対側の端部とを露出する、請求項10から13までのいずれか1項記載のマルチチップパッケージ。
- 基板(101)が高い電気伝導度および高い熱伝導度を有している、請求項10から14までのいずれか1項記載のマルチチップパッケージ。
- 基板(101)が金属の材料から構成されている、請求項10から15までのいずれか1項記載のマルチチップパッケージ。
- 基板(101)が銅材料または銅合金から形成されている、請求項10から16までのいずれか1項記載のマルチチップパッケージ。
- 基板(101)が、外部の回路ユニットを接続するための基板接続ユニット(112)を有している、請求項10から17までのいずれか1項記載のマルチチップパッケージ。
- パワー半導体チップ(103)がIGBTとして形成されている、請求項10から18までのいずれか1項記載のマルチチップパッケージ。
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