JP2005506702A

JP2005506702A - 電子的な構成群をパッケージングするための方法およびマルチチップパッケージ

Info

Publication number: JP2005506702A
Application number: JP2003537120A
Authority: JP
Inventors: クーノ　ヴォルフ; シュテファン　エルンスト; プリカートロベルト; ファイラーヴォルフガング
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2001-10-09
Filing date: 2002-09-26
Publication date: 2005-03-03
Also published as: WO2003034495A2; US7042085B2; DE10149774A1; US20050006758A1; EP1438740A2; WO2003034495A3

Abstract

本発明は電子的な構成群をパッケージングするための方法およびマルチチップパッケージ（１００）を提供する。少なくとも１つのパワー半導体チップ（１０３）を基板（１０１）に第１のはんだ材料（１０５）により搭載し、少なくとも１つのロジックチップ（１０２）を基板（１０１）に搭載し、その際、ロジックチップと基板とを互いに電気絶縁性に配置し、少なくとも１つのロジックチップ（１０２）を少なくとも１つのパワー半導体チップ（１０３）に信号伝送線路（１０４ａ〜１０４ｅ）により接続し、少なくとも１つのパワー半導体チップ（１０３）と少なくとも１つのロジックチップ（１０２）とから成る電子的な構成群をモールド材料（１２０）により、マルチチップパッケージ（１００）を提供するためにパッケージングする。

Description

【技術分野】
【０００１】
背景技術
本発明は、電子的な構成素子のパッケージングに関する。本発明は特に、少なくとも１つのパワー半導体チップと少なくとも１つのロジックチップとから成る電子的な構成群をパッケージングするためのマルチチップパッケージに関する。
【０００２】
電子的な構成素子、特に半導体構成素子の設計時に、パワー半導体チップおよびロジックチップを互いに別々のチップとして構成することは有利である。それというのは、適当な半導体プロセスを個別的に両機能性（パワー半導体チップ指向の機能性もしくはロジックチップ指向の機能性）のために最適化できるからである。
【０００３】
その反面、電子的な構成群内で一般には少なくとも１つのロジックチップと少なくとも１つのパワー半導体チップとが、特別な回路機能を構成するために組み合わされている。
【０００４】
それにより、両チップ形式、すなわちパワー半導体チップとロジックチップとを１つの機能的なユニットとして、１つのコンパクトなケースもしくは１つのコンパクトなパッケージ内で統合できることは経済的に有利であって、それにより、全体的な構造サイズを減じることができ、しかも、ロジックチップとパワー半導体チップとから成る電子的な構成群の装着時の手間を減じることができる。その際、コンパクトなケースもしくはコンパクトなパッケージは、その中に含まれる電子的な構成群を使用時の周囲条件から保護するために役立つ一方で、パワー半導体チップおよび／またはロジックチップ相互の、および基板との、電気的かつ熱的なコンタクト形成が実現されなければならない。
【０００５】
その際、特にパワー半導体チップにおいて高い消散もしくは損失パワー（Ｖｅｒｌｕｓｔｌｅｉｓｔｕｎｇ）が生じ、消散は例えばパワー半導体チップの背面を介して周囲もしくは熱伝導性の基板に放出されなければならず、そのようにして、パワー半導体チップの過熱は回避される。
【０００６】
従来慣用の形式で、パワー半導体チップは、一般的には金属から成る基板の一面にはんだ付けされ、その際、基板は、パワー半導体チップをその背面を介して電気的に外部の回路ユニットに結合するために、単数または複数の接続ユニットを備えて形成されている。パワー半導体チップの別の結合・接続は、金属から成るコンタクトラグを備えた別の接続ユニットを介して行われて、外部へと導かれる。電子的な構成群をモールド材料（例えばプラスチック封止材料もしくはプラスチック注型材料）で封止した後、パワー半導体チップの接続ユニットならびに基板の接続ユニットは自由に接近可能であり、つまり、該当する接続ユニットはプラスチックで覆われていない。
【０００７】
ロジックチップがパワー半導体チップと一緒に唯一のパッケージ内に配置されるべき場合、背景技術では、金属の基板が少なくとも１つのパワー半導体チップの少なくとも１つの電位を案内してしまうという問題が生じ、その際、数１００ボルトの電位差もしくは電圧が発生する恐れがあり、この電位差もしくは電圧はロジックチップの機能性を損ねる可能性があるばかりでなく、ロジックチップを完全に破壊してしまうこともある。
【０００８】
さらに、この電圧が過渡的に強く変動し得ることは欠点であって、このことは、ロジックチップが高い過渡的な電圧に耐えなければならないということにつながる。このために、不都合にも手間のかかる遮蔽手段がロジックチップに必要である。
【０００９】
ロジックチップを生ぜしめるために使用される半導体プロセスが付加的に、高い逆電圧（Ｓｐｅｒｒｓｐａｎｎｕｎｇ）のために設計されなければならないことは不都合である。
【００１０】
これらの問題の回避を試みる方法がドイツ連邦共和国特許出願公開第１９７１６６７４号明細書に記載されている。この方法では、ケース内にパッケージングされた回路モジュール（ロジックチップおよびパワー半導体チップ）を、複数の、電気的に互いに絶縁された基板上に配分する。このことにより、高い電圧もしくは電位差を、敏感なロジックチップから遠ざけることが可能になる。背景技術による上記方法の欠点は、複数の、電気的に互いに絶縁された基板がケース内に相並んで配置されなければならない点にあって、その結果、所定の基板面積において、唯一の（電気伝導性で金属から成る）基板の存在時に比べて小さな全構成素子面積しかパッケージングできない。それとうのは、回路モジュールが相互にもしくは基板の縁部から十分な絶縁間隔を有していなければならないからである。
【００１１】
背景技術による、回路モジュールをパッケージングするための別の方法および装置が、文献『ＰＣＩＭ２０００，ＣｏｎｆｅｒｅｎｃｅＰｒｏｃｅｅｄｉｎｇｓ，ＰＣ７．２』に、「ＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＰａｃｋａｇｉｎｇ−Ｐｒｏｂｌｅｍｏｒｒｅｓｓｏｕｒｃｅ？，Ｆｒｏｍｔｈｅｓｔａｔｅｏｆｔｈｅａｒｔｔｏｆｕｔｕｒｅｔｒｅｎｄｓ」というタイトルの下で記載されており、ここでは金属の基板の代わりに、メタライジングされたセラミック基板が使用される。
【００１２】
基板におけるメタライジングの適当な構造化により、電力用チップもしくはロジックチップの背面の電気的な減結合、つまり切り離しが達成される。この方法および装置の欠点は、セラミックがパッケージの熱伝導度を減じてしまう点にあり、このことにより、回路モジュールからの熱導出は困難になる。上記方法の別の欠点はセラミックの手間のかかる製作にあり、このことにより、モジュールパッケージは、唯一の金属の基板に依拠したモジュールパッケージよりもハイコストになる。
【００１３】
したがって本発明の課題は、少なくとも１つのロジックチップと少なくとも１つのパワー半導体チップとを、金属から成る単一の基板上で１つのマルチチップパッケージ内で組み合わせる、回路モジュールをパッケージングする方法およびマルチチップパッケージを提供することである。
【００１４】
発明の利点
本発明は、請求項１に記載された、電子的な構成群をパッケージングするための方法と、請求項１０、１１、１２の特徴部に記載された特徴を備えたマルチチップパッケージとを提供する。
【００１５】
本発明の別の構成は従属請求項に記載されている。
【００１６】
本発明の主要なアイデアは、例えばロジックチップおよびパワー半導体チップのような種々異なる回路モジュールが１つの共通のパッケージ内で組み合わされることにあって、その際、少なくとも１つのロジックチップと少なくとも１つのパワー半導体チップとは１つの共通の、一般的には金属から成る基板上に配置される。
【００１７】
本発明の特別な利点は、所定のケースサイズで、背景技術における個々のモジュールのために別個の基板を備えたパッケージにおいて実現できる全チップ面積よりも大きな全チップ面積をパッケージングできる点にある。
【００１８】
本発明による、電子的な構成群をパッケージングするための方法は主に以下のステップを有している：
ａ）少なくとも１つのパワー半導体チップを基板上に第１のはんだ材料により搭載し、
ｂ）少なくとも１つのロジックチップを基板上に搭載するが、その際に、ロジックチップと基板とを、電気絶縁が少なくとも１つのロジックチップと基板との間に提供されるように配置し、
ｃ）少なくとも１つのロジックチップを少なくとも１つのパワー半導体チップに信号伝送線路を用いて接続し、かつ少なくとも１つのロジックチップおよび少なくとも１つのパワー半導体チップをそれぞれ対応する第１および第２の接続ユニットに接続し、
ｄ）少なくとも１つのパワー半導体チップと少なくとも１つのロジックチップとから成る電子的な構成群を、モールド材料もしくはプラスチック注型材料を用いてパッケージングし、それにより、マルチチップパッケージを保持し、かつマルチチップパッケージ内に存在するパワー半導体チップおよびロジックチップを環境影響から保護できるようにする。
【００１９】
有利には、パワー半導体チップおよびロジックチップの接続のための第１および第２の接続ユニットと、基板の電気的な接続のための、少なくとも１つの基板接続ユニットとは露出されたままである。
【００２０】
従属請求項には、本発明のその都度の対象の有利な変化形および改良形が見出せる。
【００２１】
本発明の別の有利な構成では、ロジックチップの、基板からの電気絶縁を、ロジックチップに被着された誘電体の層により提供する。有利には、誘電体の層もしくは誘電性の絶縁層がロジックチップの部分または全体を基板から絶縁し、その際、誘電体の層にはメタライジング層が、ロジックチップ・層・配置を金属の基板にはんだ結合するために用意される。
【００２２】
本発明の別の有利な構成では、ロジックチップの、基板からの電気絶縁を、ロジックチップを基板に電気絶縁性の接着剤を用いて接着することにより提供する。有利には、ロジックチップの部分または全体がロジックチップと金属製の基板との間の接着層により絶縁される。
【００２３】
本発明のさらに別の有利な構成では、ロジックチップを基板から電気絶縁するために、電気絶縁性のスペーサを、接着剤から成る接着層内に埋設する。それにより、一様な間隔がロジックチップと基板との間に用意されることができる。
【００２４】
本発明のさらに別の有利な構成では、少なくとも１つのロジックチップを、該ロジックチップの誘電体の層に被着されたメタライジング層および第２のはんだ材料を用いて、基板にはんだ付けする。有利には、第２のはんだ材料により、確実なはんだ結合が提供され、しかも、ロジックチップと基板との間の確実な電気絶縁が誘電体の層により保証されている。有利には、誘電体の層とメタライジング層とは連続的にロジックチップの一面（例えば下面）に被覆プロセスで被着される。
【００２５】
本発明のさらに別の有利な構成では、第１のはんだ材料によって、高い熱伝導度をパワー半導体チップと基板との間に提供する。有利にはこのことにより、熱エネルギがパワー半導体チップから基板へと導出され、これにより、パワー半導体チップの熱の除去が達成される。
【００２６】
本発明のさらに別の有利な構成では、第１のはんだ材料によって、高い電気伝導度をパワー半導体チップと基板との間に提供する。有利には、第１のはんだ材料により、パワー半導体チップと基板との間の電流伝達が、特筆すべき程の電圧降下なしに提供される。それというのは、第１のはんだ材料が低い電気抵抗を有しているからである。
【００２７】
本発明のさらに別の有利な構成では、ロジックチップの、基板からの電気絶縁を、ＳＯＩ基板により提供する。その際ＳＯＩとは、シリコンをインシュレータ上に被着したもの（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）を意味している。
【００２８】
本発明のさらに別の有利な構成では、１つのパワー半導体チップを本発明によるマルチチップパッケージ内で少なくとも２つの種々異なるロジックチップに、マルチチップパッケージを提供するために組み合わせる。有利にはこの際に、少なくとも１つのロジックチップの、基板との接着結合、ならびに基板と、少なくとも１つの別のロジックチップの誘電体の層に被着されたメタライジング層との間のはんだ結合の組み合わせが提供される。
【００２９】
さらに、本発明によるマルチチップパッケージには、
ａ）基板が設けられており、該基板が有利には１つのユニットとして、有利には金属の材料、例えば銅から成る１つのユニットとして形成されており；
ｂ）基板上に配置された少なくとも１つのロジックチップが設けられており、その際、少なくとも１つのロジックチップが接着剤により電気絶縁性に基板に接着されており、
ｃ）基板上に配置された少なくとも１つのパワー半導体チップが設けられており、その際、少なくとも１つのパワー半導体チップが電気伝導性および熱伝導性のはんだ材料により基板にはんだ付けされており、
ｄ）信号伝送線路が、ロジックチップをパワー半導体チップに電気的に接続するためにならびにロジックチップおよびパワー半導体チップを第１および第２の接続ユニットに電気的に接続するために設けられており、
ｅ）モールド材料がプラスチック注型材料として、基板と少なくとも１つのパワー半導体チップと少なくとも１つのロジックチップとから成る電子的な構成群をパッケージングするために設けられており、それにより、該構成群を環境影響から保護することができるようになっている。
【００３０】
さらに、本発明によるマルチチップパッケージには、上記の特徴ｂ）の代わりに、基板上に配置された少なくとも１つのロジックチップが設けられており、この少なくとも１つのロジックチップが、誘電体の層によって、ロジックチップの少なくとも部分を基板から電気絶縁するために被覆されており、該誘電体の層がメタライジング層により被覆されており、かつメタライジング層が第２のはんだ材料を用いて基板にはんだ付けされている。
【００３１】
さらに、本発明によるマルチチップパッケージには、
ａ）基板が設けられており、
ｂ）基板上に配置された少なくとも１つのロジックチップが設けられており、その際、少なくとも１つのロジックチップが、接着剤および電気絶縁性のスペーサにより、電気絶縁性に基板に接着されており、
ｃ）基板上に配置された少なくとも１つのロジックチップが設けられており、その際、少なくとも１つのロジックチップが、誘電体の層によって、ロジックチップの少なくとも部分を基板から電気絶縁するために被覆されており、この誘電体の層がメタライジング層により被覆されており、かつメタライジング層が第２のはんだ材料を用いて基板にはんだ付けされており、
ｄ）基板上に配置された少なくとも１つのパワー半導体チップが設けられており、少なくとも１つのパワー半導体チップが電気伝導性および熱伝導性のはんだ材料を用いて基板にはんだ付けされており、
ｅ）信号伝送線路が、ロジックチップをパワー半導体チップに電気的に接続するために、かつロジックチップおよびパワー半導体チップを第１および第２の接続ユニットに接続するために設けられており、
ｆ）モールド材料もしくはプラスチック注型材料が、基板と少なくとも１つのパワー半導体チップと少なくとも１つのロジックチップとから成る電子的な構成群をパッケージングするために設けられており、それにより、該構成群を有害な環境影響から保護することができるようになっている。
【００３２】
以下に図面を参照しながら本発明の実施例について詳説する。
【００３３】
実施例の説明
図中、同一の符号は同一または同機能の構成部分を意味する。
【００３４】
マルチチップパッケージの、図１に示した側面・断面図には、封止材料とも呼ばれるモールド材料もしくはプラスチック注型材料１２０（図４ａおよび図４ｂを参照しながら後述する）が見通し上の理由から省略されている。図示のマルチチップパッケージは２つの回路モジュール、すなわちロジックチップ１０２およびパワー半導体チップ１０３とから成っており、両者は本発明により１つの共通の基板１０１上に配置されている。パワー半導体チップ１０３内で発生した熱を導出するために、ならびに僅かな接触抵抗（電圧降下）で高い電流を通すために、パワー半導体チップ１０３は可能な限り高い熱伝導度と可能な限り高い電気伝導度とを備えて、一般的には金属の基板として形成されている基板１０１に接続されなければならない。図１に示したように、パワー半導体チップ１０３は第１のはんだ材料（図１のハッチング領域）１０５を用いて基板１０１にはんだ付けされる。
【００３５】
基板は、全配置をモールド材料で封止した後に露出したまま残される基板接続ユニット１１２を有しており、基板接続ユニット１１２は複数の可能な、パワー半導体チップ１０３への電気的な接続部のうちの１つを提供する。
【００３６】
さらに、図１にはロジックチップ１０２が示されており、ロジックチップ１０２は、上記の通り、パワー半導体チップ１０３の、基板１０１によって支持される電位から減結合、つまり切り離されなければならない。本発明の、図１に示した実施例において、このことは、ロジックチップ１０２が電気絶縁性の接着剤１０６を用いて基板１０１に接着されることにより達成される。ロジックチップ１０２と基板１０１との間の一様な間隔を精緻に設計するために、かつ十分な絶縁を保証するために、接着層内にスペーサ（間隔保持器）１０７が埋め込まれており、スペーサ１０７自体は電気絶縁性である。
【００３７】
複数の信号伝送線路のうちの１つが、パワー半導体チップ１０３をロジックチップ１０２に電気的に接続するための信号伝送線路１０４ａを成す。別の信号伝送線路はロジックチップ１０２もしくはパワー半導体チップ１０３をそれぞれ第１および第２の接続ユニット１１１，１１３に接続するために役立つ（図３参照）。このようにして、例えば２つの回路モジュール、すなわちロジックチップ１０２およびパワー半導体チップ１０３を備えたマルチチップパッケージ１００は有利でコンパクトな構造形式もしくはケース形状で達成される。
【００３８】
図２には、本発明の別の有利な実施形態が示されており、その際図２には、例示的にやはり２つの回路モジュール、すなわちロジックチップ１０２およびパワー半導体チップ１０３が示されており、両者は信号伝送線路１０４ａにより電気的に互いに接続されている。基板１０１へのパワー半導体チップ１０３の搭載は図１を参照しながら説明した形で実現されているのに対し、ロジックチップ１０２は異なる形で電気絶縁性に、金属から成る単一の基板１０１上に搭載されている。ロジックチップ１０２にはその下面に、誘電体の層１０９が被着されており、誘電体の層１０９は電気絶縁性である。この誘電体の層１０９にはメタライジング層２０１が被着されており、メタライジング層２０１は金属から成る基板１０１に対するはんだ付け可能な結合素子として役立つ。
【００３９】
それにより、ロジックチップ１０２を電気絶縁性に第２のはんだ材料１０８を用いて基板１０１にはんだ付けすることが可能であり、その際、はんだ結合はメタライジング層２０１と金属の基板１０１との間でのみ提供される。平坦に延在する一様な、誘電体の層１０９は例えば熱的な酸化プロセスまたは析出プロセスによってチップ製作時に提供されることができる。別の可能性はロジックチップの製作のためにＳＯＩ基板を使用することにある。この事例では、誘電体の層１０９の上下に半導体材料が存在し、金属層２０１は誘電体の層１０９の下に配置された半導体材料の下面に被着される。
【００４０】
図３には、ロジックチップ１０２およびパワー半導体チップ１０３が包括されているマルチチップパッケージ１００の平面図が示されており、その際、モールド材料１２０は見通し上の理由から省略されている。図３に示したように、信号伝送線路１０４ａおよび１０４ｂはロジックチップ１０２をパワー半導体チップ１０３に電気的に接続するために役立つのに対し、信号伝送線路１０４ｃ，１０４ｅはロジックチップを第１および第２の接続ユニット１１１，１１３に電気的に接続するために役立つ。信号伝送線路１０４ｄはパワー半導体チップ１０３を第２の接続ユニット１１３に接続するために役立つ。
【００４１】
パワー半導体チップ１０３の別の接続は基板を介して基板接続ユニット１１２へと、パワー半導体チップ１０３が図１を参照しながら上述したように電気伝導性の接着剤１０５によって基板１０１にはんだ付けされていることにより実現される。信号伝送線路１０４ａ〜１０４ｅは例示的なものに過ぎず、つまり５つよりも多いまたは５つよりも少ない信号伝送線路１０４ａ〜１０４ｅが存在していてもよいことを指摘しておく。
【００４２】
パワー半導体チップ１０３は例えばＩＧＢＴ（ｉｎｓｕｌａｔｅｄｇａｔｅｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）として点火使用のために形成されていることができ、その際、ロジックチップ１０２は所属の論理回路と、ＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃｄｉｓｃｈａｒｇｅ：静電気放電）保護回路と、電流閉ループ回路とを有している。本例では、基板接続ユニット１１２はＩＧＢＴのコレクタに接続される接続ラグを提供し、この接続ラグに点火コイルが接続されることができ、その際、第２の接続ユニット１１３は基準電位にあり、第１の接続ユニット１１１は制御接続部として役立つ。
【００４３】
第１の接続ユニット１１１にかかっている制御信号は信号伝送線路１０４ｃと、ロジックチップ１０２と、信号伝送線路１０４ａとを介してＩＧＢＴ（パワー半導体チップ１０３）のゲートに導かれる。信号伝送線路１０４ｂを介してＩＧＢＴ１０３から、点火コイルのコイル電流に対して比例する信号が、ロジックチップ１０２に実現された電流閉ループ回路へと戻される。このことは、信号伝送線路１０４ａを介してＩＧＢＴに供給されるゲート電圧の減少により、点火コイルを流れるコイル電流の限界値の超過を阻止できる。
【００４４】
図４ａおよび図４ｂには、マルチチップパッケージ１００が、被着されたモールド材料１２０もしくは被着されたプラスチック注型材料を伴って示されており、その結果、図１〜図３を参照しながら示した回路モジュール、すなわちロジックチップ１０２およびパワー半導体チップ１０３の完全なパッケージングが提供される。その際、図４ｂには図４ａの側面図が示されている。
【００４５】
少なくとも１つのパワー半導体チップ１０３と少なくとも１つのロジックチップ１０２とから成る電子的な構成群をパッケージングするためのモールド材料１２０が、基板１０１の少なくとも１つの基板接続ユニット１１２と、第１および第２の接続ユニット１１１，１１３の、モジュール１０２もしくは１０３から離間した側の端部とを露出したままにすることを指摘しておく。有利には、基板１０１自体が高い電気伝導度および高い熱伝導度を有しており、その際、基板は有利には例えば銅材料または銅合金のような金属の材料から構成されている。外部の回路ユニットは有利には基板接続ユニット１１２ならびに第１の接続ユニット１１１および第２の接続ユニット１１３に接続される。
【００４６】
パワー半導体チップとロジックチップとを組み合わせることができる電子的な構成群をパッケージングするための、本発明による方法により、ならびに本発明によるマルチチップパッケージにより、単一の基板上での個々の回路モジュールの配置が簡単化され、ケースもしくはパッケージがよりコンパクトに設計可能になり、これにより、マルチチップパッケージの製作時にかなりの経済的な利点が供与される。
【００４７】
本発明を、有利な実施例を参照しながら前述したけれども、本発明はこれらの実施例に限定されるものではなく、多様に改変可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の有利な実施例による、信号伝送線路により接続されていて基板上に配置されているロジックチップとパワー半導体チップとを備えた、モールド材料もしくはプラスチック注型材料なしのマルチチップパッケージの、図３の線Ａ−Ａ′に沿った側面・断面図である。
【００４９】
【図２】本発明の別の有利な実施例によるマルチチップパッケージの、図３の線Ａ−Ａ′に沿った側面・断面図である。
【００５０】
【図３】本発明の有利な実施例によるマルチチップパッケージの平面図である。
【００５１】
【図４ａ】本発明の有利な実施例による、被着されたモールド材料もしくは被着されたプラスチック注型材料を備えたマルチチップパッケージの平面図である。
【００５２】
【図４ｂ】本発明の有利な実施例による、図４ａに示した被着されたモールド材料もしくは被着されたプラスチック注型材料を備えたマルチチップパッケージの側面図である。
【符号の説明】
【００５３】
１００マルチチップパッケージ、１０１基板、１０２ロジックチップ、１０３パワー半導体チップ、１０４ａ〜１０４ｅ信号伝送線路、１０５第１のはんだ材料、１０６接着剤、１０７スペーサ、１０８第２のはんだ材料、１０９誘電体の層、１１１第１の接続ユニット、１１２基板接続ユニット、１１３第２の接続ユニット、１２０モールド材料、２０１メタライジング層

Claims

パワー半導体チップ（１０３）とロジックチップ（１０２）とを組み合わせることができる電子的な構成群をパッケージングするための方法において、以下のステップ、すなわち
ａ）少なくとも１つのパワー半導体チップ（１０３）を基板（１０１）上に第１のはんだ材料（１０５）により搭載し、
ｂ）少なくとも１つのロジックチップ（１０２）を基板（１０１）上に搭載するが、その際に、ロジックチップ（１０２）と基板（１０１）とを互いに電気絶縁性に配置し、
ｃ）少なくとも１つのロジックチップ（１０２）を少なくとも１つのパワー半導体チップ（１０３）に、ならびにロジックチップ（１０２）およびパワー半導体チップ（１０３）を第１および第２の接続ユニット（１１１，１１３）に、信号伝送線路（１０４ａ〜１０４ｅ）を用いて接続し、
ｄ）少なくとも１つのパワー半導体チップ（１０３）と少なくとも１つのロジックチップ（１０２）とから成る電子的な構成群を、モールド材料（１２０）を用いて、マルチチップパッケージ（１００）を保持するためにパッケージングする
というステップでパッケージングすることを特徴とする、電子的な構成群をパッケージングするための方法。
ロジックチップ（１０２）の、基板（１０１）からの電気絶縁を、ロジックチップ（１０２）に被着された誘電体の層（１０９）により提供する、請求項１記載の方法。
ロジックチップ（１０２）の、基板（１０１）からの電気絶縁を、ロジックチップ（１０２）を基板（１０１）上に電気絶縁性の接着剤（１０６）を用いて接着することにより提供する、請求項１または２記載の方法。
ロジックチップ（１０２）を基板（１０１）から電気絶縁するために、接着剤（１０６）から成る接着層内に電気絶縁性のスペーサ（１０７）を埋設する、請求項１から３までのいずれか１項記載の方法。
ロジックチップ（１０２）を、該ロジックチップ（１０２）の誘電体の層（１０９）に被着されたメタライジング層（２０１）および第２のはんだ材料（１０８）によって、基板（１０１）にはんだ付けする、請求項１から４までのいずれか１項記載の方法。
第１のはんだ材料（１０５）によって、高い熱伝導度をパワー半導体チップ（１０３）と基板（１０１）との間に提供する、請求項１から５までのいずれか１項記載の方法。
第１のはんだ材料（１０５）によって、高い電気伝導度をパワー半導体チップ（１０３）と基板（１０１）との間に提供する、請求項１から６までのいずれか１項記載の方法。
ロジックチップ（１０２）の、基板（１０１）からの電気絶縁を、ＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板により提供する、請求項１から７までのいずれか１項記載の方法。
１つのパワー半導体チップ（１０３）を少なくとも２つの種々異なるロジックチップ（１０２）に、マルチチップパッケージ（１００）を提供するために組み合わせる、請求項１から８までのいずれか１項記載の方法。
マルチチップパッケージ（１００）において、
ａ）基板（１０１）が設けられており、
ｂ）基板（１０１）上に配置された少なくとも１つのロジックチップ（１０２）が設けられており、その際、少なくとも１つのロジックチップ（１０２）が、電気絶縁性の接着剤（１０６）および電気絶縁性のスペーサ（１０７）により、電気絶縁性に基板（１０１）に接着されており、
ｃ）基板（１０１）上に配置された少なくとも１つのパワー半導体チップ（１０３）が設けられており、その際、少なくとも１つのパワー半導体チップ（１０３）が電気伝導性および熱伝導性のはんだ材料（１０５）を用いて基板（１０１）にはんだ付けされており、
ｄ）信号伝送線路（１０４ａ〜１０４ｅ）が、ロジックチップ（１０２）をパワー半導体チップ（１０３）に、かつロジックチップ（１０２）およびパワー半導体チップ（１０３）を第１および第２の接続ユニット（１１１，１１３）に電気的に接続するために設けられており、
ｅ）モールド材料（１２０）が、基板（１０１）と少なくとも１つのパワー半導体チップ（１０３）と少なくとも１つのロジックチップ（１０２）とから成る電子的な構成群をパッケージングするために設けられている
ことを特徴とするマルチチップパッケージ。
マルチチップパッケージ（１００）において、
ａ）基板（１０１）が設けられており、
ｂ）基板（１０１）上に配置された少なくとも１つのロジックチップ（１０２）が設けられており、その際、少なくとも１つのロジックチップ（１０２）が、誘電体の層（１０９）によって、ロジックチップ（１０２）の少なくとも部分を基板（１０１）から電気絶縁するために被覆されており、誘電体の層（１０９）がメタライジング層（２０１）により被覆されており、かつメタライジング層（２０１）が第２のはんだ材料（１０８）を用いて基板（１０１）にはんだ付けされており、
ｃ）基板（１０１）上に配置された少なくとも１つのパワー半導体チップ（１０３）が設けられており、その際、少なくとも１つのパワー半導体チップ（１０３）が電気伝導性および熱伝導性のはんだ材料（１０５）を用いて基板（１０１）にはんだ付けされており、
ｄ）信号伝送線路（１０４ａ〜１０４ｅ）が、ロジックチップ（１０２）をパワー半導体チップ（１０３）に、かつロジックチップ（１０２）およびパワー半導体チップ（１０３）を第１および第２の接続ユニット（１１１，１１３）に電気的に接続するために設けられており、
ｅ）モールド材料（１２０）が、基板（１０１）と少なくとも１つのパワー半導体チップ（１０３）と少なくとも１つのロジックチップ（１０２）とから成る電子的な構成群をパッケージングするために設けられている
ことを特徴とするマルチチップパッケージ。
マルチチップパッケージ（１００）において、
ａ）基板（１０１）が設けられており、
ｂ）基板（１０１）上に配置された少なくとも１つのロジックチップ（１０２）が設けられており、その際、少なくとも１つのロジックチップ（１０２）が、電気絶縁性の接着剤（１０６）および電気絶縁性のスペーサ（１０７）により、電気絶縁性に基板（１０１）に接着されており、
ｃ）基板（１０１）上に配置された少なくとも１つのロジックチップ（１０２）が設けられており、その際、少なくとも１つのロジックチップ（１０２）が、誘電体の層（１０９）によって、ロジックチップ（１０２）の少なくとも部分を基板（１０１）から電気絶縁するために被覆されており、誘電体の層（１０９）がメタライジング層（２０１）により被覆されており、かつメタライジング層（２０１）が第２のはんだ材料（１０８）を用いて基板（１０１）にはんだ付けされており、
ｄ）基板（１０１）上に配置された少なくとも１つのパワー半導体チップ（１０３）が設けられており、その際、少なくとも１つのパワー半導体チップ（１０３）が電気伝導性および熱伝導性のはんだ材料（１０５）を用いて基板（１０１）にはんだ付けされており、
ｅ）信号伝送線路（１０４ａ〜１０４ｅ）が、ロジックチップ（１０２）をパワー半導体チップ（１０３）に、かつロジックチップ（１０２）およびパワー半導体チップ（１０３）を第１および第２の接続ユニット（１１１，１１３）に電気的に接続するために設けられており、
ｆ）モールド材料（１２０）が、基板（１０１）と少なくとも１つのパワー半導体チップ（１０３）と少なくとも１つのロジックチップ（１０２）とから成る電子的な構成群をパッケージングするために設けられている
ことを特徴とするマルチチップパッケージ。
少なくとも１つのロジックチップ（１０２）を基板（１０１）に接着するために使用される接着剤（１０６）内に、電気絶縁性のスペーサ（１０７）が埋設されている、請求項１０から１２までのいずれか１項記載のマルチチップパッケージ。
少なくとも１つのパワー半導体チップ（１０３）と少なくとも１つのロジックチップ（１０２）とから成る電子的な構成群をパッケージングするためのモールド材料（１２０）が、基板（１０１）の少なくとも１つの基板接続ユニット（１１２）と、第１および第２の接続ユニット（１１１，１１３）の、モジュール（１０２，１０３）とは反対側の端部とを露出する、請求項１０から１３までのいずれか１項記載のマルチチップパッケージ。
基板（１０１）が高い電気伝導度および高い熱伝導度を有している、請求項１０から１４までのいずれか１項記載のマルチチップパッケージ。
基板（１０１）が金属の材料から構成されている、請求項１０から１５までのいずれか１項記載のマルチチップパッケージ。
基板（１０１）が銅材料または銅合金から形成されている、請求項１０から１６までのいずれか１項記載のマルチチップパッケージ。
基板（１０１）が、外部の回路ユニットを接続するための基板接続ユニット（１１２）を有している、請求項１０から１７までのいずれか１項記載のマルチチップパッケージ。
パワー半導体チップ（１０３）がＩＧＢＴとして形成されている、請求項１０から１８までのいずれか１項記載のマルチチップパッケージ。