WO2003034495A2 - Verfahren zum verpacken von elektronischen baugruppen und mehrfachchipverpackung - Google Patents

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Abstract

Die Erfindung schafft ein Verfahren zum Verpacken von elektronischen Baugruppen und eine Mehrfachchipverpackung (100), wobei mindestens ein Leistungshalbleiterchip (103) auf eine Grundplatte (101) mit einem ersten Lötmittel (105) aufgebracht wird, mindestens ein Logikchip (102) auf der Grundplatte (101) aufgebracht wird, wobei das Logikchip und die Grundplatte elektrisch voneinander isoliert angeordnet werden, mindestens ein Logikchip (102) mit dem mindestens einen Leistungshalbleiterchip (103) mittels Signalübertragungsleitungen (104a-104e) verbunden wird, und die aus dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehende elektronische Baugruppe mittels einer Moldmasse (120) verpackt wird, um eine Mehrfachchipverpackung (100) bereitzustellen.

Description

Verfahren zum Verpacken von elektronischen Baugruppen und MenrfachchipVerpackung
STAND DER TECHNIK
Die vorliegende Erfindung betrifft eine Verpackung von elek- tronischen Bauelementen, und betrifft insbesondere eine Mehr- fachchipverpackung zum Verpacken von elektronischen Baugruppen, die aus mindestens einem Leistungshalbleiterchip und mindestens einem Logikchip bestehen.
Bei einer Auslegung von elektronischen Bauelementen, insbesondere von Halbleiterbauelementen, ist es vorteilhaft, Lei- stungshalbleiterchips und Logikchips als voneinander getrennte Chips auszufuhren, da die entsprechenden Halbleiterprozes- se individuell für beide Funktionalitäten (Leistungshalblei- terchipoπentierte Funktionalitäten bzw. Logikchiporientierte Funktionalitäten) optimiert werden können.
Auf der anderen Seite ist m elektronischen Baugruppen gewohnlich mindestens einen Logikchip und mindestens einen Leistungshalbleiterchip kombiniert, um eine spezifische Schaltungsfunktion auszufuhren.
Es ist somit wirtschaftlich vorteilhaft, dass beide Chiparten, d.h. Leistungshalbleiterchips und Logikchips, als eine funktionale Einheit m einem kompakten Gehäuse bzw. in einer kompakten Verpackung integriert werden können, um eine Ge- sa tbaugroße zu reduzieren und einen Aufwand bei der Einset¬ zung der aus Logikchips und Leistungshalbleiterchips bestehenden elektronischen Baugruppen zu verringern. Das kompakte Gehäuse bzw. die kompakte Verpackung dient dabei einem Schutz der m ihr enthaltenen elektronischen Baugruppen vor den Umgebungsbedingungen bei einer Anwendung, andererseits müssen elektrische und thermische Kontaktierungen der Leistungshalbleiterchips und/oder der Logikchips untereinander und mit einer Grundplatte realisiert werden.
Hierbei treten insbesondere bei Leistungshalbleiterchips hohe Verlustleistungen auf, die beispielsweise über die Ruckseite des Leistungshalbleiterchips an die Umgebung bzw. an eine thermisch leitfahige Grundplatte abgegeben werden müssen, so dass eine überhitzung des Leistungshalbleiterchips vermieden wird.
In herkömmlicher Weise werden Leistungshalbleiterchips auf eine Seite einer üblicherweise aus Metall bestehenden Grundplatte aufgelotet, wobei die Grundplatte mit einer oder meh- reren Anschlussεinheiten ausgebildet ist, um das Leistungshalbleiterchip über seine Ruckseite elektrisch an externe Schaltungsemheiten anzukoppeln. Weitere Verbindungs- anschlüssse des Leistungshalbleiterchips werden über weitere Anschlusseinheiten mit metallischen Kontaktfahnen versehen und nach außen geführt. Nach einem Vergießen der elektronischen Baugruppe mit einer Moldmasse (z.B. Kunststoff erguss bzw. Kunststoffvergussmasse) sind die Anschlusseinhεiten des Leistungshalbleiterchips sowie die Anschlusseinheiten der Grundplatte frei zuganglich, d.h. die entsprechenden An- Schlusseinheiten sind nicht mit Kunststoff überzogen.
Sollen Logikchips zusammen mit Leistungshalbleiterchips in einer einzigen Verpackung angeordnet werden, tritt nach dem Stand der Technik das Problem auf, dass die metallische Grundplatte mindestens ein elektrisches Potential mindestens eines Leistungshalbleiterchips fuhrt, wobei Potentialdifferenzen bzw. Spannungen von mehreren hundert Volt auftreten können, welche die Funktionsfahigkeit von Logikchips beeinträchtigen können bzw. den Logikchip sogar vollständig zer- stören können. Weiterhin ist es nachteilig, dass diese Spannungen transient stark schwanken können, was dazu fuhrt, dass die Logilchips honen transienten Spannungen widerstehen müssen. Dies erfordert in nachteiliger Weise aufwendige Abschirmmaßnahmen auf dem Logikchip.
Unzweckmaßigerweise muss der zur Erzeugung des Logikchips verwendete Halbleiterprozess zusätzlich für hohe Sperrspannungen ausgelegt werden.
Ein Verfahren, mit welchem versucht wird, dieses Problem zu umgehen, ist m der DE 197 16 674 AI beschrieben. Hierbei werden die m einem Gehäuse verpackten Schaltungsmodule (Logikchips und Leistungshalbleiterchips) auf mehrere elektrisch voneinander isolierte Grundplatten verteilt, wodurch es ermöglicht wird, αass hohe Spannungen bzw. Potentialdifferenzen von den empfindlichen Logikchips ferngehalten werden. Ein Nachteil des o.a. Verfahrens nach dem Stand der Technik besteht darin, dass mehrere, elektrisch voneinander isolierte Grundplatten in einem Gehäuse nebeneinander angeordnet werden m ssen, so dass bei einer vorgegebenen Grundflache nur eine kleinere Gesamtbauelementflache verpackt werden kann, als bei einem Vorhandensein nur einer (elektrisch leitenden, metallischen) Grundplatte, da die Schaltungsmodule untereinander bzw. vom Rand einer Grundplatte einen ausreichenden Isola- tionsabstand aufweisen müssen.
Ein weiteres Verfahren und eine Vorrichtung zum Verpacken von Schaltungsmodulen nach dem Stand der Technik ist in der Lite- raturstelle PCIM 2000, Conference Proceedmgs, PC7.2 unter dem Titel "Power Semiconductor Packaging - Problem or res- source ?, From the State of the art to future trends" besenrieben, wobei hier an Stelle einer metallischen Grundplatte eine metallisierte Keramikgrundplatte eingesetzt wird.
Durch em gezieltes Strukturieren der Metallisierung auf der Grundplatte lasst sich eine elektrische Entkopplung der Ruck- seiten von Leistungs- bzw. Logikchips erreichen. Ein Nachteil dieses Verfahrens und dieser Vorrichtung besteht darin, dass eine Keramik die thermische Leitfähigkeit der Verpackung verringert, wodurch eine Warmeabfuhr von den Schaltungsmodulen erschwert wird. Ein weiterer Nachteil des o.a. Verfahrens besteht in einer aufwendigen Herstellung der Keramik, wodurch die Modulverpackung mit höheren Kosten verbunden ist, als eine Modulverpackung, welche auf einer einzigen metallischen Grundplatte beruht.
Es ist somit ein Problem der vorliegenden Erfindung, ein Verfahren zum Verpacken von Schaltungsmodulen und eine Mehrfachchipverpackung bereitzustellen, wobei mindestens ein Logikchip und mindestens ein Leistungshalbleiterchip auf einer einheitlichen metallischen Grundplatte in einer Mehrfachchipverpackung kombiniert werden.
VORTEILE DER ERFINDUNG
Die Erfindung schafft das im Patentanspruch 1 angegebene
Verfahren zum Verpacken von elektronischen Baugruppen sowie Mehrfachchipverpackungen mit den Merkmalen der Patentansprüche 10, 11 und 12.
Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen .
Ein wesentlicher Gedanke der Erfindung besteht darin, dass unterschiedliche Schaltungsmodule, wie beispielsweise Logik- chips und Leistungshalbleiterchips in einer gemeinsamen Verpackung kombiniert werden, wobei das mindestens eine Logikchip und das mindestens eine Leistungshalbleiterchip auf einer gemeinsamen, im allgemeinen metallischen Grundplatte angeordnet werden.
Ein besonderer Vorteil der vorliegenden Erfindung besteht darin, dass bei einer vorgegebenen Gehäusegröße eine größere Gesamtchipflache verpackbar ist, als d es bei Verpackungen nach dem Stand der Tecnnik mit separaten Grundplatten für die einzelnen Module realisierbar ist.
Das erf dungsgerαaße Verfahren zum Verpacken von elektronischen Baugruppen weist im wesentlichen die folgenden Schritte auf :
a) Aufbringen mindestens eines Leistungshalbleiterchips auf einer Grundplatte mit einem ersten Lotmittel;
b) Aufbringen mindestens eines Logikch ps auf der Grundplatte, wobei das Logikchip und die Grundplatte derart angeordnet werden, dass eine elektrische Isolierung zwischen dem minde- stens einen Logikchip und der Grundplatte bereitgestellt wird;
c) Verbinden des mindestens einen Logikchips mit dem mindestens einen Leistungshalbleiterchip mittels Signalubertra- gungsleitungen und Verbinden jeweils des mindestens einen
Logikchips und des mindestens einen Leistungshalbleiterchips mit entsprechenden ersten und zweiten Anschlussemheiten; und
d) Verpacken der aus dem mindestens einen Leistungshalblei- terchip und dem mindestens einen Logikchip bestehenden elektronischen Baugruppe mittels einer Moldmasse bzw. einem Kunststoffverguss, um eine Mehrfachchipverpackung zu erhalten und die der Mehrfachchipverpackung vorhandenen Leistungshalbleiterchips und Logikchips vor Umwelteinflüssen zu schut- zen.
In vorte lnafter Weise werden erste und zweite Anscnlusse - heiten zum Anschluss von Leistungshalbleiterchips und Logikchips sowie mindestens eine Grundplattenanschlussemheit zum elektrischen Anschluss der Grundplatte freigelassen. In den ünteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung .
Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung wird eine elektrische Isolierung des Logikchips von der Grundplatte durch eine auf das Logikchip aufgebrachte dielektrische Schicht bereitgestellt. In vorteilhafter Weise isoliert die dielektrische Schicht bzw. die dielektrische Isola- tionsschicht Teile oder die Gesamtheit des Logikchips von der Grundplatte, wobei auf die dielektrische Schicht eine Metallisierungsschicht für eine Lötverbindung der Logikchip- Schicht-Anordnung mit der metallischen Grundplatte bereitgestellt wird.
Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird eine elektrische Isolierung des Logikchips von der Grundplatte durch eine Klebung des Logikchips auf die Grundplatte mittels eines elektrisch isolierenden Klebemit- tels bereitgestellt. Zweckmäßigerweise werden Teile oder die Gesamtheit des Logikchips durch die Klebeschicht zwischen dem Logikchip und der metallischen Grundplatte isoliert.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vor- liegenden Erfindung werden zur elektrischen Isolierung des Logikchips von der Grundplatte elektrisch isolierende Abstandshalter in eine aus dem Klebemittel bestehende Klebeschicht eingebracht, um einen gleichförmigen Abstand zwischen dem Logikchip und der Grundplatte bereitzustellen.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das mindestens eine Logikchip mittels einer auf die dielektrische Schicht des Logikchips aufgebrachten Metallisierungsschicht und mittels eines zweiten Lötmittels auf die Grundplatte gelötet. In vorteilhafter
Weise wird durch das zweite Lotmittel eine zuverlässige Lötverbindung bereitgestellt, wobei eine zuverlässige elektri- sehe Isolation zwischen dem Logikchip und der Grundplatte durch die dielektrische Schicht sichergestellt ist. In zweckmäßiger Weise werden die dielektrische Schicht und die Metallisierungsschicht aufeinanderfolgend auf eine Seite (bei- spielsweise die Unterseite) des Logikchips in einem Beschich- tungsprozess aufgebracht.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird durch das erste Lötmittel eine hohe thermische Leitfähigkeit zwischen dem Leistungshalbleiterchip und der Grundplatte bereitgestellt, in vorteilhafter Weise wird dadurch eine thermische Energie von dem Leistungshalbleiterchip zu der Grundplatte abgeführt, wodurch eine Entwär- mung des Leistungshalbleiterchips erreicht wird.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird durch das erste Lötmittel eine hohe elektrische Leitfähigkeit zwischen dem Leistungshalbleiterchip und der Grundplatte bereitgestellt. In vorteilhafter Weise wird durch das erste Lötmittel ein Stromtransport zwischen dem Leistungshalbleiterchip und der Grundplatte ohne einen nennenswerten Spannungsabfall bereitgestellt, da das erste Lötmittel einen niedrigen elektrischen Widerstand aufweist .
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird eine • elektrische Isolierung des Logikchips von der Grundplatte durch ein SOI-Substrat bereitgestellt, wobei als SOI eine Siliziumaufbringung auf einem Isolator (Silizium-auf-Isolator; Silicon on Insulator) bezeichnet wird.
Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird ein Leistungshalbleiterchip in der erfindungsgemäßen Mehrfachchipverpackung mit mindestens zwei unterschiedlichen Logikchips kombiniert, um eine Mehrfachchipverpackung bereitzustellen. In vorteilhafter Weise werden hierbei Kombinationen von Klebeverbindungen des mindestens einen Logikchips mit der Grundplatte und Lotverbindungen zwischen der Grundplatte und einer auf die dielektπscne Schicht mindestens eines weiteren Logikchips aufgebrachten Metallis erungsschicht bereitgestellt.
Die erf dungsgemaße Mehrfachchipverpackung weist weiterhin auf:
a) eine Grundplatte, welche vorzugsweise als eine Einheit aus einem vorzugsweise metallischen Material wie oeispielsweise Kupfer ausgebildet ist;
b) mindestens ein auf der Grundplatte angeordnetes Logikchip, wobei das mindestens eine Logikchip mit einem Klebemittel elektrisch isolierend auf die Grundplatte geklebt ist;
c) mindestens ein auf der Grundplatte angeordnetes Leistungshalbleiterchip, wobei das mindestens eine Leistungshalblei- terchip mit einem elektriscn und thermisch le tfahigen Lotmittel auf die Grundplatte gelotet ist;
d) Signalubertragungsleitungen zur elektrischen Verbindung des Logikchips mit dem Leistungshalbleiterchip sowie zur elektrischen Verbindung des Logikchips und des Leistungshalö- leiterchips mit ersten und zweiten Anschlussemheiten; und
e) eine Moldmasse als eine Kunststoffvergussmasse zur Verpak- kung der aus der Grundplatte, dem mindestens einen Leistungs- halbleiterchip und dem mindestens einen Logikcnip bestehenden elektronischen Baugruppe, um dieselbe vor Umwelteinflüssen zu schützen.
Weiterhin weist die erfmdungsgemaße Menrfachchipverpackung an Stelle des o.a. Merkmals b) mindestens e auf der Grundplatte angeordnetes Logikchip auf, wobei das mindestens e ne Logikchip mit einer dielektrischen Schicht zur elektrischen Isolation von zumindest Teilen des Logikchips von der Grundplatte beschichtet ist, die dielektrische Schicht mit einer Metallisierungsschicht beschichtet ist und die Metallisie- rungsschicht mittels eines zweiten Lötmittels auf die Grund- platte gelötet ist.
Die erfindungsgemäße Mehrfachchipverpackung weist weiterhin auf:
a) eine Grundplatte;
b) mindestens ein auf der Grundplatte angeordnetes Logikchip, wobei das mindestens eine Logikchip mit einem Klebemittel und elektrisch isolierenden Abstandshaltern -elektrisch isolierend auf die Grundplatte geklebt ist;
c) mindestens ein auf der Grundplatte angeordnetes Logikchip, wobei das mindestens eine Logikchip mit einer dielektrischen Schicht zur dielektrischen Isolation von zumindest Teilen des Logikchips von der Grundplatte beschicht ist, die dielektrische Schicht mit einer Metallisierungsschicht beschichtet ist und die Metallisierungsschicht mittels eines zweiten Lötmittels auf die Grundplatte gelötet ist;
d) mindestens ein auf der Grundplatte angeordnetes Leistungshalbleiterchip, wobei das mindestens eine Leistungshalbleiterchip mittels eines elektrisch und thermisch leitfähigen Lötmittels auf die Grundplatte gelötet ist;
e) Signalubertragungsleitungen zur elektrischen Verbindung des Logikchips mit dem Leistungshalbleiterchip und zur Ver¬ bindung des Logikchips und des Leistungshalbleiterchips mit ersten und zweiten Anschlusseinheiten; und
f) einer Moldmasse bzw. einem Kunststoffverguss zur Verpak- kung der aus der Grundplatte, dem mindestens einem Leistungshalbleiterchip und dem mindestens einen Logikchip bestehenden elektronischen Baugruppe, um dieselbe vor schädlichen Umwelteinflüssen zu schützen.
ZEICHNUNGEN
Ausfuhrungsbeispiele der Erfindung sind den Zeichnungen dargestellt und der nachfolgenden Beschreibung naher erläutert .
In den Zeichnungen zeigen:
Figur 1 eine Mehrfachchipverpackung ohne Moldmasse bzw. ohne Kunststoffverguss mit einem Logikchip und einem Leistungshalbleiterchip, welche durch Signal- ubertragungsleitungen verbunden sind und auf einer
Grundplatte angeordnet sind, als Seiten- Schnittansicht entlang einer Linie A-A' der Figur 3 gemäß einem bevorzugten Ausfuhrungsbeispiel der vorliegenden Erfindung;
Figur 2 eine Mehrfachchipverpackung einer Seiten-
Schnittansicht entlang einer Linie A-A' der Figur 3 gemäß einem weiteren bevorzugten Ausfuhrungsbeispiel der vorliegenden Erfindung;
Figur 3 eine Draufsicht einer Mehrfachchipverpackung gemäß einem bevorzugten Ausfuhrungsbeispiel der vorliegenden Erfindung;
Figur 4a eine Draufsicht einer Mehrfachchipverpackung mit einer aufgebrachten Moidmasse bzw. einem aufge- bracnten Kunststoffverguss gemäß einem bevorzugten Ausfuhrungsbeispiel der vorliegenden Erfindung; und
Figur 4b eine Seitenansicht einer Mehrfachchipverpackung mit aufgebrachter Moldmasse bzw. aufgebrachtem Kunst- stoffverguss der Figur 4a gemäß einem bevorzugten Ausfuhrungsbeispiel der vorliegenden Erfindung.
BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten.
In der in Figur 1 gezeigten Seiten-Schnittansicht einer Mehr- fachchipverpackung ist die Moldmasse bzw. der Kunststoffverguss 120 (untenstehend unter Bezugnahme auf die Figuren 4a und 4b erläutert) aus Gründen der Übersichtlichkeit weggelassen. Die dargestellte Mehrfachchipverpackung besteht aus zwei Schaltungsmodulen, d.h. einem Logikchip 102 und einem Lei- stungshalbleiterchip 103, welche erfindungsgemäß auf einer gemeinsamen Grundplatte 101 angeordnet sind. Zur Abführung der in dem Leistungshalbleiterchip 103 erzeugten Wärme sowie zur Durchleitung von hohen Strömen bei einem geringen Übergangswiderstand (Spannungsabfall) muss das Leistungshalblei- terchip 103 mit möglichst hoher thermischer und möglichst hoher elektrischer Leitfähigkeit mit der Grundplatte 101, welche im allgemeinen als eine metallische Grundplatte ausgebildet ist, verbunden werden. Wie in Figur 1 dargestellt, wird das Leistungshalbleiterchip 103 mittels eines ersten Lötmittels 105 (schraffiert in Figur 1) auf die Grundplatte 101 gelötet.
Die Grundplatte weist eine nach einem Verguss der Gesamtanordnung mit einer Moldmasse freigelassene Grundplattenan- Schlusseinheit 112 auf, die einen von mehreren möglichen elektrischen Anschlüssen zu dem Leistungshalbleiterchip 103 bereitstellt.
Weiterhin ist in Figur 1 ein Logikchip 102 gezeigt, welches, wie oben erwähnt, von dem durch die Grundplatte 101 getragenen elektrischen Potential des Leistungshalbleiterchips 103 entkoppelt werden muss. In dem in Figur 1 gezeigten Ausfüh- rungsbeispiel der vorliegenden Erfindung wird dies erreicht, indem das Logikchip 102 mittels eines Klebemittels 106, welches elektrisch isolierend ist, auf die Grundplatte 101 geklebt wird. Zur präzisen Auslegung eines gleichförmigen Ab- Standes zwischen dem Logikchip 102 und der Grundplatte 101 und zur Sicherstellung einer ausreichenden Isolation sind in die Klebeschicht Abstandshalter 107 eingebracht, welche selbst elektrisch isolierend sind.
Eine von mehreren Signalubertragungsleitungen ist als eine Signalübertragungsleitung 104a zur elektrischen Verbindung des Leistungshalbleiterchips 103 mit dem Logikchip 102 dargestellt. Weitere Signalübertragungsleitungen dienen einer Verbindung jeweils des Logikchips 102 bzw. des Leistungshalb- leiterchips 103 mit ersten und zweiten Anschlussemheiten 111 bzw. 113 (in Figur 3 gezeigt) . Auf diese Weise wird eine Mehrfachchipverpackung 100 beispielhaft mit zwei Schaltungsmodulen, dem Logikchip 102 und dem Leistungshalbleiterchip 103 in einer vorteilhaften kompakten Bauweise bzw. Gehäuse- form erreicht.
Figur 2 veranschaulicht eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung, wobei in Figur 2 beispielhaft wiederum zwei Schaltungsmodule, d.h. ein Logikchip 102 und ein Leistungshalbleiterchip 103 gezeigt sind, welche durch eine Signalübertragungsleitung 104a elektrisch miteinander verbunden sind. Die Aufbringung des Leistungshalbleiterchips 103 auf der Grundplatte 101 ist wie unter Bezugnahme auf Figur 1 dargestellt realisiert, während das Logikchip 102 auf andere Weise elektrisch isolierend auf der einheitlichen, metallischen Grundplatte 101 aufgebracht ist. Auf das Logikchip 102 ist an dessen Unterseite eine dielektrische Schicht 109 aufgebracht, welche elektrisch isolierend ist. Auf diese dielektrische Schicht 109 ist eine Metallisierungsschicht 201 aufgebracht, welche als ein lötbares Verbindungselement zu der metallischen Grundplatte 101 dient. Somit ist es möglich, das Logikchip 102 elektrisch isolierend mittels eines zweiten Lotmittels 108 auf die Grundplatte 101 zu loten, wobei eine Lotverbindung nur zwischen der Metalli- sierungsschicht 201 und der metallischen Grundplatte 101 bereitgestellt wird. Eine gleichförmige, flach verlaufende dielektriscne Schicht 109 kann beispielsweise durch einen thermischen Oxidationsprozeß oder einen Abscheideprozeß bei der Chipnersteilung bereitgestellt werden. Eine weitere Möglichkeit besteht darin, für die Herstellung des Logikchips ein SOI-Substrat (Silicon on Insulator) zu verwenden. In diesem Fall befindet sich oberhalb und unterhalb der dielektrischen Schicht 109 ein Halbleitermaterial, und die Metall- schicht 201 wird auf der Unterseite des unterhalb der dielektrischen Schicht 109 angeordneten Halbleitermaterials aufge- bracht.
Figur 3 zeigt eine Mehrfachchipverpackung 100, in welcher ein Logikchip 102 und ein Leistungshalbleiterchip 103 eingeschlossen ist, m einer Draufsicht, wobei eine Moldmasse 120 aus Gründen der Ubersichtlicnkeit weggelassen ist. Wie m
Figur 3 gezeigt, dienen Signalubertragungsleitungen 104a und 104b einer elektrischen Verbindung des Logikchips 102 mit dem Leistungshalbleiterchip 103, wahrend Signalubertragungsleitungen 104c und 104e einer elektrischen Verbindung des Logik- chips mit ersten und zweiten Anschlussemheiten 111 bzw. 113 dienen. Eine Signalubertragungsleitung 104d dient einer Verbindung des Leistungshalbleiterchips 103 mit der zweiten Anschlussemheit 113.
Eine weitere Verbindung des Leistungshalbleiterchips 103 wird über die Grundplatte zu der Grundplattenanschlussemheit 112 dadurch realisiert, dass das Leistungshalbleiterchip 103 mittels eines elektrisch leitfahigen Klebers 105 auf die Grundplatte 101 gelotet ist, wie obenstehend unter Bezugnahme auf Figur 1 beschrieben. Es sei darauf hingewiesen, dass die Signalubertragungsleitungen 104a-104e nur beispielhaft s nd, d.h. es können weniger oder mehr als fünf Signalubertragungsleitungen 104a-104e vorhanden sein.
Das Leistungshalbleitercmp 103 kann beispielsweise als ein IGBT („msulated gate bipolar transistor" = Bipolartransistor mit isoliertem Gate) für Zundanwendungen ausgebildet sein, wobei das Logikchip 102 die zugehörige Logikschaltung, eine ESD- (electrostatic discharge, elektrostatische Entladung) Schutzschaltung und eine Stromregelschaltung aufweist. In diesem Beispiel stellt die Grundplattenanschlussemheit 112 eine mit einem Kollektor des IGBT verbundene Anschluss fahne bereit, an welche eine Zündspule angeschlossen werden kann, wobei die zweite Anschlusse heit 113 auf einem Bezugspoten- tial liegt und die erste Anschlussemheit 111 als e n Steuer- anschluss dient.
Das an der ersten Anschlusseinheit 111 anliegende Steuersignal wird über die Signalubertragungsleitung 104c, das Logikchip 102 und die Signalubertragungsleitung 104a an das Gate des IGBTs (des Leistungshalbleiterchips 103) weitergeleitet. Über die Signalubertragungsleitung 104b wird von dem IGBT 103 ein zum Spulenstrom der Zündspule proportionales Signal an die auf dem Logikchip 102 realisierte Stromregelschaltung zuruckgemeldet . Diese kann durch eine Verringerung der über die Signalubertragungsleitung 104a an den IGBT gelieferten Gate-Spannung ein Überschreiten eines Grenzwertes des durch die Zündspule fließenden Spuienstro s verhindern.
Die Figuren 4a und 4b zeigen eine Mehrfachchipverpackung 100 mit einer aufgebrachten Moldmasse 120 bzw. einem aufgebrachten Kunststoffverguss, so dass eine vollständige Verpackung der unter Bezugnahme auf die Figuren 1 bis 3 gezeigten Schaltungsmodule, d.h. des Logikchips 102 und des Leistungshalbleiterchips 103 bereitgestellt wird. Hierbei ist in Figur 4b e ne Seitenansicht der Figur 4a dargestellt. Es sei darauf hingewiesen, dass die Moldmasse 120 zur Verpak- kung der aus dem mindestens einen Leistungshalbleiterchip 103 und dem mindestens einen Logikchip 102 bestehenden elektronischen Baugruppe mindestens eine Grundplattenanschlussemheit 112 der Grundplatte 101 und die von den Modulen 102 bzw. 103 wegweisenden Enden von ersten und zweiten Anschlusseinheiten 111 bzw. 113 freilässt. In vorteilhafter Weise weist die Grundplatte 101 selbst eine hohe elektrische und eine hohe thermische Leitfähigkeit auf, wobei die Grundplatte vorzugs- weise aus einem metallischen Material wie beispielsweise einem Kupfermaterial oder einer Kupferlegierung ausgeführt ist. Externe Schaltungseinheiten werden vorzugsweise an der Grundplattenanschlussemheit 112 sowie an der ersten Anschlusseinheit 111 und der zweiten Anschlusseinheit 113 ange- schlössen.
Durch das erfindungsgemäße Verfahren zum Verpacken von elektronischen Baugruppen, wobei Leistungshalbleiterchips und Logikchips kombinierbar sind, sowie durch die erfindungsgemä- ße Mehrfachchipverpackung wird eine Anordnung einzelner
Schaltungsmodule auf einer einheitlichen Grundplatte vereinfacht, ein Gehäuse bzw. eine Verpackung wird kompakter auslegbar, wodurch bei einer Fertigung der Mehrfachchipverpak- kung ein erheblicher wirtschaftlicher Vorteil bereitgestellt wird.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizier- bar. Verfahren zum Verpacken von elektronischen Baugruppen und Mehrfachchipyerpackung
Bezugszeichenlist*
100 Mehrfachchipverpackung
101 Grundplatte
102 Logikchip
103 Leistungshalbleiterchip
104a- Signalubertragungsleitungen
104e
105 Erstes Lotmittel
106 Klebemittel
107 Abstandshalter
108 Zweites Lotmittel
109 Dielektrische Schicht
111 Erste Anschlussemheit
112 Grundplattenanschlussemheit
113 Zweite Anschlussemheit
120 Moldmasse
201 Metalllsierungsschient

Claims

Verfahren zum Verpacken von elektronischen Baugruppen und MehrfachchipyerpackungPatentansprüche
1. Verfahren zum Verpacken von elektronischen Baugruppen, wobei Leistungshalbleiterchips (103) und Logikchips (102) kombinierbar sind, mit den Schritten:
a) Aufbringen mindestens eines Leistungshalbleiterchips (103) auf einer Grundplatte (101) mit einem ersten Lötmittel (105) ;
b) Aufbringen mindestens eines Logikchips (102) auf der Grundplatte (101), wobei das Logikchip (102) und die Grundplatte (101) elektrisch voneinander isoliert angeordnet wer- den;
c) Verbinden des mindestens einen Logikchips (102) mit dem mindestens einen Leistungshalbleiterchip (103) sowie des Logikchips (102) und des Leistungshalbleiterchips (103) mit ersten und zweiten Anschlusseinheiten (111, 113) mittels Signalübertragungsleitungen (104a-104e) ; und
d) Verpacken der aus dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) beste- henden elektronischen Baugruppe mittels einer Moldmasse (120) , um eine Mehrfachchipverpackung (100) zu erhalten.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass eine elektrische Isolierung des Logikchips (102) von der Grundplatte (101) durch eine auf das Logikchip (102) aufgebrachte dielektrische Schicht (109) bereitgestellt wird.
3. Verfahren nach einem oder beiden der Ansprüche 1 und 2, d a d u r c h g e k e n n z e i c h n e t , dass eine elektrische Isolierung des Logikchips (102) von der Grundplatte (101) durch eine Klebung des Logikchips (102) auf die Grundplatte (101) mittels eines elektrisch isolierenden Klebemittels (106) bereitgestellt wird.
4. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass zur elektrischen Isolierung des Logikchips (102) von der
Grundplatte (101) in eine aus dem Klebemittel (106) bestehen- de Klebeschicht elektrisch isolierende Abstandshalter (107) eingebracht werden.
5. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass das Logikchip (102) mittels einer auf die dielektrische Schicht (109) des Logikchips (102) aufgebrachten Metallisie- rungsschicht (201) und mittels eines zweiten Lötmittels (108) auf die Grundplatte (101) gelötet wird.
6. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass durch das erste Lötmittel (105) eine hohe thermische Leitfähigkeit zwischen dem Leistungshalbleiterchip (103) und der Grundplatte (101) bereitgestellt wird.
7. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass durch das erste Lötmittel (105) eine hohe elektrische Leitfähigkeit zwischen dem Leistungshalbleiterchip (103) und der Grundplatte (101) bereitgestellt wird.
8. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass eine elektrische Isolierung des Logikchips (102) von der Grundplatte (101) durch ein SOI- (silicon on insulator) - Substrat bereitgestellt wird.
9. Verfahren nach einem oder mehreren der voranstehenden Ansprüche , d a d u r c h g e k e n n z e i c h n e t , dass ein Leistungshalbleiterchip (103)- mit mindestens zwei unterschiedlichen Logikchips (102) kombiniert wird, um eine Mehrfachchipverpackung (100) bereitzustellen.
10. Mehrfachchipverpackung (100), mit:
a) einer Grundplatte (101) ;
b) mindestens einem auf der Grundplatte (101) angeordneten Logikchip (102), wobei das mindestens eine Logikchip (102) mit einem elektrisch isolierenden Klebemittel (106) und mit elektrisch isolierenden Abstandshaltern (107) elektrisch isolierend auf die Grundplatte (101) geklebt ist;
c) mindestens einem auf der Grundplatte (101) angeordneten Leistungshalbleiterchip (103) , wobei das mindestens eine
Leistungshalbleiterchip (103) mittels eines elektrisch und thermisch leitfähigen Lötmittels (105) auf die Grundplatte (101) gelötet ist;
d) Signalübertragungsleitungen (104a-104e) zur elektrischen Verbindung des Logikchips (102) mit dem Leistungshalbleiterchip (103) und des Logikchips (102) und des Leistungshalblei- terchips (103) mit ersten und zweiten Anschlusseinheiten (111, 113) ; und
e) einer Moldmasse (120) zur Verpackung der aus der Grund- platte (101) , dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehenden elektronischen Baugruppe.
11. Mehrfachchipverpackung (100), mit
a) einer Grundplatte (101) ;
b) mindestens einem auf der Grundplatte (101) angeordneten Logikchip (102), wobei das mindestens eine Logikchip (102) mit einer dielektrischen Schicht (109) zur elektrischen Isolation von zumindest Teilen des Logikchips (102) von der Grundplatte (101) beschichtet ist, die dielektrische Schicht (109) mit einer Metallisierungsschicht (201) beschichtet ist und die Metallisierungsschicht (201) mittels eines zweiten Lötmittels (108) auf die Grundplatte (101) gelötet ist .
c) mindestens einem auf der Grundplatte (101) angeordneten Leistungshalbleiterchip (103), wobei das mindestens eine Leistungshalbleiterchip (103) mittels eines elektrisch und thermisch leitfähigen Lötmittels (105) auf die Grundplatte (101) gelötet ist;
d) Signalübertragungsleitungen (104a-104e) zur elektrischen Verbindung des Logikchips (102) mit dem Leistungshalbleiter- chip (103) und des Logikchips (102) und des Leistungshalble! • terchips (103) mit ersten und zweiten Anschlussemheiten (111, 113) ; und
e) einer Moldmasse (120) zur Verpackung der aus der Grund- platte (101) , dem mindestens einen Leistungshalbleiterchip
(103) und dem mindestens einen Logikchip (102) bestehenden elektronischen Baugruppe.
12. Mehrfachchipverpackung (100), mit:
a) einer Grundplatte (101) ;
b) mindestens einem auf der Grundplatte (101) angeordneten Logikchip (102), wobei das mindestens eine Logikchip (102) mit einem elektrisch isolierenden Klebemittel (106) und mit elektrisch isolierenden Abstandshaltern (107) elektrisch isolierend auf die Grundplatte (101) geklebt ist;
c) mindestens einem auf der Grundplatte (101) angeordneten Logikchip (102), wobei das mindestens eine Logikchip (102) mit einer dielektrischen Schicht (109) zur elektrischen Iso- lation von zumindest Teilen des Logikchips (102) von der
Grundplatte (101) beschichtet ist, die dielektrische Schicht (109) mit einer Metallisierungsschicht (201) beschichtet ist und die Metallisierungsschicht (201) mittels eines zweiten Lötmittels (108) auf die Grundplatte (101) gelötet ist;
d) mindestens einem auf der Grundplatte (101) angeordneten Leistungshalbleiterchip (103) , wobei das mindestens eine Leistungshalbleiterchip (103) mittels eines elektrisch und thermisch leitfähigen Lötmittels (105) auf die Grundplatte (101) gelötet ist;
e) ' Signalübertragungsleitungen (104a-104e) zur elektrischen Verbindung des Logikchips (102) mit dem Leistungshalbleiterchip (103) und des Logikchips (102) und des Leistungshalblei • terchips (103) mit ersten und zweiten Anschlusseinheiten (111, 113) ; und
f) einer Moldmasse (120) zur Verpackung der aus der Grundplatte (101) , dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehenden elektronischen Baugruppe.
13. Mehrf chchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 12, d a d u r c h g e k e n n z e i c h n e t , dass in das zur Klebung des mindestens einen Logikchips (102) auf die Grundplatte (101) eingesetzte Klebemittel (10S) elektrisch isolierende Abstandshalter (107) eingebracht sind.
14. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 13, d a d u r c h g e k e n n z e i c h n e t , dass die Moldmasse (120) zur Verpackung der aus dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehenden elektronischen Baugruppe mindestens eine Grundplattenanschlussemheit (112) der Grund- platte (101) und die von den Modulen (102, 103) wegweisenden Enden von ersten und zweiten Anschlusseinheiten (111, 113) freilässt .
15. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 14, d a d u r c h g e k e n n z e i c h n e t , dass die Grundplatte (101) hohe elektrische und hohe thermische Leitf higkeiten aufweist.
16. Mehrfachchipverpackung (100) nach einem oder mehreren der
Ansprüche 10 bis 15, d a d u r c h g e k e n n z e i c h n e t , dass die Grundplatte (101) aus einem metallischen Material ausgeführt ist.
17. Mehrfachchipverpackung (100) nach einem oder mehreren der
Ansprüche 10 bis 16, d a d u r c h g e k e n n z e i c h n e t , dass die Grundplatte (101) aus einem Kupfermaterial oder einer Kupferlegierung gebildet ist.
18. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 17, d a d u r c h g e k e n n z e i c h n e t , dass die Grundplatte (101) eine Grundplattenanschlussemheit (112) zum Anschluss von externen Schaltungseinheiten aufweist .
19. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 18, d a d u r c h g e k e n n z e i c h n e t , dass das Leistungshalbleiterchip (103) als ein IGBT ausgebildet ist .
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