CN110335856A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN110335856A
CN110335856A CN201910429018.6A CN201910429018A CN110335856A CN 110335856 A CN110335856 A CN 110335856A CN 201910429018 A CN201910429018 A CN 201910429018A CN 110335856 A CN110335856 A CN 110335856A
Authority
CN
China
Prior art keywords
layer
contact
semiconductor devices
insulating layer
contact plunger
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910429018.6A
Other languages
English (en)
Other versions
CN110335856B (zh
Inventor
李南宰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Priority to CN201910429018.6A priority Critical patent/CN110335856B/zh
Publication of CN110335856A publication Critical patent/CN110335856A/zh
Application granted granted Critical
Publication of CN110335856B publication Critical patent/CN110335856B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件可以包括：层间绝缘层，沿着第一方向层叠且彼此分隔开；字线，形成在所述层间绝缘层之间；牺牲绝缘层，形成在所述层间绝缘层之间使得所述牺牲绝缘层布置在形成有字线的层。所述半导体器件还可以包括单元接触插塞，所述单元接触插塞中的每个包括沿着所述第一方向穿通所述层间绝缘层和所述牺牲绝缘层中的至少一个的第一柱部，和从所述第一柱部的侧壁突出且接触所述字线中的一个的侧壁的第一突出部，其中，所述单元接触插塞具有不同深度。

Description

半导体器件及其制造方法
相关申请
本申请是于2014年10月15日提交的申请号为201410545029.8、发明名称为“半导体器件及其制造方法”的专利申请的分案申请。
相关申请的交叉引用
本申请要求2014年6月3日提交的申请号为10-2014-0067598的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例通常涉及半导体器件及其制造方法，并且更具体地涉及包括接触插塞的半导体器件及其制造方法。
背景技术
存在涉及在衬底之上层叠存储单元以便在半导体器件内增加集成度的技术建议。层叠在衬底之上的存储单元可以与导电图案耦接。导电图案可以以不同高度布置在衬底之上。为了将电信号独立施加至以不同高度布置的导电图案，接触插塞可以与导电图案耦接。可以使导电图案图案化以形成台阶式结构，从而打开导电图案的接触区域，并且接触插塞可以与导电图案的通过台阶式结构打开的接触区域耦接。
然而，当使导电图案图案化成台阶式结构时，可能出现错误。例如，接触插塞和导电图案之间可能由于这些错误而出现不对准。
发明内容
根据一个实施例的半导体器件可以包括沿着第一方向层叠且彼此分隔开的层间绝缘层、形成在层间绝缘层之间的字线和牺牲绝缘层，所述牺牲绝缘层形成在层间绝缘层之间使得牺牲绝缘层布置在形成字线的层。该半导体器件还可以包括单元接触插塞，所述单元接触插塞中的每个包括沿着第一方向穿通层间绝缘层和牺牲绝缘层中的至少一个的第一柱部和从第一柱部的侧壁突出且接触字线之一的侧壁的第一突出部，其中单元接触插塞具有不同深度。
根据一个实施例的半导体器件可以包括沿着第一方向层叠且彼此分隔开的层间绝缘层，形成在层间绝缘层之间的导电区域以及牺牲绝缘层，所述牺牲绝缘层形成在层间绝缘层之间使得牺牲绝缘层布置在形成导电区域的层。该半导体器件还可以包括单元接触插塞，单元接触插塞中的每个包括沿着第一方向穿通层间绝缘层和牺牲绝缘层中的至少一个的第一柱部，和从第一柱部的侧壁突出且接触导电区域之一的第一突出部，其中至少两个接触插塞具有不同深度。
根据一个实施例的制造半导体器件的方法可以包括在衬底之上形成层叠体，其中层叠体可以包括层间绝缘层，布置在彼此相邻的层间绝缘层之间的导电图案，以及在布置导电图案的层在彼此相邻的层间绝缘层之间布置的牺牲绝缘层。制造半导体器件的方法还可以包括在层叠体之上形成第一接触掩模图案，其中第一接触掩模图案可以包括以具有m行和n列的矩阵格式布置的第一开孔，其中m和n是大于或等于2的自然数。制造半导体器件的方法还可以包括通过将第一接触掩模图案用作刻蚀阻挡部刻蚀层叠体来形成第一接触孔组以打开牺牲绝缘层之中的目标牺牲绝缘层的顶表面。制造半导体器件的方法还可以包括：沿着第一开孔的行方向和列方向通过重复将第一接触掩模图案用作刻蚀阻挡部的刻蚀工艺来形成具有不同深度的接触孔以打开布置在目标牺牲绝缘层之下的牺牲绝缘层的顶表面；通过刻蚀通过接触孔打开的牺牲绝缘层直到导电图案的侧壁暴露为止来形成凹槽；以及形成填充接触孔和凹槽且耦接至导电图案的接触插塞。
附图说明
图1A和图1B是图示表示根据一个实施例的半导体器件的布局的平面图；
图2A和图2B是图示表示根据一个实施例的半导体器件的接触区域的截面图；
图3是图示表示根据一个实施例的半导体器件的外围区域的截面图；
图4A至图17C是图示表示根据一个实施例的制造半导体器件的方法的视图；
图18A和图18B是图示表示根据一个实施例的半导体器件的接触区域的平面图和截面图；
图19和图20是图示表示根据实施例的半导体器件的单元结构的立体图；
图21是图示表示根据一个实施例的存储系统的配置的视图；
图22是图示表示根据一个实施例的计算系统的配置的视图。
具体实施方式
在下文中将参照附图详细描述各种实施例，提供了附图以使得本领域普通技术人员理解实施例的范围。然而，本实施例可以用不同的方式体现，而不应解释为局限于本文所阐述的实施例。确切地说，提供了这些实施例使得本公开将透彻且完整。另外，提供了实施例以向本领域技术人员充分传达本描述的范围。
各种实施例通常可以涉及接触插塞的对准得以改善的半导体器件及其制造方法。
图1A和图1B是图示表示根据一个实施例的半导体器件的布局的平面图。特别地，图1A和图1B是图示表示半导体器件的接触区域的平面图。更具体地，图1A是图示在其上形成选择线的层的平面图，以及图1B是图示在其中形成字线的层的平面图。
参照图1A和图1B，根据一个实施例的半导体器件可以包括层叠在衬底(未示出)之上的水平层。水平层中的每个可以包括导电区域和牺牲区域。水平层中的每个可以布置在图2A和图2B中图示的层间绝缘层111之间。包括选择线SL、虚设图案DP和字线WL的导电图案可以形成在导电区域中。牺牲绝缘层113(见图2A)可以形成在牺牲区域中。可以通过第一掩埋绝缘层141来以存储块为单位分隔水平层。
第一掩埋绝缘层141可以包括具有第一深度的第一部。第一掩埋绝缘层141可以包括具有低于第一深度的第二深度的第二部。第一掩埋绝缘层141的第一部可以形成在第一狭缝135A和第二狭缝135B中。第一狭缝135A可以以存储块为单位分隔水平层。第二狭缝135B可以穿通单个存储块内的水平层。第一掩埋绝缘层141的第一部可以支撑水平层。第一狭缝135A和第二狭缝135B可以同时或基本同时形成。第一掩埋绝缘层141的第二部可以形成为以防止选择线SL和虚设图案DP之间的电连接，选择线SL和虚设图案DP形成在相同水平层中。第一掩埋绝缘层141的第二部可以形成在从水平层之中的最上水平层延伸至目标水平层的底表面的沟槽127A中。目标水平层可以是在其上布置选择线SL和虚设图案DP的水平层。沟槽127A的深度可以控制成使得沟槽127A可以不穿通字线WL。
选择线SL和字线WL可以从单元区域(未示出)延伸至接触区域。选择线SL和虚设图案DP可以布置在字线WL之上。选择线SL和虚设图案DP可以形成在水平层的两个或更多个中的每个上。布置在相同水平层上的虚设图案DP和选择线SL可以用插设在它们之间的牺牲绝缘层113和第一掩埋绝缘层141彼此分隔开。虚设图案DP可以具有沿一个方向延伸的线性形状或基本线性形状。可以沿着与延伸方向交叉的方向把虚设图案DP分隔成两个或更多个图案。牺牲绝缘层113可以布置在两个或更多个虚设图案DP之间。
字线WL可以包括第一部P1和第二部P2。第一部P1可以与选择线SL平行或基本平行。第二部P2可以与虚设图案DP平行或基本平行。字线WL的第二部P2可以延伸且耦接至第一部P1。字线WL的第二部P2可以具有沿着一个方向延伸的线性形状或基本线性形状。字线WL的第二部P2中的两个或更多个可以沿着与延伸方向交叉的方向布置。牺牲绝缘层113可以布置在两个或更多个第二部P2之间。字线WL可以布置在两个或更多个水平层中的每个上。
选择线SL、虚设图案DP和字线WL可以接触穿通水平层且延伸至侧面部分的第二掩埋绝缘层151的侧壁。选择线SL、虚设图案DP和字线WL可以与接触插塞CT[11]至CT[mn]和CTsg中的一个耦接，其中m和n是大于或等于2的自然数。
接触插塞CT[11]至CT[mn]和CTsg可以包括耦接至字线WL的单元接触插塞CT[12]至CT[mn]、耦接至选择线SL的选择接触插塞CTsg以及耦接至虚设图案DP的虚设接触插塞CT[11]。选择接触插塞CTsg可以穿通布置在虚设图案DP和选择线SL之间的牺牲绝缘层113(见图2A)。选择接触插塞CTsg可以通过第一掩埋绝缘层141与虚设接触插塞CT[11]绝缘。接触插塞CT[11]至CT[mn]和CTsg中的每个的底表面可以布置在在其上形成导电图案SL、DP或WL以进行接触的水平层上。
接触插塞CT[11]至CT[mn]和CTsg可以延伸至在其上形成导电图案SL、DP或WL以进行接触的目标水平层。接触插塞CT[11]至CT[mn]和CTsg中的每个可以具有沿着图2A和图2B中示出的z方向变化的不同横截面积。接触插塞CT[11]至CT[mn]和CTsg中的每个可以在布置导电图案SL、DP或WL以进行接触的位置处具有最大横截面积。虚设接触插塞CT[11]和单元接触插塞CT[12]至CT[mn]可以以包括多个行和多个列的矩阵格式布置。虚设接触插塞CT[11]可以穿通至少一个牺牲绝缘层113且与虚设图案DP位置相邻。单元接触插塞CT[12]至CT[mn]可以穿通至少一个牺牲绝缘层113且与字线WL的第二部P2相邻。
图2A和图2B是图示表示根据一个实施例的半导体器件的接触区域的横截面图。更具体地，图2A是沿着图1A的线I-I’截取的横截面图。图2B是沿着图1A的线II-II'截取的横截面图。在图2A和图2B中，未沿线I-I'和II-II'截取的单元接触插塞由虚线指示。
如在图2A和图2B中所示，根据一个实施例的半导体器件可以包括层间绝缘层111和导电图案CP[1]至CP[k]，其中k是大于或等于2的自然数。半导体器件还可以包括牺牲绝缘层113和接触插塞CTsg以及CT[11]至CT[mn]。层间绝缘层111可以沿着第一方向(z方向)层叠且彼此分隔开。导电图案CP[1]至CP[k]和牺牲绝缘层113可以形成在层间绝缘层111之间的空间中。牺牲绝缘层113可以布置在导电图案CP[1]至CP[k]被布置的高度。接触插塞CTsg和CT[11]至CT[mn]可以分别耦接至导电图案CP[1]至CP[k]。
导电图案CP[1]至CP[k]之中的导电图案的两个或更多个(例如自最上导电图案的CP[k-2]至CP[k])可以是选择线SL或虚设图案DP。形成在选择线SL和虚设图案DP之下的导电图案CP[1]至CP[k-3]可以是字线WL。形成在相同层上的选择线SL和虚设图案DP可以彼此分隔开。
接触插塞CT[11]至CT[mn]和CTsg可以包括耦接至字线WL的单元接触插塞CT[12]至CT[mn]、耦接至选择线SL的选择接触插塞CTsg以及耦接至虚设图案DP的虚设接触插塞CT[11]。如在上面图1A中所示，虚设接触插塞CT[11]和单元接触插塞CT[12]至CT[mn]可以以矩阵格式布置。虚设接触插塞CT[11]可以布置在矩阵的第一行和列中。单元接触插塞CT[12]至CT[mn]在远离虚设接触插塞CT[11]的深度方面可以增加。换言之，单元接触插塞CT[12]至CT[mn]可以在接触插塞CT[12]至CT[mn]在位于远离虚设接触插塞CT[11]的深度方面增加。单元接触插塞CT[12]至CT[mn]可以沿着行方向(x方向)以第一深度差D1顺序布置，且沿着列方向(y方向)以大于第一深度差D1的第二深度差D2顺序布置。
单元接触插塞CT[12]至CT[mn]中的每个可以包括第一柱部A。单元接触插塞CT[12]至CT[mn]中的每个可以包括从第一柱部A的侧壁突出的第一突出部B。第一柱部A可以沿着第一方向(z方向)穿通一个或更多个层间绝缘层111和一个或更多个牺牲绝缘层113且延伸至目标字线WL。第一突出部B可以从在其上形成目标字线WL的水平层中的第一柱部A的侧壁突出，且接触目标字线WL的侧壁。例如单元接触插塞CT[12]至CT[mn]的数目可以与层叠的字线WL的数目相同。单元接触插塞CT[12]至CT[mn]可以具有不同深度且分别耦接至字线WL。
选择接触插塞CTsg可以耦接至布置在水平层中的两个或更多个上的选择线SL。选择接触插塞CTsg可以包括沿着第一方向(z方向)延伸的第二柱部C和从第二柱部C的侧壁突出的两个或更多个第二突出部D。第二柱部C可以穿通层间绝缘层111中的一个或更多个和牺牲绝缘层113中的一个或更多个并且延伸至在其上布置最下选择线的层，例如，在其上布置选择线CP[k-2]的层。第二突出部D可以从在其上形成选择线SL的层中的第二柱部的侧壁突出且接触选择线SL的侧壁。第二突出部D的数目例如可以与层叠的选择线SL的数目相同。
虚设接触插塞CT[11]可以耦接至形成在其上布置有最下选择线的层(例如，在其中布置选择线CP[k-2]的层)上的虚设图案DP。虚设接触插塞CT[11]可以包括沿着第一方向(z方向)延伸的第三柱部E和从第三柱部E的侧壁突出的第三突出部F。第三柱部E可以穿通一个或更多个层间绝缘层111和一个或更多个牺牲绝缘层113并且延伸至在其上布置最下选择线的层(例如，在其中布置选择线CP[k-2]的层)。第三突出部F可以从在其上形成目标虚设图案DP的层中的第三柱部E的侧壁突出，并且接触目标虚设图案DP的侧壁。第三突出部F可以接触沿着第一方向(z方向)层叠的虚设图案DP之中的最下虚设图案的侧壁。
虚设接触插塞CT[11]以及单元接触插塞CT[12]至CT[mn]中的每个可以被间隔绝缘层181包围。为了防止突出部形成在除目标层之外的另一层中，间隔绝缘层181可以仅包围第一柱部A在第一突出部B之上的侧壁或仅包围第三柱部E在第三突出部F之上的侧壁。换言之，第一突出部B或第三突出部F可以不被间隔绝缘层181包围。
沟槽127A可以穿通层间绝缘层111中的一个或更多个和一个或更多个牺牲绝缘层113。沟槽127A可以形成在选择接触插塞CTsg和虚设接触插塞CT[11]之间。沟槽127A可以用第一掩埋绝缘层141填充。沟槽127A的深度可以由从彼此交替层叠的层间绝缘层111和牺牲绝缘层113的最上层至在其上布置最下选择线的水平层(例如，在其上布置选择线CP[k-2]的水平层)的距离控制，使得沟槽127A可以不穿通字线WL。
第一狭缝135A、第二狭缝135B和第三狭缝147可以穿通彼此交替层叠的层间绝缘层111和牺牲绝缘层113。第一狭缝135A和第二狭缝135B可以用第一掩埋绝缘层141填充。第三狭缝147可以用第二掩埋绝缘层151填充。导电图案CP[1]至CP[k]可以接触第二掩埋绝缘层151的侧壁并且具有从第二掩埋绝缘层151的侧壁延伸的预定宽度。第二狭缝135B可以形成在相邻的单元接触插塞CT[12]至CT[mn]之间以防止单元接触插塞CT[12]至CT[mn]彼此耦接。
字线WL的下结构可以根据在单元区中形成的单元结构改变。
根据一个实施例，接触插塞CTsg或CT[11]至CT[mn]中的一个可以包括从柱部A、C或E的侧壁突出的突出部B、D或F。突出部B、D或F可以延伸且耦接至目标导电图案，即，导电图案CP[1]至CP[k]中的一个的侧壁。因而，根据一个实施例，即使当导电图案CP[1]至CP[k]未形成为具有台阶式结构时，接触插塞CTsg或CT[11]至CT[mn]中的一个也可以耦接至目标导电图案，即，导电图案CP[1]至CP[k]中的一个。根据一个实施例，由于导电图案CP[1]至CP[k]未必以台阶形式被图案化，所以可以简化工艺并且可以增加工艺稳定性。根据一个实施例，可以去除台阶式结构占据的面积，因此可以减小半导体器件的尺寸。
图3是图示表示根据一个实施例的半导体器件的外围区域的截面图。形成用于驱动存储单元的电路的外围晶体管可以布置在外围区域中。为了解释方便，图3图示了外围区域的在其中形成单个外围晶体管的部分。
参见图3，在外围区域中，从接触区域和单元区域延伸的层间绝缘层111和牺牲绝缘层113可以交替层叠在衬底101之上。外围晶体管可以布置在包括层间绝缘层111和牺牲绝缘层113的层叠结构之下。外围晶体管可以包括形成在衬底101之上的栅极107和在栅极107两侧形成在衬底101中的源极区105S和漏极区105D，其中栅绝缘层103插设在衬底101和栅极107之间。下绝缘层109可以形成在层间绝缘层111和牺牲绝缘层113的层叠结构之下。
栅极107、源极区105S和漏极区105D可以分别耦接至外围接触插塞CTg、CTs和CTd，以及从外部设备接收信号。外围接触插塞CTg、CTs和CTd可以穿通层间绝缘层111和牺牲绝缘层113并且分别延伸至栅极107、源极区105S和漏极区105D的表面。外围接触插塞CTg、CTs和CTd中的每个可以被间隔绝缘层181包围。在图2A中图示的外围接触插塞CTg、CTs和CTd中的每个的高于字线WL的顶部可以被第一掩埋绝缘层141包围。形成在外围区域中的第一掩埋绝缘层141可以形成在具有与图2A中图示的沟槽127A相同深度或基本相同深度的凹槽127B、127C和127D中的每个中。间隔绝缘层181和外围接触插塞CTg、CTs和CTd可以穿通形成在凹槽127B、127C和127D中的第一掩埋绝缘层141。
根据一个实施例，彼此交替层叠的层间绝缘层111和牺牲绝缘层113可以保留在外围区域中。因此，可以防止台阶式部分形成在外围区域、单元区域(未示出)和接触区域之间。结果，根据一个实施例，由于可以不另外执行用于减少由外围区域、单元区域和接触区域之间的台阶式部分引起的错误的单独处理，所以可以简化制造半导体器件的工艺。
图4A至17C是图示表示根据一个实施例的制造半导体器件的方法的视图。图4A、5A、6A、7A、8A、9A、10A、11A、12A、13A和14A是接触区域的平面图。图4B、6B、7B、8B、9B、10B、14B、15A、16A和17A是沿着平面图的I-I'截取的截面图。图5B、6C、7C、11B、12B、13B、14C、15B、16B和17B是沿着平面图的II-II'截取的截面图。图4C、5C、6D、7D、8C、9C、10C、11C、12C、13C、14D、15C、16C和17C是外围区域的截面图。
参见图4A至图4C，包括栅极107、源极区105S和漏极区105D的外围晶体管可以形成在衬底101之上。下面描述形成外围晶体管的实例。
首先，栅绝缘层103和至少一个栅导电层可以层叠在衬底101之上。随后，可以使栅导电层图案化以形成栅极107。随后，在外围区域中，可以把杂质注入通过栅极107暴露的半导体衬底101中以形成源极区105S和漏极区105D。当外围晶体管的栅极107形成时，管道栅可以形成在单元区域(未示出)中。另一方面，在外围晶体管形成之前，可以通过将杂质注入单元区域中的衬底101中来形成单元源极区。形成管道栅或单元源极区的工艺可以根据单元结构来选择。下面将参照图19和图20描述单元结构的各种实施例。
在外围晶体管形成之后，可以形成下绝缘层109以覆盖外围晶体管。可以使下绝缘层109的表面平坦化。
随后，层间绝缘层111和牺牲绝缘层113可以交替层叠在下绝缘层109之上。要层叠的层间绝缘层111的数目和牺牲绝缘层113的数目可以变化。牺牲绝缘层113可以形成在其上形成有导电图案的水平层上。牺牲绝缘层113可以由与层间绝缘层111不同的材料形成。更具体地，牺牲绝缘层113可以包括相对于层间绝缘层111具有刻蚀选择性的材料。例如，层间绝缘层111可以包括氧化层，则牺牲绝缘层113可以包括相对于氧化层具有刻蚀选择性的氮化层。层间绝缘层111和牺牲绝缘层113的厚度可以变化。例如，在其中布置选择线的牺牲绝缘层的厚度可以大于在其中布置字线的牺牲绝缘层的厚度。另外，在其间布置有插设的选择线的层间绝缘层的厚度可以大于其余层间绝缘层的厚度。
虚设掩模图案125可以形成在包括层间绝缘层111和牺牲绝缘层113的层叠结构之上以打开在其中形成沟槽127A和第一凹槽127B、第二凹槽127C和第三凹槽127D的区域。虚设掩模图案125可以是光致抗蚀剂图案。
随后，可以将虚设掩模图案125用作刻蚀阻挡部来刻蚀层间绝缘层111和牺牲绝缘层113直到去除了牺牲绝缘层113之中的目标牺牲绝缘层T为止。结果，沟槽127A可以形成在接触区域中，而第一凹槽127B至第三凹槽127D可以形成在外围区域中。目标牺牲绝缘层T可以布置在牺牲绝缘层113之中的最上牺牲绝缘层之下。目标牺牲绝缘层T的位置可以根据要层叠的选择线的数目改变。例如，当层叠三个选择线时，目标牺牲绝缘层T可以是自层叠牺牲绝缘层113的顶部的第三层。可以控制形成沟槽127A以及第一凹槽127B至第三凹槽127D的刻蚀工艺，使得可以去除目标牺牲绝缘层T，而可以不去除目标牺牲绝缘层T之下的牺牲绝缘层。
尽管在图4A至图4C中未示出，但是在虚设掩模图案125形成之前，可以在单元区域中形成沟道层，使得沟道层可以穿通层间绝缘层111和牺牲绝缘层113。下面参照图19和图20描述沟道层。
现在参见图5A至图5C，在虚设掩模图案125去除之后，可以形成阻挡掩模图案131以打开在其中形成第一狭缝135A和第二狭缝135B的区域。阻挡掩模图案131可以是光致抗蚀剂图案。
随后，可以使用阻挡掩模图案131以作为刻蚀阻挡部刻蚀层间绝缘层111和牺牲绝缘层113。结果，可以形成穿通层间绝缘层111和牺牲绝缘层113的第一狭缝135A和第二狭缝135B。第一狭缝135A可以将层间绝缘层111和牺牲绝缘层113以存储块为单位进行分隔。第二狭缝135B可以在由第一狭缝135A分成的区域中彼此分隔开。第一狭缝135A和第二狭缝135B的形状和布置可以变化。
参见图6A至图6D，在阻挡掩模图案131去除之后，第一狭缝135A和第二狭缝135B可以用第一掩埋绝缘层141填充。沟槽127A以及第一凹槽127B至第三凹槽127D可以用第一掩埋绝缘层141填充。第一掩埋绝缘层141可以包括氧化层。
随后，凹陷掩模图案145可以形成在第一掩埋绝缘层141之上以打开在其中形成第三狭缝147的区域。凹陷掩模图案145可以是光致抗蚀剂图案。
随后，可以使用凹陷掩模图案145以作为刻蚀阻挡部来刻蚀层间绝缘层111和牺牲绝缘层113。结果，可以形成穿通层间绝缘层111和牺牲绝缘层113的第三狭缝147。第三狭缝147可以形成在接触区域和单元区域(未示出)中。
随后，可以选择性地刻蚀通过第三狭缝147暴露的牺牲绝缘层113以打开导电区域149。导电区域149可以在层间绝缘层111之间的空间中被打开。
现在参见图7A至图7D，导电区域149可以用导电图案CP[1]至CP[k]填充，其中k是大于或等于2的自然数。可以通过用导电层填充导电区域149(见图6C)且从第三狭缝147(见图6A)去除导电层的各部分来形成导电图案CP[1]至CP[k]，使得可以把导电层分隔成导电图案CP[1]至CP[k]。导电层可以包括多晶硅、金属层和金属硅化层中的至少一个。例如，金属层可以包括具有比多晶硅低的电阻的金属，诸如钨。
在导电层形成之前，还可以在导电区域149中的每个的表面上形成阻挡金属层(未示出)(见图6C)。阻挡金属层的形成在导电区域149中的每个的外部的部分可以通过刻蚀工艺去除。
在导电层或阻挡金属层形成之前，可以在导电区域149中的每个的表面上形成多层膜(未示出)。多层膜可以包括隧道绝缘层、数据储存层和阻挡绝缘层中的至少一个。隧道绝缘层例如可以包括氧化硅层。数据储存层可以包括能够储存电荷的材料层。例如，数据储存层可以包括多晶硅层或氮化硅层。阻挡绝缘层可以包括氧化硅层和具有比氧化硅层高的介电常数的高介电层中的至少一个。例如，Al2O3层可以用作高介电层。多层膜的形成在导电区域149中的每个的外部的部分可以通过刻蚀工艺去除。
在导电图案CP[1]至CP[k]形成之后，可以使用第二掩埋绝缘层151填充第三狭缝147(见图6A)。第二掩埋绝缘层151可以包括氧化层。
包括第一开孔OH[11]至OH[mn]、第二开孔OHsg和第三开孔OHs、OHg和OHd的第一接触掩模图案153可以形成在第二掩埋绝缘层151上。第一接触掩模图案153可以包括相对于层间绝缘层111和牺牲绝缘层113具有刻蚀选择性的材料。例如，第一接触掩模图案153可以包括多晶硅或TiN。可以通过顺序地形成第一接触掩模层和光致抗蚀剂图案155，然后通过将光致抗蚀剂图案155用作刻蚀阻挡部来刻蚀第一接触掩模层来形成第一接触掩模图案153。第一开孔OH[11]至OH[mn]可以打开在其中可以形成单元接触插塞的区域。在其中形成选择接触插塞的区域可以通过第二开孔OHsg打开。在其中形成外围接触插塞的区域可以通过第三开孔OHs、OHg和OHd打开。第一开孔OH[11]至OH[mn]可以以具有m行和n列的矩阵格式布置，其中m和n是大于或等于2的自然数。第一接触掩模图案153的布局可以限定成使得沟槽127A(也见图1A)可以在第二开孔OHsg和第一开孔OH[11]至OH[mn]之间对准。
随后，可以通过将包括第一开孔OH[11]至OH[mn]、第二开孔OHsg和第三开孔OHs、OHg和OHd的第一接触掩模图案153用作刻蚀阻挡部来刻蚀层间绝缘层111和牺牲绝缘层113的各部分直到目标牺牲绝缘层T的顶表面暴露在接触区域中为止。结果，可以形成第一接触孔组(1Hsg、1H[11]至1H[mn]、1Hs、1Hg和1Hd)。第一接触孔组可以包括选择接触孔1Hsg、虚设接触孔1H[11]、第一初步单元接触孔H[12]至1H[mn]以及第一初步外围接触孔1Hs、1Hg和1Hd。可以用在它们之间插设的沟槽127A使选择接触孔1Hsg与虚设接触孔1H[11]和第一初步单元接触孔1H[12]至1H[mn]分隔开。可以以具有m行和n列的矩阵的形式布置虚设接触孔1H[11]和第一初步单元接触孔1H[12]至1H[mn]。虚设接触孔1H[11]可以布置在矩阵的第一行和列中。第一初步外围接触孔1Hs、1Hg和1Hd可以穿通形成在第一凹槽127B至第三凹槽127D中的第一掩埋绝缘层141和层间绝缘层111与牺牲绝缘层113的位于第一掩埋绝缘层141之下的部分。由于第一初步外围接触孔1Hs、1Hg和1Hd布置在形成在先前工艺中的第一凹槽127B至第三凹槽127D中，所以第一初步外围接触孔1Hs、1Hg和1Hd可以比选择接触孔1Hsg、虚设接触孔1H[11]和第一初步单元接触孔1H[12]至1H[mn]深。因此，牺牲绝缘层的布置在目标牺牲绝缘层T之下的顶表面可以通过第一初步外围接触孔1Hs、1Hg和1Hd打开。
现在参见图8A至图8C，在光致抗蚀剂图案155去除之后(见图7B)，可以在第一接触掩模图案153之上形成具有第一形状的第二接触掩模图案165A。具有第一形状的第二接触掩模图案165A可以是光致抗蚀剂图案。
在具有第一形状的第二接触掩模图案165A形成之前，还可以形成第一间隙填充层161。第一间隙填充层161可以形成在第二接触掩模图案165A之下。第一间隙填充层161可以包括具有不良台阶覆盖特性的材料层，因此可以在第一开孔OH[11]至OH[mn]、第二开孔OHsg、第三开孔OHs、OHg和OHd以及第一接触孔组(1Hsg、1H[11]至1H[mn]、1Hs、1Hg和1Hd)中形成第一气隙163(或填充有除了空气之外的气体的空隙，或填充有包括空气在内的气体的空隙或内部毫无任何气体的空隙)。例如，第一间隙填充层161例如可以包括无定形碳层或树脂。当在第一间隙填充层161中形成了第一气隙163时，第一开孔OH[11]至OH[mn]、第二开孔OHsg以及第三开孔OHs、OHg和OHd可以在随后的刻蚀工艺期间更容易打开。然而，第一开孔OH[11]至OH[mn]、第二开孔OHsg、第三开孔OHs、OHg和OHd以及第一接触孔组(1Hsg、1H[11]至1H[mn]、1Hs、1Hg和1Hd)可以用第一间隙填充层161完全填充或基本完全填充，使得可以在第一间隙填充层161中不形成气隙或其他空隙(即填充有除了空气之外的气体的空隙，或填充有包括空气在内的气体的空隙或内部毫无任何气体的空隙)。
可以使具有第一形状的第二接触掩模图案165A图案化成打开第一开孔OH[11]至OH[mn]之中的第n列中的第一开孔OH[1n]至OH[mn]，并且阻挡第一列至第(n-1)列中的第一开孔OH[11]至OH[m(n-1)]。另外，可以使具有第一形状的第二接触掩模图案165A图案化成阻挡第二开孔Ohsg并且打开第三开孔OHs、OHg和OHd。
现在参见图9A至图9C，可以通过将具有第一形状的第二接触掩模图案165A(见图8B)用作刻蚀阻挡部来刻蚀通过第n列中的第一开孔OH[1n]至OH[mn]暴露的第一间隙填充层161、目标牺牲绝缘层T和层间绝缘层111之中的目标牺牲绝缘层T之下的层间绝缘层。在外围区域中，可以刻蚀通过第三开孔OHs、OHg和OHd暴露的第一间隙填充层161(见图8C)、单个层间绝缘层和单个牺牲绝缘层。
随后，可以刻蚀具有第一形状的第二接触掩模图案165A以形成具有第二形状的第二接触掩模图案165B，从而进一步打开第(n-1)列中的第一开孔OH[1(n-1)]至OH[m(n-1)]。具有第二形状的第二接触掩模图案165B可以打开第n列中的第一开孔OH[1n]至OH[mn]和第(n-1)列中的第一开孔OH[1(n-1)]至OH[m(n-1)])并且阻挡第一开孔OH[11]至OH[m(n-2)]。另外，具有第二形状的第二接触掩模图案165B可以阻挡第二开孔Ohsg并且打开第三开孔OHs、OHg和OHd。
现在参见图10A至图10C，可以通过把具有第二形状的第二接触掩模图案165B(见图9B)用作刻蚀阻挡部来刻蚀通过第n列中的第一开孔OH[1n]至OH[mn]、第(n-1)列中的第一开孔(OH[1(n-1)]至OH[m(n-1)])和第三开孔OHs、OHg和OHd暴露的第一间隙填充层161、单个牺牲绝缘层和单个层间绝缘层。
随后，可以重复通过将具有比第二接触掩模图案165B小的尺寸的第二接触掩模图案165C用作刻蚀阻挡部的牺牲绝缘层和层间绝缘层的刻蚀工艺直到第二接触孔组(2H[12]至2H[mn]、2Hs、2Hg和2Hd)形成为止。
换言之，可以重复通过将第二接触掩模图案165A、165B或165C用作刻蚀阻挡部的牺牲绝缘层和层间绝缘层的刻蚀工艺(n-1)次直到第二接触孔组(2H[12]至2H[mn]、2Hs、2Hg和2Hd)形成为止。在每次执行牺牲绝缘层和层间绝缘层的刻蚀工艺之前可以执行减小第二接触掩模图案165A或165B的尺寸的刻蚀工艺。可以执行用于减小第二接触掩模图案165A或165B的尺寸的刻蚀工艺以打开第一开孔OH[11]至OH[mn]的另一列。
第二接触孔组可以包括第二初步单元接触孔2H[22]至2H[mn]、第二初步外围接触孔2Hs、2Hg和2Hd以及第一行中的单元接触孔2H[12]至2H[1n]。第一行中的单元接触孔2H[12]至2H[1n]可以打开牺牲绝缘层113之中的自目标牺牲绝缘层T向下一层的牺牲绝缘层至自目标牺牲绝缘层T的第n牺牲绝缘层的牺牲绝缘层。换言之，第一行中的单元接触孔2H[12]至2H[1n]可以打开目标牺牲绝缘层T之下的(n-1)个牺牲绝缘层。布置在与第一行中的单元接触孔2H[12]至2H[1n]相同的列中的第二初步单元接触孔2H[21]至2H[mn]可以具有与第一行中的单元接触孔2H[12]至2H[1n]相同的高度。第二初步外围接触孔2Hs、2Hg和2Hd可以比第二初步单元接触孔2H[22]至2H[mn]和第一行中的单元接触孔2H[12]至2H[1n]深。
在第二接触孔组(2H[12]至2H[mn]、2Hs、2Hg和2Hd)形成时，上面参照图7A至图7D描述的选择接触孔1Hsg、虚设接触孔1H[11]以及第一列中的第一初步单元接触孔1H[21]至1H[m1]的高度可以保持。
现在参见图11A至图11C，在第二接触掩模图案165C(见图10B)和第一间隙填充层161(见图10B)去除之后，可以在第一接触掩模图案153之上形成具有第一形状的第三接触掩模图案175A。具有第一形状的第三接触掩模图案175A可以是光致抗蚀剂图案。
在具有第一形状的第三接触掩模图案175A形成之前，还可以形成第二间隙填充层171。第二间隙填充层171可以形成在第三接触掩模图案175A之下。第二间隙填充层171可以包括具有不良台阶覆盖特性的材料层，因此在第一开孔OH[11]至OH[mn]、第二开孔OHsg(见图10B)和第三开孔OHs、OHg和OHd以及形成在其下的接触孔1Hsg、1H[11]至1H[m1]、2H[12]至2H[mn]、2Hs、2Hg和2Hd中可以形成第二气隙173(或填充有除了空气之外的气体的空隙，或填充有包括空气在内的气体的空隙或内部毫无任何气体的空隙)。例如，第二间隙填充层171例如可以包括无定形碳层或树脂。当第二气隙173形成在第二间隙填充层171中时，第一开孔OH[11]至OH[mn]、第二开孔OHsg以及第三开孔OHs、OHg和OHd可以在随后刻蚀工艺中更容易打开。然而，第一开孔OH[11]至OH[mn]、第二开孔OHsg以及第三开孔OHs、OHg和OHd以及形成在其下的接触孔1Hsg、1H[11]至1H[m1]、2H[12]至2H[mn]、2Hs、2Hg和2Hd可以用第二间隙填充层171完全填充或基本完全填充，以便不在其中形成气隙或其他空隙(即，填充有除了空气之外的气体的空隙，或填充有包括空气在内的气体的空隙或内部毫无任何气体的空隙)。
可以使具有第一形状的第三接触掩模图案175A图案化成打开第一开孔OH[11]至OH[mn]之中的第m行中的第一开孔OH[m1]至OH[mn]，并且阻挡在其余的第一行至第(m-1)行中的第一开孔OH[11]至OH[(m-1)n]。另外，第一形状第三接触掩模图案175A可以阻挡第二开孔OHsg并且打开第三开孔OHs、OHg和OHd。
现在参见图12A至图12C，可以通过将具有第一形状的第二接触掩模图案175B用作刻蚀阻挡部来刻蚀通过第m行中的第一开孔OH[m1]至OH[mn]暴露的第二间隙填充层171、m个层间绝缘层和m个牺牲绝缘层。可以刻蚀通过第三开孔OHs、OHg和OHd暴露的第二间隙填充层171、外围区域中的m个层间绝缘层和m个牺牲绝缘层。
随后，可以通过刻蚀具有第一形状的第三接触掩模图案175A形成第二形状第三接触掩模图案175B，因此可以进一步打开第(m-1)行中的第一开孔OH[(m-1)1]至OH[(m-1)n]。可以使具有第二形状的第三接触掩模图案175B图案化成打开第m行中的第一开孔OH[m1]至OH[mn]和第(m-1)行中的第一开孔OH[(m-1)1]至OH[(m-1)n]并且阻挡其余的第一开孔OH[11]至OH[(m-2)n。另外，具有第二形状的第三接触掩模图案175B可以阻挡第二开孔OHsg并且打开第三开孔OHs、OHg和OHd。
现在参见图13A至图13C，可以通过将具有第二形状的第三接触掩模图案175B(见图12B)用作刻蚀阻挡部来刻蚀通过第m行中的第一开孔OH[m1]至OH[mn]、第(m-1)行中的第一开孔OH[(m-1)1]至OH[(m-1)n]和第三开孔OHs、OHg和OHd暴露的第二间隙填充层171、m个牺牲绝缘层和m个层间绝缘层。
可以通过将具有比第二接触掩模图案175B小的尺寸的第三接触掩模图案175C用作刻蚀阻挡部来重复牺牲绝缘层和层间绝缘层的刻蚀工艺直到牺牲绝缘层113之中的最下牺牲绝缘层暴露为止。结果，可以形成第三接触孔组(3H[21]至3H[mn]、3Hs、3Hg和3Hd)。
换言之，可以重复通过将第三接触掩模图案175A、175B或175C用作刻蚀阻挡部的牺牲绝缘层和层间绝缘层的刻蚀工艺(m-1)次直到牺牲绝缘层113之中的最下牺牲绝缘层暴露为止。在每次执行牺牲绝缘层和层间绝缘层的刻蚀工艺之前，可以执行减少第三接触掩模图案175A或175B的尺寸的刻蚀工艺。可以执行减少第三接触掩模图案175A或175B的尺寸的刻蚀工艺以打开第一开孔OH[11]至OH[mn]的另一行。
第三接触孔组可以包括第二行至第m行中的单元接触孔3H[21]至3H[mn]和具有不同高度的外围接触孔3Hs、3Hg和3Hd。第二行至第m行中的单元接触孔3H[21]至3H[mn]可以具有比第一行中的单元接触孔2H[12]至2H[1n]大的深度并且具有不同的高度。单元接触孔2H[12]至2H[1n]和3H[21]至3H[mn]可以具有不同的高度并且分别打开牺牲绝缘层113。外围接触孔3Hs、3Hg和3Hd可以比单元接触孔2H[12]至2H[1n]和3H[21]至3H[mn]深并且分别打开外围晶体管的源极区105S、栅极107和漏极区105D。
在第三接触孔组(3H[21]至3H[mn]、3Hs、3Hg和3Hd)形成时，上面参照图7A至图7D描述的选择接触孔1Hsg和虚设接触孔1H[11]的高度和上面参照图10A至图10C描述的单元接触孔2H[12]至2H[1n]的高度可以保持。
如上所述，根据一个实施例，可以通过将包括开孔OHsg、OH[11]至OH[mn]、OHs、OHg和OHd的第一接触掩模153用作刻蚀阻挡部来形成第一接触孔组。随后，在第一接触掩模153保持时，可以沿行和列方向重复层间绝缘层111和牺牲绝缘层113的刻蚀工艺，因此可以形成具有不同高度的接触孔1Hsg、1H[11]、2H[12]至2H[1n]、3H[21]至3H[mn]、3Hs、3Hg和3Hd。根据一个实施例，由于当第一接触掩模153未去除时重复层间绝缘层111和牺牲绝缘层113的刻蚀工艺，所以接触孔1Hsg、1H[11]、2H[12]至2H[1n]、3H[21]至3H[mn]、3Hs、3Hg和3Hd可以在由开孔OHsg、OH[11]至OH[mn]、OHs、OHg和OHd限定的区域中对准。因此，根据一个实施例，可以防止接触孔1Hsg、1H[11]、2H[12]至2H[1n]、3H[21]至3H[mn]、3Hs、3Hg和3Hd的未对准。
现在参见图14A至图14D，可以去除其余的第三接触掩模图案175C(见图13B)和其余的第二间隙填充层171。随后，接触孔1Hsg、1H[11]、2H[12]至2H[1n]、3H[21]至3H[mn]、3Hs、3Hg和3Hd可以使用保护层(未示出)填充，并且可以执行回蚀工艺直到第一接触掩模图案153(见图13B)去除为止。在第一接触掩模图案153去除之后可以去除保护层。保护层例如可以包括用作防反射涂层(BARC)的底部的光致抗蚀剂材料或有机材料。形成保护层的工艺可以略过。
随后，可以在接触孔1Hsg、1H[11]、2H[12]至2H[1n]、3H[21]至3H[mn]、3Hs、3Hg和3Hd的侧壁上形成间隔绝缘层181。间隔绝缘层181可以由与牺牲绝缘层113不同的材料形成，例如氧化层。可以通过下面来形成间隔绝缘层181:在接触孔1Hsg、1H[11]、2H[12]至2H[1n]、3H[21]至3H[mn]、3Hs、3Hg和3Hd的表面上形成绝缘层并且刻蚀该绝缘层使得牺牲绝缘层113、源极区105S、栅极107和漏极区105D可以通过接触孔1Hsg、1H[11]、2H[12]至2H[1n]、3H[21]至3H[mn]、3Hs、3Hg和3Hd的底表面打开。
随后，可以形成间隔掩模图案183以打开选择接触孔1Hsg并且阻挡虚设接触孔1H[11]、单元接触孔2H[12]至2H[1n]和3H[21]至3H[mn]以及外围接触孔3Hs、3Hg和3Hd。间隔掩模图案183可以是光致抗蚀剂图案。
现在参见图15A至图15C，可以通过将间隔掩模图案183(见图14B)用作刻蚀阻挡部来去除形成在选择接触孔1Hsg的侧壁上的间隔绝缘层181。在选择接触孔1Hsg的侧壁上的间隔绝缘层181去除之后，可以去除间隔掩模图案183。结果，自最上牺牲绝缘层至目标牺牲绝缘层T的牺牲绝缘层113可以通过选择接触孔1Hsg暴露。
形成在虚设接触孔1H[11]、单元接触孔2H[12]至2H[1n]和3H[21]至3H[mn]以及外围接触孔3Hs、3Hg和3Hd的侧壁上的间隔绝缘层181可以保持。虚设接触孔1H[11]以及单元接触孔2H[12]至2H[1n]和3H[21]至3H[mn]中的每个可以打开与其对应的单个牺牲绝缘层。
现在参见图16A至图16C，可以选择性地刻蚀通过接触孔1Hsg、1H[11]、2H[12]至2H[1n]和3H[21]至3H[mn]打开的牺牲绝缘层113直到导电图案CP[1]至CP[k]的侧壁暴露为止，因此可以形成凹槽191。形成在凹槽127A、第一狭缝135A和第二狭缝135B中的第一掩埋绝缘层141可以起到刻蚀停止层的作用。当牺牲绝缘层113包括例如氮化层时，可以使用例如磷酸来选择性地刻蚀牺牲绝缘层113。
当如参照图7A至图7D描述的导电图案CP[1]至CP[k]的侧壁被多层膜(未示出)包围时，在凹槽191形成之后可以执行刻蚀工艺以去除包围导电图案CP[1]至CP[k]的多层膜。可以通过使用例如包括硫酸、含氧水和去离子水(DI)的清洁液来去除多层膜。
打开导电图案CP[1]至CP[k]之中用作选择线SL的导电图案的两个或更多层(例如CP[k-2]至CP[k])的凹槽191中的两个或更多个可以与选择接触孔1Hsg耦接。耦接至选择接触孔1Hsg的凹槽191之中的最下凹槽和耦接至虚设接触孔1H[11]的底表面的凹槽191可以形成在相同层中。在选择线SL之下的导电图案CP[1]至CP[k-3]可以通过连接至单元接触孔2H[12]至2H[1n]和3H[21]至3H[mn]的凹槽191打开。单个凹槽可以连接至单个单元接触孔。
现在参见图17A至图17C，在凹槽191(见图16B)和接触孔1Hsg、1H[11]、2H[12]至2H[1n]、3H[21]至3H[mn]、3Hs、3Hg和3Hd用导电材料填充之后，可以使导电材料的表面平坦化直到层间绝缘层111之中的最上层间绝缘层暴露为止，因此形成了接触插塞CTsg、CT[11]至CT[mn]、CTs、CTg和CTd。除了其它材料之外，还可以使用多晶硅层、金属层和金属硅化层中的一个作为导电材料。除了其它材料之外，还可以使用具有比多晶硅低的电阻的钨作为金属层。当把金属层形成为导电材料时，在形成金属层之前，还可以进一步形成具有包括阻挡金属层、Ti层和TiN层的层叠结构的扩散阻挡层。
接触插塞可以包括选择接触插塞CTsg、虚设接触插塞CT[11]、单元接触插塞CT[12]至CT[mn]和外围接触插塞CTs、CTg和CTd。选择接触插塞CTsg通常可以耦接至导电图案CP[1]至CP[k]之中的用作选择线SL的导电图案中的两个或更多个，例如CP[k-2]至CP[k]。虚设接触孔CT[11]可以耦接至与用作选择线SL的导电图案CP[k-2]至CP[k]之中的最下导电图案相同的层中的导电图案CP[k-2]。单元接触插塞CT[12]至CT[mn]可以耦接至选择线SL之下的导电图案CP[1]至CP[k-3]。外围接触插塞CTs、CTg和CTd可以分别耦接至外围晶体管的源极区105S、栅极107和漏极区105D。
根据一个实施例，通过选择性地刻蚀通过具有不同深度的接触孔1Hsg、1H[11]、2H[12]至2H[1n]和3H[21]至3H[mn]暴露的牺牲绝缘层113，可以使凹槽191与导电图案CP[1]至CP[k]的侧壁无误地自动对准。接触插塞CTsg和CT[11]至CT[mn]可以包括填充与导电图案CP[1]至CP[k]侧壁自动对准的凹槽191的突出部。因此，接触插塞CTsg和CT[11]至CT[mn]的突出部可以与导电图案CP[1]至CP[k]的侧壁无对准错误地自动对准。
如上所述，根据一个实施例，由于执行了这些工艺使得接触插塞CTsg和CT[11]至CT[mn]可以与导电图案CP[1]至CP[k]的侧壁自动对准，所以可以改善接触插塞CTsg和CT[11]至CT[mn]的对准。
图18A和图18B是图示表示根据一个实施例的半导体器件的接触区域的平面图和截面图。更具体地，图18A是图示表示接触区域的平面图，以及图18B是沿着图18A的线III-III'截取的截面图。特别地，图18A是图示在其上布置最上导电图案的水平层的平面图。
参见图18A和图18B，半导体器件可以包括层叠在衬底(未示出)之上且具有导电区域、牺牲区域的水平层。水平层中的每个可以布置在层间绝缘层211之间。导电图案CP'[1]至CP'[k]可以形成在导电区域中，其中k是大于或等于2的自然数。牺牲绝缘层213可以形成在牺牲区域中。可以通过第一掩埋绝缘层241以存储块为单位来分隔水平层。
第一掩埋绝缘层241可以形成在第一狭缝235A和多个第二狭缝235B中，所述第一狭缝235A以存储块为单位分隔水平层，所述多个第二狭缝235B穿通单个存储块中的水平层。第一掩埋绝缘层241可以支撑水平层。
导电图案CP’[1]至CP’[k]可以从单元区域(未示出)延伸至接触区域。导电图案CP’[1]至CP’[k]可以包括字线和至少一个选择线。选择线可以形成在字线之上。
字线和选择线中的每个可以包括第一部P1’和从第一部P1’延伸的第二部P2’。第一部P1’和第二部P2’可以沿着彼此交叉的方向延伸。第二部P2’中的两个或更多个可以沿着与延伸方向交叉的方向布置。牺牲绝缘层213可以布置在相同水平层中的两个或更多个第二部P2’之间。
导电图案CP’[1]至CP’[k]可以接触穿通水平层和层间绝缘层211的第二掩埋绝缘层251的侧壁并且延伸至侧面。导电图案CP’[1]至CP’[k]可以分别耦接至接触插塞CT'[11]至CT'[mn]，其中m和n是大于或等于2的自然数。
接触插塞CT'[11]至CT'[mn]可以包括分别耦接至选择线且具有不同深度的选择接触插塞和分别耦接至字线且具有不同深度的单元接触插塞。例如，当选择线布置在导电图案CP’[1]至CP’[k]之中的最上导电图案CP'[k]和两个下导电图案CP'[k-1]和CP'[k-2]时，配置为选择线的导电图案CP’[k-2]至CP’[k]可以分别耦接至选择接触插塞CT’[11]至CT’[13]。另外，配置为字线的导电图案CP’[1]至CP’[k-3]可以分别耦接至单元接触插塞CT’[14]至CT’[mn]。配置为字线的导电图案CP’[1]至CP’[k-3]的下结构可以根据形成在单元区域中的单元结构变化。
接触插塞CT'[11]至CT'[mn]中的每个的不同截面面积可以沿着接触插塞的长度变化。接触插塞CT'[11]至CT'[mn]可以分别在布置目标导电图案CP’[1]至CP’[k]的深度具有最大截面面积。接触插塞CT'[11]至CT'[mn]可以以包括多个行和多个列的矩阵格式布置。接触插塞CT'[11]至CT'[mn]可以沿着行方向以第一深度差以及沿着列方向以大于第一深度差的第二深度差顺序布置。
接触插塞CT'[11]至CT'[mn]中的每个可以包括柱部和从柱部的侧壁突出的突出部。柱部可以穿通层间绝缘层211和牺牲绝缘层213且延伸至在其中有目标导电图案，即导电图案CP'[1]至CP'[k]中的一个的层。突出部可以从柱部的侧壁突出且接触目标导电图案，即导电图案CP'[1]至CP'[k]中的一个的侧壁。接触插塞CT'[11]至CT'[mn]中的每个可以被间隔绝缘层281包围。间隔绝缘层281可以包围接触插塞CT'[11]至CT'[mn]中的每个的除了其突出部之外的柱部。间隔绝缘层281可以包围单元接触插塞CT’[14]至CT’[mn]的第一柱部和选择接触插塞CT’[11]至CT’[13]的第二柱部。
可以通过上面参照图4A至图17C描述的制造方法来形成图18A和图18B中图示的半导体器件。然而，由于在图18A和图18B中所示的半导体器件中的选择接触插塞可以分别耦接至选择线，所以可以不执行上面参照图4A至图17C描述的工艺之中的形成沟槽的工艺和去除间隔绝缘层的工艺。
图19和图20是图示表示根据各种实施例的半导体器件的单元结构的立体图。
以下参照图19描述在存储单元沿着U形状的沟道层CH布置以形成三维存储串的实例。
如图19中所示，单元结构可以包括管道栅PG、字线WL_D和WL_S，层叠在衬底SUB之上的至少一个源极选择线SSL和至少一个漏极选择线DSL。单元结构可以包括U形状的沟道层CH或基本U形状的沟道层CH。包括隧道绝缘层、数据储存层和阻挡绝缘层的多层膜(未示出)可以形成在沟道层CH与字线WL_D和WL_S之间。字线WL_D和WL_S、源极选择线SSL和漏极选择线DSL可以是耦接至参照图1A至图18B描述的且形成在单元区域中的导电图案耦接的图案。
沟道层CH可以包括管道沟道层P_CH以及从管道沟道层P_CH突出的源极侧沟道层S_CH和漏极侧沟道层D_CH。参照图19，它被描述为一对源极侧沟道层S_CH和漏极侧沟道层D_CH耦接至管道沟道层P_CH的实例。然而，根据存储串的形状，两个或更多个源极侧沟道层S_CH可以耦接至管道沟道层P_CH，以及两个或更多个漏极侧沟道层D_CH可以耦接至管道沟道层P_CH。
源极侧沟道层S_CH可以穿通源极侧字线WL_S和源极选择线SSL。漏极侧沟道层D_CH可以穿通漏极侧字线WL_D和漏极选择线DSL。源极侧沟道层S_CH可以耦接至源极线CSL，以及漏极侧沟道层D_CH可以耦接至位线BL。
根据具有上述结构的半导体器件，彼此串联耦接的至少一个漏极选择晶体管、存储单元和至少一个源极选择晶体管可以形成单个存储串并且以U形状或基本U形状布置。
可以在管道栅PG形成之后通过使用上面参照图4A至图7D描述的工艺来形成上述单元结构。
参见图20，图20可以用来描述存储单元布置在直型沟道层CH中以形成三维存储串的实例。
现在参见图20，单元结构可以包括层叠在包括有源极区的衬底SUB之上的至少一个下选择线LSL、字线WL和至少一个上选择线USL。单元结构可以包括耦接至衬底SUB的直型沟道层CH。包括隧道绝缘层、数据储存层和阻挡绝缘层的多层膜(未示出)可以形成在沟道层CH和字线WL之间。字线WL和上选择线USL可以是耦接至上面参照图1A至图18B描述的且形成在单元区域中的导电图案的图案。下选择线LSL可以是耦接至参照图1A至图18B描述的导电图案之中的至少一个导电的最下导电图案且延伸至单元区域的图案。
沟道层CH可以耦接在衬底SUB和位线BL之间。特别地，沟道层CH可以耦接至衬底SUB的源极区。
根据上述结构，彼此串联耦接的至少一个下选择晶体管、存储单元以及至少上选择晶体管可以形成单个存储串且布置于行中。
可以通过使用参照图4A至图7D描述的工艺来形成上述的单元结构。
图21是图示表示根据一个实施例的存储系统的配置的视图。
如在图21中所示，根据一个实施例的存储系统1100可以包括非易失性存储器件1120和存储器控制器1110。
图21的非易失性存储器件1120可以包括结合图1A至图20参照上述实施例描述的非易失性存储器件。另外，非易失性存储器件1120可以是由多个快闪存储芯片组成的多芯片封装体。
存储器控制器1110可以配置成控制非易失性存储器件1120。存储器控制器1110可以包括SRAM 1111、CPU 1112、主机接口1113、ECC 1114和存储器接口1115。SRAM 1111可以起到CPU 1112的操作存储器的作用。CPU 1112可以执行用于存储器控制器1110的数据交换的通用控制操作。主机接口1113可以包括耦接至存储系统1100的主机的数据交换协议。另外，ECC 1114可以检测和校正包括在从非易失性存储器件1120读取的数据中的错误。存储器接口1115可以与非易失性存储器件1120相接口。存储器控制器1110还可以包括储存码数据的ROM以与主机相接口。
具有上述配置的存储系统1100可以是在其中组合了存储器件1120和存储器控制器1110的固态盘(SSD)或存储卡。例如，当存储系统1100是SSD时，存储器控制器1110可以通过包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的接口协议之一与外部(例如，主机)通信。
图22是图示表示根据一个实施例的计算系统的配置的视图。图22的存储器件1212可以包括结合图1A至图22参照上述实施例描述的非易失性存储器件。
如在图22中所示，根据一个实施例的计算系统1200可以包括电耦接至系统总线1260的CPU 1220、RAM 1230、用户接口1240、调制解调器1250以及存储系统1210。另外，当计算系统1200是移动设备时，还可以包括电池以将操作电压施加至计算系统1200。计算系统1200还可以包括应用芯片组、相机图像处理器(CIS)和移动DRAM。
如上面参照图21描述的，存储系统1210可以包括非易失性存储器1212和存储器控制器1211。
根据各种实施例，由于接触插塞包括沿着导电图案，例如字线层叠的方向延伸的柱部，以及从柱部的侧壁突出且接触目标导电图案的侧壁的突出部，所以接触插塞可以耦接至导电图案的侧壁。
根据各种实施例，可以通过将接触插塞与导电图案的侧壁自动对准来改善接触插塞的对准。
通过本发明的实施例可以看出，本发明提供了下面技术方案：
技术方案1.一种半导体器件，包括：
层间绝缘层，其沿着第一方向层叠且彼此分隔开；
字线，其形成在所述层间绝缘层之间；
牺牲绝缘层，其形成在所述层间绝缘层之间使得所述牺牲绝缘层布置在形成有所述字线的层；以及
单元接触插塞，所述单元接触插塞中的每个包括沿着所述第一方向穿通所述层间绝缘层和所述牺牲绝缘层中的至少一个的第一柱部，和从所述第一柱部的侧壁突出且接触所述字线中的一个的侧壁的第一突出部，
其中，所述单元接触插塞具有不同深度。
技术方案2.如技术方案1所述的半导体器件，还包括基本包围所述第一柱部的间隔绝缘层。
技术方案3.如技术方案1所述的半导体器件，还包括：
两个或更多个选择线，其层叠在所述层间绝缘层之上且彼此分隔开；以及
选择接触插塞，其包括沿着所述第一方向延伸的第二柱部和从所述第二柱部的侧壁突出且接触所述选择线的侧壁的两个或更多个第二突出部。
技术方案4.如技术方案3所述的半导体器件，还包括：
虚设导电图案，其与所述选择线分隔开且形成在其中形成有所述选择线的层；以及
虚设接触插塞，其包括沿着所述第一方向延伸的第三柱部和从所述第三柱部的侧壁突出且接触所述虚设导电图案之中的最下虚设导电图案的侧壁的第三突出部。
技术方案5.如技术方案4所述的半导体器件，还包括形成在所述选择线和所述虚设导电图案之间的掩埋绝缘层。
技术方案6.如技术方案1所述的半导体器件，还包括：
两个或更多个选择线，其层叠在所述层间绝缘层之上且彼此分隔开；以及
选择接触插塞，所述选择接触插塞中的每个包括沿着所述第一方向延伸的第二柱部和从所述第二柱部的侧壁延伸且接触所述选择线中的一个的侧壁的第二突出部，其中，所述选择接触插塞具有不同深度。
技术方案7.如技术方案6所述的半导体器件，还包括基本包围所述第二柱部的间隔绝缘层。
技术方案8.如技术方案1所述的半导体器件，其中，所述单元接触插塞以包括多个行和多个列的矩阵格式布置。
技术方案9.如技术方案8所述的半导体器件，其中，所述单元接触插塞沿着所述矩阵格式的行方向以第一深度差且沿着所述矩阵格式的列方向以大于所述第一深度差的第二深度差顺序布置。
技术方案10.如技术方案1所述的半导体器件，还包括：
外围晶体管，其布置在所述牺牲绝缘层和所述层间绝缘层之下且包括源极区、漏极区和栅极；以及
外围接触插塞，其穿通所述牺牲绝缘层和所述层间绝缘层且耦接至所述外围晶体管的所述源极区、所述漏极区和所述栅极。
技术方案11.如技术方案10所述的半导体器件，还包括包围所述外围接触插塞的间隔绝缘层。
技术方案12.如技术方案10所述的半导体器件，其中，所述外围接触插塞中的每个包括沿着所述第一方向延伸成比所述字线高的顶部，以及
所述半导体器件还包括第一掩埋绝缘层，所述第一掩埋绝缘层中的每个包围所述外围接触插塞中的每个的所述顶部。
技术方案13.一种半导体器件，包括：
层间绝缘层，其沿着第一方向层叠且彼此分隔开；
导电区域，其形成在所述层间绝缘层之间；
牺牲绝缘层，其形成在所述层间绝缘层之间使得所述牺牲绝缘层布置在形成有所述导电区域的层；以及
单元接触插塞，所述单元接触插塞中的每个包括沿着所述第一方向穿通所述层间绝缘层和所述牺牲绝缘层中的至少一个的第一柱部，和从所述第一柱部的侧壁突出且接触所述导电区域中的一个的第一突出部，
其中，至少两个接触插塞具有不同深度。
技术方案14.如技术方案13所述的半导体器件，其中，至少两个接触插塞具有基本相同深度。
技术方案15.如技术方案14所述的半导体器件，其中，所述具有基本相同深度的两个接触插塞被第一掩埋绝缘层分隔开，所述第一掩埋绝缘层具有与所述具有基本相同深度的两个接触插塞基本相同的深度。
技术方案16.如技术方案15所述的半导体器件，其中，所述具有基本相同深度的两个接触插塞中的一个包括从所述第一柱部的侧壁突出且接触所述导电区域中不同于所述第一突出部接触的导电区域的一个导电区域的第二突出部。
技术方案17.如技术方案16所述的半导体器件，其中，所述第二突出部位于比所述第一突出部浅的深度。
技术方案18.如技术方案13所述的半导体器件，其中，所述导电区域包括导电图案,所述导电图案包括选择线、虚设图案或字线。
技术方案19.如技术方案18所述的半导体器件，其中，接触包括所述字线的层的导电区域的所述第一突出部位于不同深度。
技术方案20.一种制造半导体器件的方法，所述方法包括：
在衬底之上形成层叠体，其中所述层叠体包括层间绝缘层、布置在彼此相邻的层间绝缘层之间的导电图案，以及在布置有所述导电图案的层布置在彼此相邻的层间绝缘层之间的牺牲绝缘层；
在所述层叠体之上形成第一接触掩模图案，其中，所述第一接触掩模图案包括以具有m行和n列的矩阵格式布置的第一开孔，其中，m和n是大于或等于2的自然数；
通过将第一接触掩模图案用作刻蚀阻挡部刻蚀所述层叠体来形成第一接触孔组以打开所述牺牲绝缘层之中的目标牺牲绝缘层的顶表面；
沿所述第一开孔的行方向和列方向通过重复将所述第一接触掩模图案用作刻蚀阻挡部的刻蚀工艺来形成具有不同深度的接触孔以打开布置在所述目标牺牲绝缘层之下的牺牲绝缘层的顶表面；
通过刻蚀通过所述接触孔打开的牺牲绝缘层直到所述导电图案的侧壁暴露为止来形成凹槽；以及
形成填充所述接触孔和所述凹槽且耦接至所述导电图案的接触插塞。
技术方案21.如技术方案20所述的方法，其中，所述接触孔的形成包括：
在所述第一接触掩模图案之上形成第二接触掩模图案以打开第n列中的第一开孔；
通过将所述第二接触掩模图案用作刻蚀阻挡部刻蚀所述层叠体(n-1)次来形成第二接触孔组以打开所述牺牲绝缘层之中的所述目标牺牲绝缘层之下的(n-1)个牺牲绝缘层的顶表面，其中，在每次执行所述层叠体的刻蚀工艺使得另一列中的第一开孔通过所述第二接触掩模图案打开时,所述第二接触掩模图案的尺寸得以减小；
去除所述第一接触掩模图案和所述第二接触掩模图案以打开第m行和第n列中的第一开孔；
在所述第一接触掩模图案之上形成第三接触掩模图案以打开所述第m行中的第一开孔；以及
通过将所述第三接触掩模图案用作刻蚀阻挡部刻蚀所述层叠体(m-1)次，其中，每次执行刻蚀工艺使得另一行中的第一开孔通过所述第三接触掩模图案打开时，所述第三接触掩模图案的尺寸得以减小。
技术方案22.如技术方案21所述的方法，其中，在通过将所述第二接触掩模图案用作刻蚀阻挡部对所述层叠体的刻蚀时，所述牺牲绝缘层每次刻蚀一个，以及
在通过将所述第三接触掩模图案用作刻蚀阻挡部对所述层叠体(m-1)次的刻蚀时，n个牺牲绝缘层同时刻蚀。
技术方案23.如技术方案21所述的方法，还包括：
在形成所述第二接触掩模图案之前，在所述第一接触孔组中形成第一间隙填充层，
在形成所述第三接触掩模图案之前，去除所述第一间隙填充层并且在所述第二接触孔组中形成第二间隙填充层，以及
在形成所述接触孔之后去除所述第二间隙填充层。
技术方案24.如技术方案20所述的方法，还包括在形成所述第一接触孔组之前，当所述目标牺牲绝缘层布置在所述牺牲绝缘层之中的最上牺牲绝缘层之下时：
通过刻蚀所述层叠体直到所述目标牺牲绝缘层去除为止来形成沟槽；以及
形成填充所述沟槽的第一掩埋绝缘层。
技术方案25.如技术方案24所述的方法，其中，所述第一接触掩模图案还包括第二开孔，
在形成所述第一接触孔组时，通过所述第二开孔形成选择接触孔，所述选择接触孔面向在它们之间插设有所述沟槽的所述第一接触孔组并且打开所述目标牺牲绝缘层的顶表面的区域，
在形成所述凹槽时，通过刻蚀所述牺牲绝缘层之中的通过所述选择接触孔打开的牺牲绝缘层中的两个或更多个来形成选择凹槽，以及
在形成所述接触插塞时，形成选择接触插塞,所述选择接触插塞填充所述选择接触孔和所述选择凹槽且耦接至所述导电图案之中的自最上导电图案的导电图案中的两个或更多个。
技术方案26.如技术方案20所述的方法，其中，形成所述凹槽包括：
沿着所述接触孔的侧壁形成间隔绝缘层；以及
通过将所述间隔绝缘层用作刻蚀阻挡部刻蚀通过所述接触孔的底表面打开的牺牲绝缘层。
技术方案27.如技术方案20所述的方法，还包括，当在形成所述层叠体之前还包括在所述衬底之上形成包括源极区、漏极区和栅极的外围晶体管时：
通过刻蚀在所述源极区、所述漏极区和所述栅极之上的所述层叠体直到所述目标牺牲绝缘层穿透来形成凹槽，以及在形成所述第一接触孔组之前形成填充所述凹槽的第一掩埋绝缘层，
其中，在形成所述接触孔时，形成穿通所述第一掩埋绝缘层和所述层叠体且打开所述源极区、所述漏极区和所述栅极的外围接触孔，以及
在形成所述接触插塞时，形成填充所述外围接触孔的外围接触插塞。

Claims (17)

1.一种半导体器件，包括：
层间绝缘层，其沿着第一方向层叠且彼此分隔开；
导电图案，其形成在所述层间绝缘层之间，其中，所述导电图案的边缘沿所述第一方向对准；以及
接触插塞，其接触所述导电图案的边缘。
2.如权利要求1所述的半导体器件，其中，所述层间绝缘层横向延伸，从而使空间被限定在层间绝缘层的延伸部之间。
3.如权利要求2所述的半导体器件，还包括：
牺牲绝缘层，其形成在所述空间中，从而使得所述牺牲绝缘层布置在形成有所述导电图案的层处。
4.如权利要求3所述的半导体器件，其中，每个所述接触插塞包括突出部和柱部，所述突出部接触所述导电图案的边缘之中的一个，所述柱部从所述突出部沿所述第一方向延伸，
其中，所述突出部延伸为与所述层间绝缘层的延伸部重叠，并且
其中，所述柱部穿通所述层间绝缘层的至少一个延伸部和至少一个所述牺牲绝缘层。
5.如权利要求4所述的半导体器件，还包括：
间隔绝缘层，其形成在所述突出部上并且延伸至所述柱部的侧壁上。
6.如权利要求1所述的半导体器件，其中，所述接触插塞包括单元接触插塞和选择接触插塞，所述单元接触插塞接触所述导电图案的边缘之中的一个，所述选择接触插塞接触所述导电图案的边缘之中的两个或更多个。
7.如权利要求6所述的半导体器件，其中，所述单元接触插塞在所述第一方向上比所述选择接触插塞更长。
8.一种半导体器件，包括：
层间绝缘层，其沿着第一方向层叠且彼此分隔开；
导电图案，其形成在所述层间绝缘层之间；
牺牲绝缘层，其形成在所述层间绝缘层之间，从而使得所述牺牲绝缘层布置在形成有所述导电图案的层处；以及
接触插塞，其包括第一柱部和第一突出部，所述第一柱部在所述第一方向上穿通所述层间绝缘层和所述牺牲绝缘层之中的至少一个，所述第一突出部从所述第一柱部的侧壁突出并且接触所述导电图案之中的一个的侧壁，
其中，所述第一突出部具有面对所述牺牲绝缘层之中的一个的底表面或顶表面。
9.如权利要求8所述的半导体器件，还包括：
间隔绝缘层，其形成在所述第一突出部上并且延伸至所述第一柱部的侧壁上。
10.如权利要求8所述的半导体器件，还包括：
选择接触插塞，其定位在比所述接触插塞更浅的深度。
11.如权利要求10所述的半导体器件，其中，所述选择接触插塞包括第二柱部和两个或更多个第二突出部，所述第二柱部比所述第一柱部短，两个或更多个第二突出部从所述第二柱部的侧壁突出，接触与所述第一突出部接触的导电图案不同的两个或更多个导电图案的侧壁。
12.如权利要求10所述的半导体器件，其中，所述选择接触插塞包括比所述第一柱部短的第二柱部和第二突出部，所述第二突出部从所述第二柱部的侧壁突出，接触与所述第一突出部接触的导电图案不同的导电图案之中的一个的侧壁。
13.一种半导体器件，包括：
两个或更多个选择线，其沿第一方向层叠且彼此分隔开；以及
选择接触插塞，其包括分别接触所述两个或更多个选择线的侧壁的两个或更多个突出部和从两个或更多个突出部沿所述第一方向延伸的柱部。
14.如权利要求13所述的半导体器件，还包括：
字线，其在所述两个或更多个选择线之下沿所述第一方向层叠并彼此分隔开；
牺牲绝缘层，其布置在形成有所述字线和所述两个或更多个选择线的层处；以及
层间绝缘层，其形成在所述牺牲绝缘层之间，并且横向延伸，以与所述字线和所述两个或更多个选择线重叠。
15.如权利要求14所述的半导体器件，还包括：
单元接触插塞，其接触所述字线的侧壁，其中，每个所述单元接触插塞包括第一突出部和第一柱部，所述第一突出部接触所述字线的侧壁之中的一个，所述第一柱部从所述第一突出部沿所述第一方向延伸，
其中，所述第一突出部横向延伸，以与所述层间绝缘层重叠，并且
其中，所述第一突出部穿通至少一个所述层间绝缘层和至少一个所述牺牲绝缘层。
16.如权利要求15所述的半导体器件，还包括：
间隔绝缘层，其形成在所述第一突出部上，并且延伸至所述第一柱部的侧壁上。
17.如权利要求15所述的半导体器件，还包括：
掩埋绝缘层，其形成在所述选择接触插塞和所述单元接触插塞之间，并且穿通至少一个所述层间绝缘层和至少一个所述牺牲绝缘层。
CN201910429018.6A 2014-06-03 2014-10-15 半导体器件及其制造方法 Active CN110335856B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910429018.6A CN110335856B (zh) 2014-06-03 2014-10-15 半导体器件及其制造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020140067598A KR20150139255A (ko) 2014-06-03 2014-06-03 반도체 장치 및 그 제조방법
KR10-2014-0067598 2014-06-03
CN201910429018.6A CN110335856B (zh) 2014-06-03 2014-10-15 半导体器件及其制造方法
CN201410545029.8A CN105321924B (zh) 2014-06-03 2014-10-15 半导体器件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201410545029.8A Division CN105321924B (zh) 2014-06-03 2014-10-15 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN110335856A true CN110335856A (zh) 2019-10-15
CN110335856B CN110335856B (zh) 2023-09-15

Family

ID=54702749

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410545029.8A Active CN105321924B (zh) 2014-06-03 2014-10-15 半导体器件及其制造方法
CN201910429018.6A Active CN110335856B (zh) 2014-06-03 2014-10-15 半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410545029.8A Active CN105321924B (zh) 2014-06-03 2014-10-15 半导体器件及其制造方法

Country Status (4)

Country Link
US (4) US9577085B2 (zh)
KR (1) KR20150139255A (zh)
CN (2) CN105321924B (zh)
TW (1) TWI629765B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150139255A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102307633B1 (ko) * 2014-12-10 2021-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
TWI695477B (zh) * 2016-07-07 2020-06-01 聯華電子股份有限公司 半導體結構及其製作方法
US9953993B2 (en) * 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
JP2018049968A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 集積回路装置及びその製造方法
EP3401948B1 (en) * 2017-05-10 2019-12-11 IMEC vzw A method for patterning a target layer
KR102369654B1 (ko) 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
KR102421766B1 (ko) * 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102423766B1 (ko) 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
KR102471273B1 (ko) 2017-08-22 2022-11-28 삼성전자주식회사 적층 구조체와 트렌치들을 갖는 반도체 소자
KR102437273B1 (ko) * 2018-03-14 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
JP2020017572A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
KR102629478B1 (ko) * 2018-11-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP7192121B2 (ja) 2019-01-31 2022-12-19 長江存儲科技有限責任公司 ３次元メモリデバイスにおける階段構造の形成
JP2020145293A (ja) * 2019-03-05 2020-09-10 キオクシア株式会社 半導体装置
JP2020155611A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
CN114127916A (zh) * 2019-07-11 2022-03-01 新加坡优尼山帝斯电子私人有限公司 柱状半导体装置及其制造方法
US11289500B2 (en) 2019-08-06 2022-03-29 Samsung Electronics Co., Ltd. Memory device
KR20210018608A (ko) 2019-08-06 2021-02-18 삼성전자주식회사 메모리 장치
JP2021034650A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置
JP2021044397A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021044446A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置及びその製造方法
KR20210039183A (ko) 2019-10-01 2021-04-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102650433B1 (ko) 2019-12-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
EP4073841A4 (en) * 2019-12-12 2023-08-09 INTEL Corporation DUMMY WORDLINE CONTACTS FOR IMPROVING THE ETCH RESERVE OF SEMI-INSULATED WORDLINES IN STAIRWAY STRUCTURES
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
WO2021243686A1 (en) * 2020-06-05 2021-12-09 Yangtze Memory Technologies Co., Ltd. Contact pad structure and method of forming the same
US20240297117A1 (en) * 2023-03-02 2024-09-05 Samsung Electronics Co., Ltd. Semiconductor devices and data storage systems including the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040002209A1 (en) * 2002-06-29 2004-01-01 Sung-Kwon Lee Method for forming contact plug of semiconductor device
US20050127347A1 (en) * 2003-12-12 2005-06-16 Suk-Hun Choi Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
US20050250316A1 (en) * 2003-12-12 2005-11-10 Suk-Hun Choi Methods for fabricating memory devices using sacrifical layers and memory devices fabricated by same
CN101740500A (zh) * 2008-11-13 2010-06-16 海力士半导体有限公司 制造包括垂直沟道晶体管的半导体器件的方法
US20110151667A1 (en) * 2009-12-18 2011-06-23 Sung-Min Hwang Methods of Manufacturing Three-Dimensional Semiconductor Devices and Related Devices
US20110169062A1 (en) * 2010-01-08 2011-07-14 Elpida Memory, Inc. Semiconductor device and method of fabricating the same
US20120003800A1 (en) * 2010-07-02 2012-01-05 Lee Changhyun Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby
US20120238093A1 (en) * 2011-03-15 2012-09-20 Sang-Yong Park Methods of Fabricating Semiconductor Devices
US8492824B2 (en) * 2011-02-22 2013-07-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20140103530A1 (en) * 2012-10-16 2014-04-17 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4565767B2 (ja) * 2001-04-11 2010-10-20 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7215361B2 (en) * 2003-09-17 2007-05-08 Micron Technology, Inc. Method for automated testing of the modulation transfer function in image sensors
KR100780610B1 (ko) * 2003-11-28 2007-11-29 주식회사 하이닉스반도체 반도체소자 제조 방법
US7429524B2 (en) * 2005-09-14 2008-09-30 Texas Instruments Incorporated Transistor design self-aligned to contact
TWI285419B (en) * 2005-10-26 2007-08-11 Ind Tech Res Inst Wafer-to-wafer stacking with supporting pedestals
KR100675303B1 (ko) * 2006-01-23 2007-01-29 삼성전자주식회사 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법
KR100875054B1 (ko) * 2006-12-28 2008-12-19 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
US9293418B2 (en) * 2007-07-03 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside through vias in a bonded structure
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US20100155818A1 (en) * 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
KR101624980B1 (ko) * 2009-06-19 2016-05-27 삼성전자주식회사 비휘발성 메모리 소자
JP5306080B2 (ja) * 2009-07-01 2013-10-02 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011049206A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2011166061A (ja) * 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法
US9293366B2 (en) * 2010-04-28 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias with improved connections
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
US20120023809A1 (en) * 2010-07-28 2012-02-02 Uop Llc Methods for producing phase stable, reduced acid biomass-derived pyrolysis oils
KR20120066331A (ko) * 2010-12-14 2012-06-22 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120077040A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
US9082769B2 (en) * 2011-02-07 2015-07-14 Rohm Co., Ltd. Semiconductor device and fabrication method thereof
KR101175885B1 (ko) * 2011-02-17 2012-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
US8440533B2 (en) * 2011-03-04 2013-05-14 Globalfoundries Singapore Pte. Ltd. Self-aligned contact for replacement metal gate and silicide last processes
KR101865566B1 (ko) * 2011-09-08 2018-06-11 삼성전자주식회사 수직형 메모리 장치의 제조 방법
US9076889B2 (en) * 2011-09-26 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate semiconductor device
JP5919010B2 (ja) * 2012-02-06 2016-05-18 株式会社日立製作所 半導体記憶装置およびその製造方法
JP2013187339A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
US8828884B2 (en) * 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
KR101981996B1 (ko) 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
KR20140025631A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102027133B1 (ko) * 2012-12-13 2019-10-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9087821B2 (en) * 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
KR102170761B1 (ko) * 2013-07-22 2020-10-27 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102084725B1 (ko) * 2013-09-09 2020-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20150057147A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2015170692A (ja) * 2014-03-06 2015-09-28 株式会社東芝 半導体装置及びその製造方法
KR102134912B1 (ko) * 2014-03-21 2020-07-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102094470B1 (ko) * 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9666520B2 (en) * 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
KR20160019044A (ko) * 2014-05-29 2016-02-18 에스케이하이닉스 주식회사 광변조기 및 그 제조 방법
KR20150139255A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102307633B1 (ko) * 2014-12-10 2021-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9899394B2 (en) * 2015-03-10 2018-02-20 Samsung Electronics Co., Ltd. Vertical memory devices having contact plugs contacting stacked gate electrodes
KR102422087B1 (ko) * 2015-09-23 2022-07-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040002209A1 (en) * 2002-06-29 2004-01-01 Sung-Kwon Lee Method for forming contact plug of semiconductor device
US20050127347A1 (en) * 2003-12-12 2005-06-16 Suk-Hun Choi Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
US20050250316A1 (en) * 2003-12-12 2005-11-10 Suk-Hun Choi Methods for fabricating memory devices using sacrifical layers and memory devices fabricated by same
CN101740500A (zh) * 2008-11-13 2010-06-16 海力士半导体有限公司 制造包括垂直沟道晶体管的半导体器件的方法
US20110151667A1 (en) * 2009-12-18 2011-06-23 Sung-Min Hwang Methods of Manufacturing Three-Dimensional Semiconductor Devices and Related Devices
US8394716B2 (en) * 2009-12-18 2013-03-12 Samsung Electronics Co., Ltd. Methods of manufacturing three-dimensional semiconductor devices and related devices
US20110169062A1 (en) * 2010-01-08 2011-07-14 Elpida Memory, Inc. Semiconductor device and method of fabricating the same
US20120003800A1 (en) * 2010-07-02 2012-01-05 Lee Changhyun Methods of Forming Nonvolatile Memory Devices Having Vertically Integrated Nonvolatile Memory Cell Sub-Strings Therein and Nonvolatile Memory Devices Formed Thereby
US8492824B2 (en) * 2011-02-22 2013-07-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20120238093A1 (en) * 2011-03-15 2012-09-20 Sang-Yong Park Methods of Fabricating Semiconductor Devices
US20140103530A1 (en) * 2012-10-16 2014-04-17 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same

Also Published As

Publication number Publication date
CN110335856B (zh) 2023-09-15
US12046512B2 (en) 2024-07-23
US20210398851A1 (en) 2021-12-23
TW201547005A (zh) 2015-12-16
US20170117182A1 (en) 2017-04-27
US20190295893A1 (en) 2019-09-26
US20150349109A1 (en) 2015-12-03
US10366922B2 (en) 2019-07-30
CN105321924B (zh) 2019-06-11
US9577085B2 (en) 2017-02-21
CN105321924A (zh) 2016-02-10
US11139204B2 (en) 2021-10-05
TWI629765B (zh) 2018-07-11
KR20150139255A (ko) 2015-12-11

Similar Documents

Publication Publication Date Title
CN105321924B (zh) 半导体器件及其制造方法
CN107293544B (zh) 半导体器件及其制造方法
US9576970B2 (en) Three-dimensional semiconductor memory device
US8592912B2 (en) Semiconductor device and method of fabricating the same
US20210134836A1 (en) Semiconductor device and manufacturing method of the same
CN104979351B (zh) 半导体装置及其制造方法
KR101868047B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US9281316B2 (en) Semiconductor device and method of manufacturing the same
US9356041B2 (en) 3-D nonvolatile memory device and method of manufacturing the same
KR20130019240A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130010641A (ko) 반도체 소자 및 그 제조 방법
KR20130072663A (ko) 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20170037155A (ko) 비휘발성 메모리 장치
US20170148813A1 (en) Semiconductor device and method of manufacturing the same
US20150129947A1 (en) Nonvolatile semiconductor storage device
US20160172371A1 (en) Semiconductor device and method of manufacturing the same
KR20130092341A (ko) 반도체 장치 및 그 제조 방법
KR20150021742A (ko) 반도체 장치 및 그 제조 방법
CN113130505A (zh) 半导体存储器装置及其制造方法
KR102707986B1 (ko) 반도체 장치 및 그 제조방법
KR20200141841A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant