CN108352376A - 引线框架、引线框架封装、以及它们的制造方法 - Google Patents

引线框架、引线框架封装、以及它们的制造方法 Download PDF

Info

Publication number
CN108352376A
CN108352376A CN201680066619.XA CN201680066619A CN108352376A CN 108352376 A CN108352376 A CN 108352376A CN 201680066619 A CN201680066619 A CN 201680066619A CN 108352376 A CN108352376 A CN 108352376A
Authority
CN
China
Prior art keywords
interarea
lead frame
lead
roughness
plated film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680066619.XA
Other languages
English (en)
Other versions
CN108352376B (zh
Inventor
久保公彦
古野绫太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tec Inc
Original Assignee
Mitsui High Tec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tec Inc filed Critical Mitsui High Tec Inc
Publication of CN108352376A publication Critical patent/CN108352376A/zh
Application granted granted Critical
Publication of CN108352376B publication Critical patent/CN108352376B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60Electroplating characterised by the structure or texture of the layers
    • C25D5/615Microstructure of the layers, e.g. mixed structure
    • C25D5/617Crystalline layers
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00Processes for servicing or operating cells for electrolytic coating
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18Electroplating using modulated, pulsed or reversing current
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60Electroplating characterised by the structure or texture of the layers
    • C25D5/605Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60Electroplating characterised by the structure or texture of the layers
    • C25D5/605Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C25D5/611Smooth layers
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

本发明提供一种具备引线框架主体和其表面上的镀膜的引线框架的制造方法。该制造方法具有如下的镀敷工序:以与引线框架主体的第一主面相对的方式配置与极性反转电源连接的第一电极,并且以与第一主面相反侧的第二主面相对的方式配置与脉冲电源连接的第二电极,进行镀敷处理,在第一主面、第二主面、以及引线框架主体的侧面上形成镀膜。

Description

引线框架、引线框架封装、以及它们的制造方法
技术领域
本发明涉及一种引线框架、引线框架封装、以及它们的制造方法。
背景技术
引线框架封装具备:引线框架、搭载于其上的半导体芯片、以及密封半导体芯片的密封树脂。在引线框架封装的制造中,用热固化性树脂覆盖引线框架、和搭载于其上的半导体芯片,并对其加热而使其固化。为了确保引线框架封装的可靠性,已知一种使引线框架的表面粗化,从而提高引线框架与密封树脂的粘着性的技术。
在引线框架封装中,有搭载半导体芯片的焊盘或引线端子从封装表面露出的类型。在该类型的情况下,若露出的部分被粗化,则在用树脂进行密封时,树脂会容易漏到露出面而产生树脂毛边。通常难以在制造工序中去除这样的树脂毛边,存在露出面被树脂覆盖的问题。另外,在将引线框架封装搭载于基板时,引线框架封装与基板通过焊料导通。在该情况下,引线框架在一个主面与密封树脂接触,并在另一主面与焊料接触。因此,要求各主面与密封树脂及焊料的粘着性优异。
因此,在专利文献1中提出了一种方案:在工件的一个主面析出粗化镀膜,并在另一主面析出平滑镀膜,从而防止树脂毛边,并提高与树脂及焊料的粘着性。
现有技术文献
专利文献
专利文献1:日本专利公开2014-221941号公报
发明内容
(一)要解决的技术问题
引线框架通常具有通过冲裁加工或蚀刻处理等形成的凹凸结构以及贯通孔。形成有凹凸结构以及贯通孔的引线框架具有一对主面和与其正交的侧面。密封树脂有时不仅设置在引线框架的主面上,也会设置在侧面上。因此,在专利文献1中提出了在侧面上也设置镀膜的方案。然而,在专利文献1的技术中,难以调整引线框架的侧面的粗糙度。
因此,本发明的目的在于,提供一种能够容易地调整侧面的粗糙度的引线框架的制造方法。另外,本发明的目的在于,提供一种可靠性优异的引线框架、引线框架封装及其制造方法。
(二)技术方案
本发明提供一种引线框架的制造方法,其是具备引线框架主体和其表面上的镀膜的引线框架的制造方法,具有如下的镀敷工序:以与引线框架主体的第一主面相对的方式配置与极性反转电源连接的第一电极,并且以与第一主面相反侧的第二主面相对的方式配置与脉冲电源连接的第二电极,进行镀敷处理,在第一主面、第二主面、以及引线框架主体的侧面上形成镀膜。
上述制造方法具有如下的镀敷工序:使用与极性反转电源连接的第一电极和与脉冲电源连接的第二电极,在引线框架主体的第一主面和第二主面上形成镀膜。因此,能够分别在第一主面和第二主面上形成粗糙度相互不同的镀膜。因此,在进行树脂密封时,使一对主面中粗糙度大的一方的主面与树脂接触,并使粗糙度小的一方的主面露出,从而能够获得具有高可靠性的引线框架。其理由为:粗糙度大的一方的主面是与树脂的粘着性优异的一方,粗糙度小的一方的主面容易除去树脂毛边且与焊料的接合面积足够大而能够提高散热性。
另外,由于使用脉冲电源进行了镀敷处理,因此在引线框架主体的侧面上主要是在脉冲电源的关断期间通过与极性反转电源连接的第一电极形成镀膜。例如通过延长关断期间,可进一步促进使用与极性反转电源连接的第一电极进行的镀敷形成。这样,能够使引线框架的第一主面与侧面的粗糙度充分地接近。由此,能够容易地调整侧面的粗糙度。
也可以是,第一主面上的镀膜具有比第二主面上的镀膜大的粗糙度。利用脉冲电源可确保构成镀膜的成分(金属离子)的扩散时间,并能够充分地抑制烧焦的发生。因此,相较于使用直流电源的情况,能够提高施加的电流密度,并充分地减小在镀敷工序中析出的镀膜的晶体粒径。这样,在第二主面上,能够形成组织精细且平滑性足够优异的镀膜。通过具备这样的镀膜,可抑制在镀膜表面形成的氧化膜剥离。因此,能够进一步提高引线框架的可靠性。
另外,通过使用脉冲电源,可促进在引线框架主体的侧面使用极性反转电源进行的镀膜形成。因此,能够在引线框架主体的侧面上形成具有比在第二主面上足够大的粗糙度的镀膜。这样,能够使引线框架的侧面的树脂的粘着性提高,制造可靠性更加优异的引线框架。
也可以是,镀敷工序中的脉冲电源的占空比为0.2~0.85。这样,能够充分地确保第一主面上的镀膜的粗糙度与第二主面上的镀膜的粗糙度的差异,并使第一主面上与侧面上的镀膜的粗糙度充分地接近。
也可以是,镀敷工序中的脉冲电源的平均电流密度为1~10A/dm2。这样,能够充分地抑制镀敷烧焦的发生,并在短时间内形成镀膜。
在镀敷工序中,优选为,在将第一主面、第二主面以及侧面上的镀膜的粗糙度分别记为S1、S2、以及S3时,S1为1.4以上,S2为1.0~1.2,以及S3为1.3以上。这样,能够使第二主面上的树脂毛边的除去变得容易,并在用密封树脂覆盖侧面的情况下,进一步提高第一主面及侧面上的镀膜与密封树脂的粘着性。另外,能够充分地抑制水蒸气等成分从侧面与密封树脂的界面侵入。因此,能够获得可靠性更高的引线框架。
本发明还提供一种引线框架封装的制造方法,所述引线框架封装使用通过上述的制造方法制造的引线框架,所述引线框架封装的制造方法具有:在引线框架的第一主面上设置半导体芯片的工序;以覆盖半导体芯片、和引线框架的第一主面以及侧面,并且具有比引线框架的第一主面以及侧面小的粗糙度的第二主面的至少一部分露出的方式,至少将半导体芯片以树脂密封的工序。
在该引线框架封装的制造方法中,使用了通过上述的引线框架的制造方法制造的引线框架。并且具有如下工序:以覆盖半导体芯片、和引线框架的第一主面以及侧面,并且具有比引线框架的第一主面小的粗糙度的第二主面的至少一部分露出的方式用树脂进行密封的工序。在该工序中,以具有比被树脂覆盖的第一主面以及侧面小的粗糙度的第二主面的至少一部分露出的方式,至少将半导体芯片以树脂密封。第二主面由于具有比第一主面以及侧面小的粗糙度,因此能够将树脂毛边充分地除去,并使与焊料的接合面积足够大。第一主面以及侧面由于具有比第二主面大的粗糙度而与树脂的粘着性优异。因此,通过本制造方法得到的引线框架封装具有高可靠性。
本发明提供一种引线框架,其是具备引线框架主体、和其表面上的镀膜的引线框架,其中,在将第一主面、该第一主面相反侧的第二主面、以及侧面的粗糙度分别记为S1、S2、以及S3时,S1为1.4以上,S2为1.0~1.2,以及S3为1.3以上。
该引线框架由于第二主面的粗糙度S2比第一主面的粗糙度S1足够小,因此能够容易地除去树脂毛边。另外,由于不仅是第一主面,侧面也具有较大的粗糙度S3,因此在第一主面以及侧面,与密封树脂的粘着性优异。因此,能够使第一主面以及侧面被密封树脂覆盖,并使第二主面充分地露出。这样,能够形成可靠性优异的引线框架封装。
本发明提供一种引线框架封装,其具备:上述的引线框架;引线框架的第一主面上的半导体芯片;以覆盖半导体芯片、和引线框架的第一主面以及侧面,并且具有比引线框架的第一主面以及侧面小的粗糙度的第二主面的至少一部分露出的方式设置的密封树脂。这样的引线框架封装由于第二主面散热性优异且第一主面以及侧面与密封树脂的粘着性优异,因此具有高可靠性。
(三)有益效果
本发明能够提供一种能够容易地调整侧面的粗糙度的引线框架的制造方法。另外,本发明能够提供一种可靠性优异的引线框架、引线框架封装及其制造方法。
附图说明
图1是引线框架封装的截面图。
图2是引线框架封装的仰视图。
图3是将引线框架的截面的一部分放大表示的截面图。
图4是用于说明镀敷工序的图。
图5是用于说明镀敷工序的图。
图6是表示镀敷工序时的极性反转电源的电流曲线的图。
图7是表示在镀敷工序时的脉冲电源的电流曲线的图。
具体实施方式
以下,根据情况参照附图对本发明的几个实施方式进行说明。但是,以下的实施方式仅为用于说明本发明的例示,其主旨不在于将本发明限定于以下的内容。在说明中对同一要素或具有相同功能的要素使用同一符号并根据情况省略重复的说明。另外,上下左右等位置关系在没有特别说明的情况下均以图面所示的位置关系为准。此外,各部件的尺寸比例并不限于图示的比例。
图1是本实施方式的引线框架封装的截面图。引线框架封装100具备所谓QFN型的引线框架10。即,引线框架封装100具备:具有电极焊盘10A以及配置在电极焊盘10A周围的引线10B的引线框架10、设置在电极焊盘10A的一个主面10a(第一主面10a)上的半导体芯片20、将半导体芯片20与引线10B连接的接合线(日文:ボンディングワイヤ)22、以及将半导体芯片20及接合线22密封的密封树脂60。密封树脂60以将半导体芯片20、和引线框架10的一个主面10a及一部分的侧面10c覆盖的方式设置。
图2是图1的引线框架封装100的仰视图。引线框架10的一个主面10a及侧面10c被密封树脂60覆盖,引线框架10的另一主面10b(第二主面10b)则未被密封树脂60覆盖而向外部露出。引线框架10的表面由镀膜构成。主面10b的粗糙度比主面10a及侧面10c小从而具有平滑性。
在将引线框架封装100搭载于印刷配线板等基板的情况下,引线框架10的主面10b通过焊料与印刷配线板的导体连接。由于引线框架10的主面10b的粗糙度足够小,因此用于形成密封树脂60的树脂组成物即使附着于引线框架10的主面10b,也能够容易地去除。因此,在搭载于基板的情况下,能够充分地增大主面10b与焊料的接合面积从而发挥优异的散热性。
引线框架10的主面10b的粗糙度S2优选为1.0~1.2,更优选为1.0~1.15。即,主面10b由具有这样的粗糙度的镀膜构成。此外,本说明书中的“粗糙度”是用形状测量激光显微镜(基恩士公司(日文:株式会社キーエンス)制造,商品名:VK-X200,观察面积:100μm2左右)测量的S-ratio。S-ratio是以观察面积除含有凹凸的面积而算出的面积比。
在使用引线框架10制造引线框架封装100的过程中,在将半导体芯片20搭载于电极焊盘10A上时、在用接合线22将半导体芯片20与引线10B连接时、以及在使热固化性树脂热固化而形成密封树脂60时,引线框架10会受热。通过这样的热,可在镀膜的表面形成氧化膜。由于引线框架10的主面10b由粗糙度足够小的镀膜构成,因此能够抑制氧化膜的剥离。
进一步地,在主面10b的镀膜由与脉冲电源连接的电极形成的情况下,能够充分地减小构成镀膜的晶体粒径。这样,在形成氧化膜时生成的空隙(日文:ボイド)减少,其结果为,能够进一步抑制氧化膜的剥离。
引线框架10的一个主面10a及侧面10c的至少一部分与密封树脂60相接。与密封树脂60相接的、引线框架10的一个主面10a及侧面10c具有比主面10b大的粗糙度。因此,引线框架10的一个主面10a及侧面10c与密封树脂60的粘着性优异。
引线框架10的主面10a的粗糙度S1优选为1.4以上,更优选为1.5以上。这样,能够充分地提高主面10a与密封树脂60的粘着性。另一方面,主面10a的粗糙度S1的上限也无特别限定,例如可以为4以下,也可以为3.5以下。这样,能够充分地提高主面10a与半导体芯片20的粘着性、以及主面10a与接合线22的粘着性。主面10a由具有这样的粗糙度S1的镀膜构成。粗糙度S1与粗糙度S2同样地进行测量。
引线框架10的侧面10c的粗糙度S3优选为1.3以上,更优选为1.5以上。这样,能够充分地提高侧面10c与密封树脂60的粘着性,并充分地抑制水蒸气等成分从侧面10c与密封树脂60的界面侵入。引线框架10的侧面10c的粗糙度S3的上限也无特别限定,例如,可以为主面10a的粗糙度S1以下,或是4以下,也可以为3.5以下。侧面10c由具有上述的粗糙度S3的镀膜构成。粗糙度S3与粗糙度S1及S2同样地进行测量。
如果使用引线框架10,则能够使主面10a及侧面10c与密封树脂60粘着,并且使具有比主面10a足够小的粗糙度的主面10b露出,来制造引线框架封装100。主面10a及侧面10c与密封树脂60的粘着性优异,且主面10b与焊料的接合性及散热性优异。因此,能够制造可靠性优异的引线框架封装100。
引线框架封装100由于引线框架10的主面10b与焊料的接合性及散热性优异,并且主面10a及侧面10c与密封树脂60的粘着性优异,因此具有高可靠性。
在几个实施方式中,从进一步提高可靠性的观点来看,优选满足下述式(1)。另外,S1、S2、S3优选满足下述式(2)的关系。此外,从使主面10a的粗糙度S1比主面10b的粗糙度S2足够大的观点来看,也可以满足下述式(3)。
0.58<S3/S1≦1 (1);
S2<S3≦S1 (2);
S2/S1<0.6 (3)。
这样的引线框架10由于侧面10c的粗糙度S3与主面10a的粗糙度S1近似,因此在主面10a及侧面10c与密封树脂60的粘着性优异。另外,通过使主面10b的粗糙度S2比主面10a的粗糙度S1足够小,从而能够除去树脂毛边而充分地增大露出面积,提高散热性。
从进一步提高可靠性的观点来看,上述式(1)中的S3/S1可以为0.6以上,也可以为0.7以上。上述式(3)中的S2/S1可以不足0.5。另外,S2/S1的下限并无特别限定,下限可以为0.3,也可以为0.4。
图3是将引线框架10(电极焊盘10A或引线10B)的截面一部分放大表示的截面图。引线框架10具备:引线框架主体11、和覆盖引线框架主体11的表面的镀膜12。引线框架主体11例如由铜或铜合金构成。镀膜12的厚度例如为0.2~3μm。镀膜12例如由从由镍、铜、钯、银以及金所组成的组中选出的至少一种金属、或该金属的合金所构成的一个或多个金属层构成。具体而言,可列举仅有铜镀层的电解镀膜、以及层叠镍层/钯层/金层而成的电解镀膜。在铜镀层的情况下,也可以在与接合线22的连接部等局部性地在铜镀层上形成银镀层。
在引线框架主体11的主面11a、11b、以及侧面11c上形成有镀膜12。在主面11a、主面11b以及侧面11c上,分别形成有粗糙度不同的镀膜12。通过后述的镀敷工序,能够在主面11a、主面11b、以及侧面11c上分别形成粗糙度不同的镀膜12。
接下来,对引线框架10以及引线框架封装100的制造方法进行说明。该制造方法具有在引线框架主体11上形成镀膜12的镀敷工序。具体而言,首先对铜等金属片材进行冲裁,形成具有规定形状的引线框架主体11。接着,使用镀敷液在引线框架主体11的表面被覆镀膜。
图4及图5是说明镀敷工序的图。如图4所示,引线框架主体11在镀敷槽50内连续性地流通。图5示出了将镀敷槽50以及在其内部流通的引线框架主体11(引线框架10)用与引线框架主体11(引线框架10)的流通方向正交的面切断时的截面。
如图5所示,在镀敷槽50内贮存有镀敷液52。在将引线框架主体11浸在镀敷液52中的状态下实施电解镀敷处理,从而在引线框架主体11的表面上形成电解镀膜。这样,获得引线框架10。作为镀敷液52,可以使用铜镀敷液、镍镀敷液、钯镀敷液以及金镀敷液等。在形成由多层构成的镀膜的情况下,可以使多个镀敷槽50沿着引线框架主体11的流通方向串列地排列,从而连续地进行镀敷处理。
如图5所示,在镀敷槽50中以夹持引线框架主体11的方式配置有呈平板状的一对电极32、42。一个电极32(第一电极32)以与引线框架主体11的主面11a相对的方式配置,另一电极42(第二电极42)以与引线框架主体11的主面11b相对的方式配置。电极32与极性反转电源30连接,电极42与脉冲电源40连接。
图6是表示镀敷工序时的极性反转电源的电流曲线的图。在镀敷工序中,由极性反转电源30向电极32交替地供给正电流A1和负电流A2。若由极性反转电源30供给正电流,则在引线框架主体11的主面11a形成镀膜12。另一方面,若由极性反转电源30供给负电流,则主面11a上的镀膜12的一部分会因阳极电解而溶出至镀敷液52。通过调节正电流A1及负电流A2的大小以及正电流期间t1及负电流期间t2,能够控制镀膜12的粗糙度。
例如,以比能够形成平滑的镀膜的正电流大的正电流形成镀膜,并在供给负电流时使镀膜的晶界部分溶解,从而能够形成具有较大粗糙度的镀膜12。
正电流密度例如可以设定在5~20A/dm2的范围内。负电流密度比正电流密度大,例如可以设定在20~50A/dm2的范围内。正电流期间t1及负电流期间t2例如可以设定在1~100毫秒的范围内。
图7是表示镀敷工序时的脉冲电源40的电流曲线的图。在镀敷工序中,由脉冲电源40向电极42供给正脉冲电流。若由极性反转电源30供给正脉冲电流,则在引线框架主体11的主面11b形成镀膜12。在停止供给正脉冲电流的期间不形成镀膜,因此能够确保在引线框架主体11的主面11b附近成为镀膜的金属离子扩散的时间。因此不易发生镀膜12的烧焦。因此,能够充分地增大脉冲电源40的正脉冲电流的电流峰值B1从而形成镀膜12。
通过使脉冲电源40的正脉冲电流的电流密度足够高而形成镀膜12,从而能够充分地减小构成镀膜12的金属粒子的晶体粒径。这样,能够在引线框架主体11的主面11b上,形成平滑性优异的镀膜12。这样的镀膜12由足够小的晶粒构成,因此能够充分地抑制在镀膜12表面形成的氧化膜的剥离。
在引线框架10及引线框架封装100的制造过程中,随着加热,引线框架主体11及镀膜12的金属成分会扩散至表面而形成氧化膜。在本实施方式中,由于镀膜12的晶体粒径较小,因此能够降低伴随着上述扩散而产生的引线框架主体11与镀膜12之间的空隙的量及尺寸。这样,能够充分地抑制在主面11b上的镀膜12表面形成的氧化膜的剥离。
在镀敷工序中,通过并行地由极性反转电源30和脉冲电源40供给电流,从而能够在引线框架主体11的主面11a及主面11b上同时地形成镀膜12。另外,也能够同时地在引线框架主体11的侧面11c上形成镀膜12。
侧面11c上的镀膜12的粗糙度S3能够通过对脉冲电源40的占空比(Duty比)及电流密度进行调节来进行调整。在图7所示的电流曲线的情况下,脉冲电源40的占空比通过t4/(t3+t4)进行计算。t4是供给脉冲电流的期间(接通期间),t3是停止供给脉冲电流的期间(关断期间)。
在不从脉冲电源40向电极42供给电流的期间,利用由极性反转电源30向电极32供给的正电流A1,在侧面11c上形成镀膜12。与使用直流电源代替脉冲电源40的情况相比,使用来自极性反转电源30的正电流形成镀膜12的比例更高。因此,能够增大侧面11c上的镀膜12的粗糙度S3
从充分地增大侧面11c上的镀膜12的粗糙度的观点来看,脉冲电源40的占空比优选为0.85以下,更优选为0.7以下。另一方面,若脉冲电源40的占空比过小,则不仅是侧面11c,甚至主面11b上通过来自极性反转电源30的正电流A1形成的镀膜12的比例也会提高。因此,从将主面11b的粗糙度S2保持足够小的观点来看,脉冲电源40的占空比优选为0.2以上,更优选为0.3以上。
脉冲电源40的平均电流密度可以为1~10A/dm2,也可以为1~5A/dm2。这样,能够充分地抑制主面10b上的镀敷烧焦的发生,并且充分地减小构成主面10b上的镀膜12的晶体粒径。另外,能够在短时间内形成镀膜12。脉冲电源40的平均电流密度可以通过将由脉冲电源40供给的电流的平均值B2(图7)换算为电流密度而求得。电流的平均值B2可以作为正脉冲电流的电流峰值B1和占空比的积而求得。
通过如上所述的镀敷工序,能够在引线框架主体11的主面11a及侧面11c上,形成具有比主面11b大的粗糙度的镀膜12。在该镀敷工序中,通过改变占空比或平均电流密度,能够容易地调整引线框架10的侧面10c的粗糙度。主面11a、主面11b以及侧面11c上的镀膜12的粗糙度S1、S2以及S3例如可以满足上述式(1)、式(2)、以及式(3)。
在通过镀敷工序得到的引线框架10的电极焊盘10A的主面10a侧,将半导体芯片20用例如银膏等金属膏固定。接着,用接合线22在半导体芯片20的电极焊盘(未图示)与引线10B的主面10a之间进行连接。接着,将引线框架10配置在模具内。然后,将树脂组成物(例如是环氧树脂等热固化性树脂组成物)注入到模具内并加热,使树脂组成物固化。之后进行切片,从而获得具备密封树脂60的引线框架封装100,该密封树脂60将搭载于引线框架10上的半导体芯片20以及使半导体芯片20与引线10B连接的接合线22密封。
上述的引线框架封装100具备引线框架10,该引线框架10具有:具有较大粗糙度的主面10a以及侧面10c。引线框架10与密封树脂60的粘着性优异,并且散热性也优异。另外,引线框架10能够充分地抑制在主面10b形成的氧化膜的剥离。因此,引线框架封装100具有高可靠性。
以上,对本发明的实施方式进行了说明,但是本发明并不受上述实施方式的任何限定。例如,虽然在上述实施方式中引线框架为QFN型,但是不限于此,也可以是DFN,或者是焊盘露出型的QFP封装等。另外,虽然在上述实施方式中,是在与极性反转电源30所连接的电极32相对的引线框架主体的主面11a及侧面11c上,形成粗糙度比引线框架主体的主面11b上大的镀膜12,但是不限于此。也可以是在与脉冲电源40所连接的电极42相对的引线框架主体11的主面11b上,形成粗糙度比引线框架主体的主面11a及侧面11c上的镀膜12大的镀膜12。在该情况下,引线框架主体11的主面11b上的镀膜12与树脂的粘着性优异,且引线框架主体11的主面11a及侧面11c上的镀膜12与焊料的粘着性优异。
这样的引线框架例如能够以如下方式制作。使用极性反转电源30以大小为能够形成平滑的镀膜的程度的正电流在引线框架主体11的主面11a上形成镀膜12,并以负电流集中地使该镀膜12的凸部电解。这样,能够在主面11a及侧面11c上形成具有比主面11b上的镀膜12小的粗糙度的镀膜12。
实施例
参照实施例及比较例对本发明的内容更详细地进行说明,但是本发明不限于以下的实施例。
(实施例1)
[镀膜的形成]
准备由铜合金制成的引线框架主体。使用如图4及图5所示那样的镀敷装置进行电解镀敷处理,在引线框架主体的表面上形成铜镀膜(厚度:0.6~0.8μm),制造了引线框架。铜镀膜的厚度使用荧光X射线膜厚计(Fischer Instruments公司(日文:株式会社フィッシャー·インストルメンツ)制造,产品名:FISCHERSCOPE X-RAY XDV-μ)进行测量。作为镀敷液,使用含有硫酸铜(160g/L)、以及硫酸(75g/L)作为主成分的镀敷液。作为极性反转电源以及脉冲电源,使用了市售产品。各电源的运行条件如下。
<极性反转电源>
正电流密度:10.9A/dm2
负电流密度:31.6A/dm2
正电流期间(t1):负电流期间(t2)=25毫秒:4毫秒;
<脉冲电源>
电流密度峰值:10A/dm2
平均电流密度:2.5A/dm2
接通期间(t3):关断期间(t4)=25毫秒:75毫秒;
(占空比=0.25)。
[铜镀膜的评价]
使用市售的形状测量激光显微镜(基恩士公司制造,产品名:VK-X200),测量了引线框架的第一主面(与极性反转电源连接的电极相对的主面)的粗糙度S1、第二主面(与脉冲电源连接的电极相对的主面)的粗糙度S2以及侧面的粗糙度S3。测量结果如表1所示。
(比较例1)
除了将使用脉冲电源变为使用直流电源以外,与实施例1同样地制造了引线框架。此外,直流电源的电流密度以第二主面的粗糙度S2与实施例1相同的方式进行调整,采取5.0A/dm2。对所得引线框架的第一主面(与极性反转电源连接的电极相对的主面)的粗糙度S1、第二主面(与直流电源连接的电极相对的主面)的粗糙度S2、以及侧面的粗糙度S3与实施例1同样地进行了测量。测量结果如表1所示。
[表1]
由表1的结果可确认:通过使用脉冲电源,使得侧面的粗糙度S3足够大而接近第一主面的粗糙度S1。实施例1的引线框架在第一主面及侧面与树脂的粘着性优异,且在第二主面能够容易地除去树脂毛边。
(实施例2)
除了脉冲电源的运行条件进行了如下变更以外,与实施例1同样地形成镀膜。在引线框架主体的表面上形成的铜镀膜的厚度为0.7μm。与实施例1同样地进行了铜镀膜的评价。结果如表2所示。
<脉冲电源>
平均电流密度:2.5A/dm3
接通期间(t3):关断期间(t4)=50毫秒:50毫秒;
(占空比=0.5)。
在上述评价后,在大气中进行加热试验,并进行氧化膜的剥离试验。具体而言,在以表2所示的加热条件进行加热,之后进行冷却,在引线框架的第二主面上贴附市售的胶带(住友3M公司制造,商品名:思高(日文:スコッチ)(注册商标)修正胶带810)。之后将贴附的胶带剥离,通过肉眼观察来评价氧化膜是否剥离。未发生剥离则评价为“A”,发生了剥离则评价为“B”。评价结果如表2所示。
(比较例2)
除了以第二主面的铜镀膜的厚度与实施例2相同(0.7μm)的方式对直流电源的电流密度进行了调整而采取2.5A/dm2以外,与比较例1同样地形成铜镀膜。而且,与实施例2同样地进行了评价。评价结果如表2所示。
[表2]
镀膜的厚度大的那一方,其氧化膜剥离的性能提高。由表2的结果确认了:具有相同的镀膜厚度的实施例2与比较例2进行对比,实施例2相较于比较例2更能够抑制氧化膜的剥离。这是由于在实施例2中,第二主面的镀膜组织被精细化。
(实施例3、4)
除了脉冲电源的运行条件进行了如下变更以外,与实施例1同样地形成镀膜,并进行评价。具体而言,使电流密度峰值为10A/dm2,接通期间(t3)为25毫秒,改变关断期间(t4)来调查基于占空比的影响。将在脉冲电源的占空比为0.20(平均电流密度:2A/dm2)的条件下制作的引线框架作为实施例3,将在脉冲电源的占空比为0.83(平均电流密度:8.3A/dm2)的条件下制作的引线框架作为实施例4。对这样得到的各实施例的引线框架,与实施例1同样地进行了评价。结果如表3所示。
[表3]
由表3的结果确认了:即使变更占空比,也能够获得第一主面及侧面的粗糙度S1及S3足够大且第二主面的粗糙度S2足够小的引线框架。实施例3、4的引线框架的第一主面及侧面与树脂的粘着性优异,且第二主面能够容易地除去树脂毛边。
(实施例5)
除了脉冲电源的运行条件进行了如下变更以外,与实施例1同样地形成镀膜,并进行评价。具体而言,使接通期间(t3)为25毫秒,关断期间(t4)为5毫秒,改变正脉冲电流的电流峰值B1,在平均电流密度为1.0A/cm2的条件下制作了引线框架。对这样得到的实施例5的引线框架,与实施例1同样地进行了评价。结果如表4所示。
[表4]
由表4的结果可确认:即使变更平均电流密度,也能够获得第一主面及侧面的粗糙度S1及S3足够大且第二主面的粗糙度S2足够小的引线框架。可确认:若减小平均电流密度,则侧面的粗糙度S3有变大的倾向。实施例5的引线框架的第一主面及侧面与树脂的粘着性优异,且第二主面能够容易地除去树脂毛边。
工业实用性
本发明提供了能够容易地调整侧面的粗糙度的引线框架的制造方法。提供了可靠性优异的引线框架、引线框架封装及其制造方法。
附图标记说明
10-引线框架;10A-电极焊盘;10B-引线;10a-主面(第一主面);10b-主面(第二主面);10c-侧面;11-引线框架主体;11a-主面(第一主面);11b-主面(第二主面);11c-侧面;12-镀膜;20-半导体芯片;22-接合线;30-极性反转电源;32-电极(第一电极);40-脉冲电源;42-电极(第二电极);50-镀敷槽;52-镀敷液;60-密封树脂;100-引线框架封装。

Claims (8)

1.一种引线框架的制造方法,其是具备引线框架主体和其表面上的镀膜的引线框架的制造方法,具有如下的镀敷工序:
以与引线框架主体的第一主面相对的方式配置与极性反转电源连接的第一电极,并且以与所述第一主面相反侧的第二主面相对的方式配置与脉冲电源连接的第二电极,进行镀敷处理,在所述第一主面、所述第二主面、以及所述引线框架主体的侧面上形成所述镀膜。
2.根据权利要求1所述的引线框架的制造方法,其特征在于,所述第一主面上的所述镀膜具有比所述第二主面上的镀膜大的粗糙度。
3.根据权利要求1或2所述的引线框架的制造方法,其特征在于,所述镀敷工序中的所述脉冲电源的占空比为0.2~0.85。
4.根据权利要求1至3中任一项所述的引线框架的制造方法,其特征在于,所述镀敷工序中的所述脉冲电源的平均电流密度为1~10A/dm2
5.根据权利要求1至4中任一项所述的引线框架的制造方法,其特征在于,在将所述第一主面、所述第二主面、以及所述侧面上的所述镀膜的粗糙度分别记为S1、S2、以及S3时,S1为1.4以上,S2为1.0~1.2,以及S3为1.3以上。
6.一种引线框架封装的制造方法,所述引线框架封装使用通过权利要求1至5中任一项所述的制造方法制造的引线框架,所述引线框架封装的制造方法具有:
在所述引线框架的第一主面上设置半导体芯片的工序;
以覆盖所述半导体芯片、和所述引线框架的所述第一主面以及侧面,并且具有比所述引线框架的所述第一主面以及所述侧面小的粗糙度的第二主面的至少一部分露出的方式,至少将所述半导体芯片以树脂密封的工序。
7.一种引线框架,其是具备引线框架主体、和其表面上的镀膜的引线框架,
在将第一主面、所述第一主面相反侧的第二主面、以及侧面的粗糙度分别记为S1、S2、以及S3时,S1为1.4以上,S2为1.0~1.2,以及S3为1.3以上。
8.一种引线框架封装,其具备:
权利要求7所述的引线框架;
所述引线框架的所述第一主面上的半导体芯片;
以覆盖所述半导体芯片、和所述引线框架的所述第一主面以及所述侧面,并且具有比所述引线框架的所述第一主面以及所述侧面小的粗糙度的所述第二主面的至少一部分露出的方式设置的密封树脂。
CN201680066619.XA 2015-11-18 2016-10-11 引线框架、引线框架封装、以及它们的制造方法 Active CN108352376B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015225542A JP6685112B2 (ja) 2015-11-18 2015-11-18 リードフレーム及びリードフレームパッケージ、並びにこれらの製造方法
JP2015-225542 2015-11-18
PCT/JP2016/080137 WO2017086063A1 (ja) 2015-11-18 2016-10-11 リードフレーム及びリードフレームパッケージ、並びにこれらの製造方法

Publications (2)

Publication Number Publication Date
CN108352376A true CN108352376A (zh) 2018-07-31
CN108352376B CN108352376B (zh) 2021-04-16

Family

ID=58718702

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680066619.XA Active CN108352376B (zh) 2015-11-18 2016-10-11 引线框架、引线框架封装、以及它们的制造方法

Country Status (6)

Country Link
JP (1) JP6685112B2 (zh)
CN (1) CN108352376B (zh)
MY (1) MY191085A (zh)
SG (1) SG11201803826YA (zh)
TW (1) TWI651825B (zh)
WO (1) WO2017086063A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109468670A (zh) * 2018-11-16 2019-03-15 中山品高电子材料有限公司 引线框架电镀铜层的方法
CN112760702A (zh) * 2020-12-24 2021-05-07 铜陵蓝盾丰山微电子有限公司 一种引线框架用镀银装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11562948B2 (en) * 2019-11-04 2023-01-24 Mediatek Inc. Semiconductor package having step cut sawn into molding compound along perimeter of the semiconductor package
US20240145356A1 (en) * 2021-09-03 2024-05-02 Dai Nippon Printing Co., Ltd. Lead frame and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140265A (ja) * 2004-11-11 2006-06-01 Denso Corp 半導体装置および半導体装置に用いるリードフレームの製造方法
CN101164165A (zh) * 2005-04-26 2008-04-16 大日本印刷株式会社 电路部件、电路部件的制造方法、半导体器件及电路部件表面的叠层结构
CN203333784U (zh) * 2013-06-18 2013-12-11 中山品高电子材料有限公司 一种引线框架双面局部电镀设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6093646B2 (ja) * 2013-05-14 2017-03-08 新光電気工業株式会社 めっき膜の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140265A (ja) * 2004-11-11 2006-06-01 Denso Corp 半導体装置および半導体装置に用いるリードフレームの製造方法
CN101164165A (zh) * 2005-04-26 2008-04-16 大日本印刷株式会社 电路部件、电路部件的制造方法、半导体器件及电路部件表面的叠层结构
CN203333784U (zh) * 2013-06-18 2013-12-11 中山品高电子材料有限公司 一种引线框架双面局部电镀设备

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109468670A (zh) * 2018-11-16 2019-03-15 中山品高电子材料有限公司 引线框架电镀铜层的方法
CN109468670B (zh) * 2018-11-16 2021-03-26 中山品高电子材料有限公司 引线框架电镀铜层的方法
CN112760702A (zh) * 2020-12-24 2021-05-07 铜陵蓝盾丰山微电子有限公司 一种引线框架用镀银装置

Also Published As

Publication number Publication date
JP2017098291A (ja) 2017-06-01
TW201729377A (zh) 2017-08-16
MY191085A (en) 2022-05-30
CN108352376B (zh) 2021-04-16
JP6685112B2 (ja) 2020-04-22
WO2017086063A1 (ja) 2017-05-26
TWI651825B (zh) 2019-02-21
SG11201803826YA (en) 2018-06-28

Similar Documents

Publication Publication Date Title
CN108352376A (zh) 引线框架、引线框架封装、以及它们的制造方法
JP2004349497A (ja) パッケージ部品及び半導体パッケージ
TWI826671B (zh) 半導體元件搭載用零件、引線框和半導體元件搭載用基板
CN104152959B (zh) 镀膜制造方法
JP4698708B2 (ja) パッケージ部品及び半導体パッケージ
KR20200112658A (ko) 리드 프레임
JP5264939B2 (ja) パッケージ部品及び半導体パッケージ
TW201803065A (zh) 引線框架材及其製造方法
JP6693642B2 (ja) リードフレーム
US20120175758A1 (en) Lead frame and semiconductor package including the same
KR20170012927A (ko) 반도체 패키지용 클립 및 그 제조방법, 클립을 포함하는 반도체 패키지
CN103887225B (zh) 基于铝合金引线框架的半导体器件及制备方法
JP4628263B2 (ja) パッケージ部品及びその製造方法ならびに半導体パッケージ
JP2020155749A (ja) リードフレーム
KR101663695B1 (ko) 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
KR20200112657A (ko) 리드 프레임
KR20200112656A (ko) 리드 프레임
WO2018221340A1 (ja) リードフレーム、リードフレームの製造方法、および半導体装置の製造方法
US20220285252A1 (en) Metal component
KR101162506B1 (ko) 반도체 패키지 제조용 인쇄회로기판 및 그 제조 방법
JP7260059B2 (ja) 接合体、および、絶縁回路基板
TWM660556U (zh) 引線框架及其半導體封裝結構
JP2004080060A (ja) 電子部品用パッケージ及びその製造方法
TW541362B (en) Lead-free electroplating process
KR20120003414A (ko) 리드 프레임 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant