TWI651825B - 導線架、導線架封裝體、及其等之製造方法 - Google Patents

導線架、導線架封裝體、及其等之製造方法 Download PDF

Info

Publication number
TWI651825B
TWI651825B TW105137032A TW105137032A TWI651825B TW I651825 B TWI651825 B TW I651825B TW 105137032 A TW105137032 A TW 105137032A TW 105137032 A TW105137032 A TW 105137032A TW I651825 B TWI651825 B TW I651825B
Authority
TW
Taiwan
Prior art keywords
lead frame
main surface
roughness
plating film
plating
Prior art date
Application number
TW105137032A
Other languages
English (en)
Other versions
TW201729377A (zh
Inventor
久保公彥
古野綾太
Original Assignee
日商三井高科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商三井高科技股份有限公司 filed Critical 日商三井高科技股份有限公司
Publication of TW201729377A publication Critical patent/TW201729377A/zh
Application granted granted Critical
Publication of TWI651825B publication Critical patent/TWI651825B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/615—Microstructure of the layers, e.g. mixed structure
    • C25D5/617—Crystalline layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C25D5/611—Smooth layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

本發明提供一種具備導線架本體與位於其表面上之鍍敷膜的導線架之製造方法。該製造方法具有：鍍敷步驟，其以對向於導線架本體之第1主面之方式配置連接於極性反轉電源之第1電極，且以對向於與第1主面為相反側之第2主面之方式配置連接於脈衝電源之第2電極並進行鍍敷處理，而在第1主面、第2主面、及導線架本體之側面上形成鍍敷膜。

Description

導線架、導線架封裝體、及其等之製造方法
本發明係關於一種導線架、導線架封裝體、及其等之製造方法。
導線架封裝體具備：導線架、搭載於其上之半導體晶片、及將半導體晶片密封之密封樹脂。在導線架封裝體之製造中，利用熱硬化性樹脂覆蓋導線架、與搭載於其上之半導體晶片，並將其加熱而使其硬化。為了確保導線架封裝體之可靠性，而將導線架之表面粗糙化來提高導線架與密封樹脂之密著性的技術業已為人知悉。 在導線架封裝體之中，存在有搭載半導體晶片之墊或引線端子從封裝體表面露出之類型者。在該類型之情形下，若露出之部分被粗糙化，則在利用樹脂密封之際，樹脂漏出至露出面而易於產生樹脂毛刺。在製造步驟中一般而言難於除去如此之樹脂毛刺，而存在露出面被樹脂覆蓋之問題。又，在將導線架封裝體搭載於基板之際，導線架封裝體與基板係由焊料導通。在此情形下，導線架在一個主面上與密封樹脂接觸，而在另一個主面上與焊料接觸。因此，要求各自之主面與密封樹脂及焊料之密著性優異。 因此，在專利文獻1中提議：藉由使粗糙化鍍敷膜在工件之一個主面析出，使平滑鍍敷膜在另一個主面析出，而防止樹脂毛刺，且提高與樹脂及焊料之密著性。 [先前技術文獻] [專利文獻] [專利文獻1]日本特開2014-221941號公報
[發明所欲解決之問題] 導線架一般具有利用沖製加工或蝕刻處理等而形成之凹凸構造及貫通孔。形成有凹凸構造及貫通孔之導線架具有一對主面和與其正交之側面。密封樹脂不僅在導線架之主面上、亦有在側面上設置之情形。因此，在專利文獻1中有提議在側面上亦設置鍍敷膜。然而，在專利文獻1之技術中，難以調整導線架之側面之粗糙度。 因此，本發明之目的在於提供一種可容易地調整側面之粗糙度的導線架之製造方法。又，本發明之目的在於提供一種可靠性優異之導線架、導線架封裝體及其製造方法。 [解決問題之技術手段] 本發明係一種導線架之製造方法，其係用於製造導線架者，該導線架係具備導線架本體與位於其表面上之鍍敷膜者，該方法具有：鍍敷步驟，其以對向於導線架本體之第1主面之方式配置連接於極性反轉電源之第1電極，且以對向於與第1主面為相反側之第2主面之方式配置連接於脈衝電源之第2電極並進行鍍敷處理，而在第1主面、第2主面、及導線架本體之側面上形成鍍敷膜。 上述製造方法具有利用連接於極性反轉電源之第1電極與連接於脈衝電源之第2電極，在導線架本體之第1主面與第2主面上形成鍍敷膜的鍍敷步驟。因此，可在第1主面與第2主面上分別形成粗糙度彼此不同之鍍敷膜。因此，在進行樹脂密封時，藉由將一對主面之中，使粗糙度為大者之主面與樹脂接觸，使粗糙度為小者之主面露出，而可獲得具有高可靠性之導線架。其理由係緣於粗糙度為大者之主面與樹脂之密著性優異，而另一方面，粗糙度為小者之主面易於除去樹脂毛刺而可充分增大與焊料之接合面積從而提高散熱性之故。 又，由於是利用脈衝電源進行鍍敷處理，在導線架本體之側面上，主要是在脈衝電源之OFF時間，利用連接於極性反轉電源之第1電極形成鍍敷膜。例如藉由將OFF時間延長，而更加促進利用連接於極性反轉電源之第1電極的鍍敷形成。藉此，可使導線架之第1主面與側面之粗糙度充分地接近。如此般，可容易地調整側面之粗糙度。 第1主面上之鍍敷膜與第2主面上之鍍敷膜相比可具有更大之粗糙度。在脈衝電源的情況下，可確保形成鍍敷膜之成分(金屬離子)之擴散時間，而充分地抑制鍍層焦化之發生。因此，與使用直流電源之情形相比可提高所施加之電流密度，而可充分地縮小在鍍敷步驟中所析出之鍍敷膜之結晶粒徑。藉此，可在第2主面上形成組織細微且在平滑性上十分優異的鍍敷膜。藉由具備如此之鍍敷膜，而抑制在鍍敷膜之表面所形成之氧化膜之剝離。因此，可進一步提高導線架之可靠性。 又，藉由利用脈衝電源，在導線架本體之側面上，促進利用極性反轉電源之鍍敷膜之形成。因此，可在導線架本體之側面上，形成與第2主面上相比具有充分更大之粗糙度的鍍敷膜。藉此，可提高導線架之側面之樹脂的密著性，而可製造可靠性更加優異之導線架。 鍍敷步驟中脈衝電源之佔空比(Duty比)可為0.2～0.85。藉此，可充分確保第1主面上之鍍敷膜的粗糙度與第2主面上之鍍敷膜的粗糙度之差異，且可使第1主面上與側面上之鍍敷膜的粗糙度充分接近。 鍍敷步驟中脈衝電源之平均電流密度可為1～10 A/dm2 。藉此，可充分地抑制鍍敷鍍層焦化之發生，且可以短時間形成鍍敷膜。 在鍍敷步驟中，在將第1主面、第2主面及側面上之鍍敷膜的粗糙度分別設為S1 、S2 及S3 時，較佳者係S1 在1.4以上，S2 為1.0～1.2、及S3 在1.3以上。藉此，可容易地進行第2主面上之樹脂毛刺之除去，且在以密封樹脂覆蓋側面之情形下，可進一步提高第1主面及側面上之鍍敷膜與密封樹脂之密著性。又，可充分地抑制水蒸氣等之成分從側面與密封樹脂之界面侵入。因此，可獲得可靠性更高之導線架。 又，本發明提供一種導線架封裝體之製造方法，其係用於導線架封裝體之製造者，該導線架封裝體使用由上述之製造方法製造之導線架，該製造方法具有：在導線架之第1主面上設置半導體晶片的步驟；及利用樹脂以下述方式至少將半導體晶片密封的步驟，即：將半導體晶片、以及導線架之第1主面及側面覆蓋，且將與導線架之第1主面及側面相比具有更小粗糙度之第2主面之至少一部分露出。 在該導線架封裝體之製造方法中，使用由上述之導線架之製造方法製造之導線架。而且，具有利用樹脂以下述方式密封之步驟，即：將半導體晶片、以及導線架之第1主面及側面覆蓋，且將與導線架之第1主面相比具有更小之粗糙度之第2主面之至少一部分露出。在該步驟中，以將與由樹脂覆蓋之第1主面及側面相比具有更小之粗糙度的第2主面之至少一部分露出之方式，利用樹脂至少將半導體晶片密封。由於第2主面與第1主面及側面相比具有更小之粗糙度，故可充分地除去樹脂毛刺而可充分地擴大與焊料之接合面積。由於第1主面及側面與第2主面相比具有更大之粗糙度，故與樹脂之密著性優異。因此，利用本製造方法獲得之導線架封裝體具有高可靠性。 本發明提供一種導線架，其具備導線架本體及位於其表面上之鍍敷膜，在將第1主面、與該第1主面為相反側之第2主面及側面之粗糙度分別設為S1 、S2 及S3 時，S1 在1.4以上、S2 為1.0～1.2、及S3 在1.3以上。 由於該導線架其第2主面之粗糙度S2 與第1主面之粗糙度S1 相比為充分小，故可容易地除去樹脂毛刺。又，由於不僅第1主面，側面亦具有大的粗糙度S3 ，故在第1主面及側面上與密封樹脂之密著性優異。因此，可在利用密封樹脂覆蓋第1主面及側面下，同時使第2主面充分地露出。藉此，可形成可靠性優異之導線架封裝體。 本發明提供一種導線架封裝體，其具備：上述之導線架；位於其第1主面上的半導體晶片；及以下述方式設置之密封樹脂，即：覆蓋半導體晶片、以及導線架之第1主面及側面，且露出與導線架之第1主面及側面相比具有更小之粗糙度的第2主面之至少一部分。如此之導線架封裝體由於第2主面在散熱性上優異，且第1主面及側面與密封樹脂之密著性優異，故具有高可靠性。 [發明之效果] 本發明可提供一種可容易地調整側面之粗糙度的導線架之製造方法。又，本發明可提供一種可靠性優異之導線架、導線架封裝體及其製造方法。
以下，根據情況參照圖式，說明本發明之幾個實施方式。惟，以下之實施方式係用於說明本發明之例示，而並非係將本發明限定於以下內容的主旨。在說明中，對相同要素或具有相同機能之要素係使用相同符號，根據情況而省略重複之說明。又，上下左右等之位置關係，如無特別說明，則設為基於如圖式所示之位置關係者。進而，各構件之尺寸比率並不限定於圖示之比率。 圖1係本實施方式之導線架封裝體之剖視圖。導線架封裝體100具備所謂QFN類型之導線架10。亦即，導線架封裝體100具備：導線架10，其具有電極墊10A及配置於電極墊10A之周圍的引腳10B；半導體晶片20，其設置於電極墊10A之一個主面10a(第1主面10a)上；接合線22，其連接半導體晶片20與引腳10B；及密封樹脂60，其密封半導體晶片20及接合線22。密封樹脂60以覆蓋半導體晶片20、以及導線架10之一個主面10a及一部分之側面10c之方式而設置。 圖2係圖1之導線架封裝體100之仰視圖。導線架10之一個主面10a及側面10c由密封樹脂60覆蓋，與此相對，導線架10之另一個主面10b(第2主面10b)不由密封樹脂60覆蓋，而是露出於外部。導線架10之表面由鍍敷膜構成。主面10b較主面10a及側面10c粗糙度為小，而具有平滑性。 在將導線架封裝體100搭載於印刷配線板等之基板時，導線架10之主面10b利用焊料與印刷配線板之導體連接。由於導線架10之主面10b之粗糙度充分小，故即便用於形成密封樹脂60之樹脂組合物附著於導線架10之主面10b，亦可容易地去除。因此，在搭載於基板時，可充分地擴大主面10b與焊料之接合面積而發揮優異之散熱性。 導線架10之主面10b之粗糙度S2 較佳者為1.00～1.2，更佳者為1.0～1.15。亦即，主面10b由具有如此之粗糙度之鍍敷膜構成。又，本說明書中之「粗糙度」係由形狀測定雷射顯微鏡(株式會社基恩斯‎(KEYENCE)製，商品名：VK-X200、觀察面積：100 μm2 左右)測定之S-ratio。S-ratio係將含有凹凸之面積除以觀察面積而算出之面積比。 在使用導線架10製造導線架封裝體100之過程中，在將半導體晶片20搭載於電極墊10A上之際，在利用接合線22連接半導體晶片20與引腳10B之際，及在使熱硬化性樹脂熱硬化而形成密封樹脂60之際，導線架10會被曝露於熱中。利用如此之熱，而在鍍敷膜之表面形成氧化膜。由於導線架10之主面10b係由粗糙度為充分小之鍍敷膜構成，故可抑制氧化膜之剝離。 進而，在主面10b之鍍敷膜係利用連接於脈衝電源之電極而形成之情形下，可充分地縮小構成鍍敷膜之結晶粒徑。藉此，在氧化膜之形成時所生成之空隙減小，其結果為，可進一步抑制氧化膜之剝離。 導線架10之一個主面10a及側面10c以至少其一部分與密封樹脂60相接。與密封樹脂60相接之導線架10之一個主面10a及側面10c與主面10b相比具有更大的粗糙度。因此，導線架10之一個主面10a及側面10c與密封樹脂60之密著性優異。 導線架10之主面10a之粗糙度S1 較佳者係在1.4以上，更佳者係在1.5以上。因此，可充分地提高主面10a與密封樹脂60之密著性。另一方面，主面10a之粗糙度S1 之上限亦無特別限定，例如可在4以下，亦可在3.5以下。因此，可充分地提高主面10a與半導體晶片20之密著性，及主面10a與接合線22之密著性。主面10a由具有如此之粗糙度S1 之鍍敷膜構成。粗糙度S1 係與粗糙度S2 以相同方式測定。 導線架10之側面10c之粗糙度S3 較佳者係在1.3以上，更佳者係在1.5以上。因此，可充分地提高側面10c與密封樹脂60之密著性，而充分地抑制水蒸氣等之成分從側面10c與密封樹脂60之界面侵入。導線架10之側面10c之粗糙度S3 之上限亦並無特別限定，例如可為主面10a之粗糙度S1 以下，或亦可為4以下，還可為3.5以下。側面10c由具有上述之粗糙度S3 之鍍敷膜構成。粗糙度S3 係與粗糙度S1 及S2 以相同方式測定。 若使用導線架10，則可使主面10a及側面10c密著於密封樹脂60，且可使與主面10a相比具有充分小之粗糙度的主面10b露出，來製造導線架封裝體100。主面10a及側面10c與密封樹脂60之密著性優異，且主面10b與焊料之接合性及散熱性優異。因此，可製造可靠性優異之導線架封裝體100。 導線架封裝體100由於導線架10之主面10b與焊料之接合性及散熱性優異，且主面10a及側面10c與密封樹脂60之密著性優異，故具有高可靠性。 在若干個實施方式中，從進一步提高可靠性之觀點而言，較佳者係滿足下述式(1)。又，較佳者係S1 、S2 、S3 滿足下述式(2)之關係。再者，從將主面10a之粗糙度S1 與主面10b之粗糙度S2 相比設為充分大此一觀點而言，可滿足下述式(3)。 0.58＜S3 /S1 ≦1 (1) S2 ＜S3 ≦S1 (2) S2 /S1 ＜0.6 (3) 如此之導線架10由於側面10c之粗糙度S3 與主面10a之粗糙度S1 近似，故主面10a及側面10c與密封樹脂60之密著性優異。又，藉由將主面10b之粗糙度S2 與主面10a之粗糙度S1 相比充分地縮小，可除去樹脂毛刺而充分地擴大露出面積，來提高散熱性。 上述式(1)中S3 /S1 從進一步提高可靠性之觀點而言，可為0.6以上，亦可為0.7以上。上述式(3)中S2 /S1 可為未達0.5。又，S2 /S1 之下限並無特別限定，下限可為0.3，亦可為0.4。 圖3係將導線架10(電極墊10A或引腳10B)之剖面之一部分放大而顯示的剖視圖。導線架10具備：導線架本體11、與被覆導線架本體11之表面的鍍敷膜12。導線架本體11由例如銅或銅合金構成。鍍敷膜12之厚度例如為0.2～3 μm。鍍敷膜12係由從例如包含鎳、銅、鈀、銀、及金之群中選擇之至少一種金屬、或該金屬之合金所構成之一個或複數個金屬層構成。具體而言，可例舉僅為銅鍍敷層之電解鍍敷膜，及由鎳層/鈀層/金層積層而成之電解鍍敷膜。在為銅鍍敷層之情形下，可在與接合線22之連接部等，局部地在銅鍍敷層之上形成銀鍍敷層。 在導線架本體11之主面11a、11b及側面11c上，形成有鍍敷膜12。在主面11a、主面11b及側面11c上，分別形成有粗糙度不同之鍍敷膜12。利用後述之鍍敷步驟可在主面11a、主面11b及側面11c之上分別形成粗糙度不同之鍍敷膜12。 其次，說明導線架10及導線架封裝體100之製造方法。該製造方法具有在導線架本體11形成鍍敷膜12之鍍敷步驟。具體而言，首先，沖製銅等之金屬片材，而形成具有特定之形狀的導線架本體11。繼之，使用鍍敷液將導線架本體11之表面以鍍敷膜被覆。 圖4及圖5係說明鍍敷步驟的圖。如圖4所示般，導線架本體11在鍍敷槽50內連續地流通。圖5係顯示將鍍敷槽50及在其內部流通之導線架本體11(導線架10)，在與導線架本體11(導線架10)之流通方向為正交之面切斷時的剖面。 如圖5所示般，在鍍敷槽50內儲存有鍍敷液52。在將導線架本體11以浸於鍍敷液52中之狀態施以電解鍍敷處理，而在導線架本體11之表面上形成電解鍍敷膜。藉此，獲得導線架10。作為鍍敷液52可使用銅鍍敷液、鎳鍍敷液、鈀鍍敷液、及金鍍敷液等。在形成包含複數層鍍敷膜之情形時，可將複數個鍍敷槽50沿導線架本體11之流通方向串聯排列而連續地進行鍍敷處理。 如圖5所示般，在鍍敷槽50內，以夾著導線架本體11之方式配置平板狀之一對電極32、42。一個電極32(第1電極32)係以與導線架本體11之主面11a對向之方式配置，另一個電極42(第2電極42)係以與導線架本體11之主面11b對向之方式配置。電極32連接於極性反轉電源30，而電極42連接於脈衝電源40。 圖6係顯示鍍敷步驟時之極性反轉電源30之電流之量變曲線的圖。在鍍敷步驟中，正電流A1與負電流A2被交替地從極性反轉電源30供給至電極32。若從極性反轉電源30供給正電流，則在導線架本體11之主面11a上形成鍍敷膜12。另一方面，若從極性反轉電源30供給負電流，則主面11a上之鍍敷膜12之一部分因陽極電解而溶出至鍍敷液52。可藉由調節正電流A1及負電流A2之大小、以及正電流時間t1及負電流時間t2，來控制鍍敷膜12之粗糙度。 例如，可行的是，以與可形成平滑之鍍敷膜的正電流相比更大之正電流形成鍍敷膜，藉由在負電流之供給時溶解鍍敷膜之粒界部分，而形成具有大的粗糙度之鍍敷膜12。 正電流密度可設定在例如5～20 A/dm2 之範圍內。負電流密度較正電流密度為大，可設定為例如20～50 A/dm2 之範圍內。正電流時間t1及負電流時間t2可設定為例如1～100毫秒之範圍內。 圖7係顯示鍍敷步驟時之脈衝電源40之電流之量變曲線的圖。在鍍敷步驟中，從脈衝電源40至電極42被供給正脈衝電流。若從極性反轉電源30供給正脈衝電流，則在導線架本體11之主面11b上形成鍍敷膜12。由於在正脈衝電流之供給停止之期間，不形成鍍敷膜，故可確保在導線架本體11之主面11b附近形成為鍍敷膜之金屬離子擴散之時間。因此，不易產生鍍敷膜12之鍍層焦化。因此，可充分地增大脈衝電源40之正脈衝電流之峰值電流值B1而形成鍍敷膜12。 藉由充分地提高脈衝電源40之正脈衝電流之電流密度而形成鍍敷膜12，可充分地縮小構成鍍敷膜12之金屬粒子之結晶粒徑。藉此，可在導線架本體11之主面11b上，形成平滑性優異之鍍敷膜12。由於如此之鍍敷膜12係以充分小之結晶粒構成，故可充分地抑制在鍍敷膜12之表面所形成之氧化膜的剝離。 在導線架10及導線架封裝體100之製造製程中，伴隨著加熱，導線架本體11及鍍敷膜12之金屬成分在表面擴散而形成氧化膜。在本實施方式中，由於鍍敷膜12之結晶粒徑為小，故可降低伴隨著上述擴散而產生之導線架本體11與鍍敷膜12之間的空隙之量及尺寸。藉此，可充分地抑制在主面11b上之鍍敷膜12之表面所形成之氧化膜的剝離。 在鍍敷步驟中，藉由並行地進行從極性反轉電源30與脈衝電源40之電流之供給，而可在導線架本體11之主面11a及主面11b之上，同時形成鍍敷膜12。又，亦可同時在導線架本體11之側面11c上形成鍍敷膜12。 側面11c上之鍍敷膜12之粗糙度S3 可藉由調節脈衝電源40之佔空比及電流密度來調整。在圖7所示之電流量變曲線之情形下，脈衝電源40之佔空比係以t4/(t3+t4)來計算。t4係脈衝電流被供給之時間(ON時間)，t3係脈衝電流之供給被停止之時間(OFF時間)。 在從脈衝電源40朝電極42不進行電流之供給之期間，利用從極性反轉電源30供給至電極32之正電流A1，在側面11c之上形成鍍敷膜12。與替代脈衝電源40而使用直流電源之情形相比，利用來自極性反轉電源30之正電流之鍍敷膜12的形成比例變高。因此，可將側面11c上之鍍敷膜12的粗糙度S3 增大。 從將側面11c上之鍍敷膜12的粗糙度充分地增大此一觀點而言，脈衝電源40之佔空比較佳者係在0.85以下，更佳者係在0.7以下。另一方面，若將脈衝電源40之佔空比過於減小，則不僅在側面11c、連在主面11b上利用來自極性反轉電源30之正電流A1所形成之鍍敷膜12之比例亦會變高。因此，從將主面11b之粗糙度S2 維持在充分小之觀點而言，脈衝電源40之佔空比較佳者係在0.2以上，更佳者係在0.3以上。 脈衝電源40之平均電流密度可為1～10 A/dm2 ，亦可為1～5 A/dm2 。藉此，可充分地抑制主面10b上之鍍敷膜之鍍層焦化之產生，且可充分地縮小構成主面10b上之鍍敷膜12的結晶粒徑。又，可將鍍敷膜12以短時間形成。脈衝電源40之平均電流密度可藉由將從脈衝電源40供給之電流之平均值B2(圖7)換算為電流密度而求得。電流之平均值B2係以正脈衝電流之峰值電流值B1與佔空比之積而求得。 利用如以上所述之鍍敷步驟，可在導線架本體11之主面11a及側面11c上，形成與主面11b相比具有更大的粗糙度之鍍敷膜12。在該鍍敷步驟中，藉由改變佔空比、或平均電流密度，可容易地調整導線架10之側面10c之粗糙度。主面11a、主面11b及側面11c上之鍍敷膜12的粗糙度S1 、S2 及S3 例如可滿足上述式(1)、式(2)及式(3)。 在利用鍍敷步驟獲得之導線架10之電極墊10A之主面10a側，將半導體晶片20使用例如銀膏體等之金屬膏體予以固定。其次，將半導體晶片20之電極墊(未圖示)與引腳10B之主面10a之間利用接合線22連接。繼之，將導線架10配置在模製模具內。而後，將樹脂組合物(例如環氧樹脂等之熱硬化性樹脂組合物)注入模製模具內並加熱，而使樹脂組合物硬化。其後，進行單片化，而獲得具備將搭載於導線架10上之半導體晶片20、及連接半導體晶片20與引腳10B之接合線22予以密封之密封樹脂60的導線架封裝體100。 上述之導線架封裝體100具備導線架10，其包含具有大的粗糙度之主面10a及側面10c。導線架10與密封樹脂60之密著性優異，且散熱性亦優異。又，導線架10可充分地抑制在主面10b上所形成之氧化膜之剝離。因此，導線架封裝體100具有高可靠性。 以上係說明了本發明之實施方式，但本發明完全不受上述實施方式限定。例如，在上述實施方式中，導線架為QFN類型，但並不限定於此，亦可為DFN，還可為墊露出類型之QFP封裝體等。又，在上述實施方式中，在與連接於極性反轉電源30之電極32對向的導線架本體之主面11a及側面11c上，形成與導線架本體之主面11b上相比粗糙度更大之鍍敷膜12，但並不限定於此。在與連接於脈衝電源40之電極42對向的導線架本體11之主面11b上，可形成與導線架本體之主面11a及側面11c上之鍍敷膜12相比粗糙度更大之鍍敷膜12。該情形下，導線架本體11之主面11b上的鍍敷膜12與樹脂之密著性優異，且導線架本體11之主面11a及側面11c上的鍍敷膜12與焊料之密著性優異。 如此之導線架例如可如下述般製作。使用極性反轉電源30，以可形成平滑之鍍敷膜之程度之大小的正電流在導線架本體11之主面11a上形成鍍敷膜12，而以負電流對該鍍敷膜12之凸部集中地進行電解。藉此，可將與主面11b上之鍍敷膜12相比具有更小的粗糙度之鍍敷膜12形成在主面11a及側面11c上。 [實施例] 參照實施例及比較例更詳細地說明本發明之內容，但本發明並不限定於以下之實施例。 (實施例1) [鍍敷膜之形成] 準備含有銅合金之導線架本體。使用如圖4及圖5所示之鍍敷裝置進行電解鍍敷處理，在導線架本體之表面上形成銅鍍敷膜(厚度：0.6～0.8 μm)，而製造導線架。銅鍍敷膜之厚度係使用螢光X射線膜厚計(株式會社Fischer instruments製，產品名：FISCHERSCOPE X-RAY XDV-μ)而測定。鍍敷液係使用含有硫酸銅(160 g/L)、及硫酸(75 g/L)為主成分之鍍敷液。極性反轉電源及脈衝電源係使用市售者。各個電源之運轉條件係設為如以下所述般。 ＜極性反轉電源＞ 正電流密度：10.9 A/dm2 負電流密度：31.6 A/dm2 正電流時間(t1)：負電流時間(t2)=25毫秒：4毫秒 ＜脈衝電源＞ 峰值電流密度：10 A/dm2 平均電流密度：2.5 A/dm2 ON時間(t3)：OFF時間(t4)=25毫秒：75毫秒 (佔空比=0.25) [銅鍍敷膜之評價] 使用市售之形狀測定雷射顯微鏡(株式會社基恩斯‎製，產品名：VK-X200)，測定了導線架之第1主面(與連接於極性反轉電源之電極對向之主面)的粗糙度S1 、第2主面(與連接於脈衝電源之電極對向之主面)的粗糙度S2 、及側面之粗糙度S3 。測定結果係如表1所示。 (比較例1) 除了改變脈衝電源而使用直流電源以外，與實施例1相同地製造導線架。又，直流電源之電流密度以第2主面之粗糙度S2 與實施例1為相同之方式調整，而設為5.0 A/dm2 。與實施例1相同地測定所獲得之導線架之第1主面(與連接於極性反轉電源之電極對向之主面)的粗糙度S1 、第2主面(與連接於直流電源之電極對向之主面)的粗糙度S2 、及側面之粗糙度S3 。測定結果係如表1所示般。 [表1] 從表1之結果可確認：藉由使用脈衝電源，可充分地增大側面之粗糙度S3 ，而接近於第1主面之粗糙度S1 。實施例1之導線架在第1主面及側面與樹脂之密著性優異，而在第2主面可容易地除去樹脂毛刺。 (實施例2) 除了將脈衝電源之運轉條件如下述般變更以外，與實施例1相同地形成鍍敷膜。在導線架本體之表面上所形成之銅鍍敷膜之厚度為0.7 μm。與實施例1相同地進行銅鍍敷膜之評價。結果係在表2顯示。 ＜脈衝電源＞ 平均電流密度：2.5 A/dm3 ON時間(t3)：OFF時間(t4)=50毫秒：50毫秒 (佔空比=0.5) 在上述評價後，在大氣中進行加熱試驗，而進行氧化膜之剝離試驗。具體而言，以表2所示之加熱條件進行加熱後，冷卻，並在導線架之第2主面上貼附市售之膠帶(住友3M株式會社製，商品名：Scotch(註冊商標)Mending tape 810)。其後，將所貼附之膠帶拉拽剝離，由目視評價氧化膜之剝離之有無。將不產生剝離者評價為「A」，將有產生剝離者評價為「B」。評價結果在表2顯示。 (比較例2) 除了以第2主面之銅鍍敷膜之厚度成為與實施例2相等(0.7 μm)之方式調整直流電源之電流密度而將其設為2.5 A/dm2 以外，與比較例1相同地形成銅鍍敷膜。而後，與實施例2相同地進行評價。評價結果在表2顯示。 [表2] 氧化膜之剝離抑制性能在鍍敷膜之厚度為大者有提高。從表2之結果可確認：若將具有相同之鍍敷膜之厚度的實施例2與比較例2進行對比，則實施例2與比較例2相比更能夠抑制氧化膜之剝離。此乃緣於實施例2之第2主面之鍍敷膜之組織被更細微化之故。 (實施例3、4) 除了將脈衝電源之運轉條件如下述般變更以外，與實施例1相同地形成鍍敷膜，並進行了評價。具體而言，將峰值電流密度設為10 A/dm2 ，將ON時間(t3)設為25毫秒，改變OFF時間(t4)而調查佔空比導致之影響。將在脈衝電源之佔空比為0.20(平均電流密度：2 A/dm2 )之條件下製作之導線架設為實施例3，將在脈衝電源之佔空比為0.83(平均電流密度：8.3 A/dm2 )之條件下製作之導線架設為實施例4。將如此般所獲得之各實施例之導線架與實施例1相同地進行評價。結果係在表3顯示。 [表3] 從表3之結果可確認：即便變更佔空比，亦可獲得第1主面及側面之粗糙度S1 及S3 充分大、且第2主面之粗糙度S2 充分小的導線架。實施例3、4之導線架之在第1主面及側面與樹脂之密著性優異，而在第2主面可容易地除去樹脂毛刺。 (實施例5) 除了將脈衝電源之運轉條件如下述般變更以外，與實施例1相同地形成鍍敷膜，並進行了評價。具體而言，將ON時間(t3)設為25毫秒、將OFF時間(t4)設為5毫秒，改變正脈衝電流之峰值電流值B1，在平均電流密度為1.0 A/cm2 之條件下製作導線架。將如此般所獲得之實施例5之導線架與實施例1相同地進行評價。結果係在表4顯示。 [表4] 從表4之結果可確認：即便變更平均電流密度，亦可獲得第1主面及側面之粗糙度S1 及S3 充分大、且第2主面之粗糙度S2 充分小的導線架。亦確認到若將平均電流密度減小，則側面之粗糙度S3 具有變大之傾向。實施例5之導線架之第1主面及側面與樹脂之密著性優異，而第2主面可容易地除去樹脂毛刺。 [產業上之可利用性] 本發明提供一種可容易地調整側面之粗糙度之導線架的製造方法。本發明提供一種可靠性優異之導線架、導線架封裝體及其製造方法。
10‧‧‧導線架
10a‧‧‧主面(第1主面)
10A‧‧‧電極墊
10b‧‧‧主面(第2主面)
10B‧‧‧引腳
10c‧‧‧側面
11‧‧‧導線架本體
11a‧‧‧主面
11b‧‧‧主面
11c‧‧‧側面
12‧‧‧鍍敷膜
20‧‧‧半導體晶片
22‧‧‧接合線
30‧‧‧極性反轉電源
32‧‧‧電極(第1電極)
40‧‧‧脈衝電源
42‧‧‧電極(第2電極)
50‧‧‧鍍敷槽
52‧‧‧鍍敷液
60‧‧‧密封樹脂
100‧‧‧導線架封裝體
A1‧‧‧正電流
A2‧‧‧負電流
B1‧‧‧峰值電流值
B2‧‧‧電流之平均值
t1‧‧‧正電流時間
t2‧‧‧負電流時間
t3‧‧‧時間(OFF時間)
t4‧‧‧時間(ON時間)
圖1係導線架封裝體之剖視圖。 圖2係導線架封裝體之仰視圖。 圖3係將導線架之剖面之一部分放大而顯示之剖視圖。 圖4係用於說明鍍敷步驟的圖。 圖5係用於說明鍍敷步驟的圖。 圖6係顯示鍍敷步驟時之極性反轉電源之電流之量變曲線的圖。 圖7係顯示鍍敷步驟時之脈衝電源之電流之量變曲線的圖。

Claims (11)

  1. 一種導線架之製造方法，其係用於製造導線架者，該導線架具備導線架本體與位於其表面上之鍍敷膜，該方法具有：鍍敷步驟，其以對向於導線架本體之第1主面之方式配置連接於極性反轉電源之第1電極，且以對向於與前述第1主面為相反側之第2主面之方式配置連接於脈衝電源之第2電極並進行鍍敷處理，而在前述第1主面、前述第2主面、及前述導線架本體之側面上形成前述鍍敷膜。
  2. 如請求項1之導線架之製造方法，其中前述第1主面上之前述鍍敷膜與前述第2主面上之鍍敷膜相比具有更大的粗糙度。
  3. 如請求項1之導線架之製造方法，其中前述鍍敷步驟中前述脈衝電源之佔空比為0.2~0.85。
  4. 如請求項2之導線架之製造方法，其中前述鍍敷步驟中前述脈衝電源之佔空比為0.2~0.85。
  5. 如請求項1至4中任一項之導線架之製造方法，其中前述鍍敷步驟中前述脈衝電源之平均電流密度為1~10A/dm2。
  6. 如請求項1至4中任一項之導線架之製造方法，其中在將前述第1主面、前述第2主面及前述側面上之前述鍍敷膜之粗糙度分別設為S1、S2及S3時，S1為1.4以上，S2為1.0~1.2，及S3為1.3以上。
  7. 如請求項5之導線架之製造方法，其中在將前述第1主面、前述第2主面及前述側面上之前述鍍敷膜之粗糙度分別設為S1、S2及S3時，S1為1.4以上，S2為1.0~1.2，及S3為1.3以上。
  8. 一種導線架封裝體之製造方法，其係用於製造導線架封裝體者，該導線架封裝體使用由請求項1至7中任一項之製造方法製造之導線架，該製造方法具有下述步驟：在前述導線架之第1主面上設置半導體晶片之步驟；及以下述方式，即：覆蓋前述半導體晶片、以及前述導線架之前述第1主面及側面，且將與前述導線架之前述第1主面及前述側面相比具有更小粗糙度之第2主面之至少一部分露出之方式，利用樹脂至少將前述半導體晶片密封之步驟。
  9. 一種導線架，其具備導線架本體、與位於其表面上之鍍敷膜，且在將第1主面、與前述第1主面為相反側之第2主面及側面之粗糙度分別設為S1、S2及S3時，S1為1.4以上，S2為1.0~1.2，及S3為1.3以上，並滿足S2<S3≦S1之式。
  10. 如請求項9之導線架，其中滿足0.58<S3/S1≦1之式。
  11. 一種導線架封裝體，其具備：如請求項9或10之導線架；半導體晶片，其位於前述導線架之前述第1主面上；及密封樹脂，其以下述方式，即：覆蓋前述半導體晶片、以及前述導線架之前述第1主面及前述側面，且將與前述導線架之前述第1主面及前述側面相比具有更小粗糙度之前述第2主面之至少一部分露出之方式而設置。
TW105137032A 2015-11-18 2016-11-14 導線架、導線架封裝體、及其等之製造方法 TWI651825B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-225542 2015-11-18
JP2015225542A JP6685112B2 (ja) 2015-11-18 2015-11-18 リードフレーム及びリードフレームパッケージ、並びにこれらの製造方法

Publications (2)

Publication Number Publication Date
TW201729377A TW201729377A (zh) 2017-08-16
TWI651825B true TWI651825B (zh) 2019-02-21

Family

ID=58718702

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105137032A TWI651825B (zh) 2015-11-18 2016-11-14 導線架、導線架封裝體、及其等之製造方法

Country Status (6)

Country Link
JP (1) JP6685112B2 (zh)
CN (1) CN108352376B (zh)
MY (1) MY191085A (zh)
SG (1) SG11201803826YA (zh)
TW (1) TWI651825B (zh)
WO (1) WO2017086063A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109468670B (zh) * 2018-11-16 2021-03-26 中山品高电子材料有限公司 引线框架电镀铜层的方法
US11562948B2 (en) 2019-11-04 2023-01-24 Mediatek Inc. Semiconductor package having step cut sawn into molding compound along perimeter of the semiconductor package
CN112760702A (zh) * 2020-12-24 2021-05-07 铜陵蓝盾丰山微电子有限公司 一种引线框架用镀银装置
US20240145356A1 (en) 2021-09-03 2024-05-02 Dai Nippon Printing Co., Ltd. Lead frame and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140265A (ja) * 2004-11-11 2006-06-01 Denso Corp 半導体装置および半導体装置に用いるリードフレームの製造方法
US20090039486A1 (en) * 2005-04-26 2009-02-12 Yo Shimazaki Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6093646B2 (ja) * 2013-05-14 2017-03-08 新光電気工業株式会社 めっき膜の製造方法
CN203333784U (zh) * 2013-06-18 2013-12-11 中山品高电子材料有限公司 一种引线框架双面局部电镀设备

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140265A (ja) * 2004-11-11 2006-06-01 Denso Corp 半導体装置および半導体装置に用いるリードフレームの製造方法
US20090039486A1 (en) * 2005-04-26 2009-02-12 Yo Shimazaki Circuit member, manufacturing method for circuit members, semiconductor device, and surface lamination structure for circuit member

Also Published As

Publication number Publication date
JP6685112B2 (ja) 2020-04-22
JP2017098291A (ja) 2017-06-01
MY191085A (en) 2022-05-30
CN108352376B (zh) 2021-04-16
SG11201803826YA (en) 2018-06-28
TW201729377A (zh) 2017-08-16
WO2017086063A1 (ja) 2017-05-26
CN108352376A (zh) 2018-07-31

Similar Documents

Publication Publication Date Title
TWI651825B (zh) 導線架、導線架封裝體、及其等之製造方法
TWI826671B (zh) 半導體元件搭載用零件、引線框和半導體元件搭載用基板
JP2004349497A (ja) パッケージ部品及び半導体パッケージ
JP2010199166A (ja) 光半導体装置用リードフレームおよび光半導体装置用リードフレームの製造方法
JP6741356B1 (ja) リードフレーム
JP2012502462A (ja) リードフレーム及びその製造方法
JP4698708B2 (ja) パッケージ部品及び半導体パッケージ
JP2016046488A (ja) リードフレーム及びその製造方法
CN104152959B (zh) 镀膜制造方法
JP5264939B2 (ja) パッケージ部品及び半導体パッケージ
TW201803065A (zh) 引線框架材及其製造方法
JP6693642B2 (ja) リードフレーム
JP2016207860A (ja) 半導体装置用リードフレームおよびその製造方法
JP4628263B2 (ja) パッケージ部品及びその製造方法ならびに半導体パッケージ
JP7119574B2 (ja) リードフレーム及びその製造方法
CN111725172A (zh) 引线框
JP4391671B2 (ja) 電子部品搭載用基板及びその製造方法
JP6736717B1 (ja) 半導体素子搭載用基板
TWI820313B (zh) 導線架
JP6852358B2 (ja) 半導体装置用リードフレームとその製造方法および樹脂封止型半導体装置
JP2020155747A (ja) リードフレーム
JP7260059B2 (ja) 接合体、および、絶縁回路基板
WO2018221340A1 (ja) リードフレーム、リードフレームの製造方法、および半導体装置の製造方法
KR101372205B1 (ko) 리드 프레임 및 그 제조방법