CN106684140A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的一些实施例提供了半导体器件。该半导体器件包括半导体衬底。供给层位于半导体衬底上方。该供给层包括顶面。栅极结构、漏极和源极位于供给层上方。钝化层共形地覆盖在栅极结构和供给层上方。栅电极位于栅极结构上方。场板设置在栅电极和漏极之间的钝化层上。该场板包括底边。该栅电极具有接近于场板的第一边缘，该场板包括面向第一边缘的第二边缘，第一边缘和第二边缘之间的水平距离在从约0.05至约0.5微米的范围内。本发明的实施例还提供了半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
高电子迁移率晶体管，也称为异质结构FET(HFET)或调制掺杂FET(MODFET)，结合了具有不同带隙的两种材料之间的结(即，异质结)作为沟道，而不是如大多数金属氧化物半导体鳍式场效应晶体管(MOSFET)中的掺杂区域。
HEMT晶体管能在高达毫米波频的高频下运行，并且用在高频产品中。HEMT通常使用采用III-V化合物半导体的材料组合。诸如砷化镓、砷化铝镓、氮化镓或氮化铝镓的化合物半导体可以用作HEMT的沟道中的结。
发明内容
本发明的实施例提供了一种半导体器件，包括：半导体衬底；供给层，位于所述半导体衬底上方，所述供给层包括顶面；栅极结构、漏极和源极，位于所述供给层上方；钝化层，位于所述栅极结构和所述供给层上方；栅电极，位于所述栅极结构上方；场板，设置在所述栅电极和所述漏极之间的所述钝化层上，所述场板包括底边；以及其中，所述栅电极具有接近于所述场板的第一边缘，所述场板包括面向所述第一边缘的第二边缘，所述第一边缘和所述第二边缘之间的水平距离在从0.05微米至0.5微米的范围内。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：提供半导体衬底；在所述半导体衬底上方形成供给层；在所述供给层上方形成栅极结构；在所述栅极结构和所述供给层上方形成钝化层；在所述钝化层中形成开口；通过在所述钝化层上方和所述开口内沉积导电层形成源极和漏极；通过图案化所述导电层形成接近于所述栅极结构的场板并且在所述源极和所述漏极上方形成接触件；以及形成覆盖在所述场板上方的盖层。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：接收半导体衬底；在所述半导体衬底上方形成供给层；在所述供给层上方形成栅极结构；在所述栅极结构和所述供给层上方形成钝化层，并且所述钝化层的顶面位于所述供给层之上预定高度处；在所述钝化层中形成开口；通过在所述钝化层上方和所述开口内沉积导电层以及去除所述导电层的部分，形成源极和漏极；在所述钝化层上形成场板，所述场板位于所述供给层之上小于所述预定高度的高度处；以及形成覆盖在所述场板上方并且部分地位于所述栅极结构上方的氧化物层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一些实施例的半导体器件的截面图。
图2是根据本发明的一些实施例的半导体器件的截面图。
图3是根据本发明的一些实施例的半导体器件的截面图。
图4是根据本发明的一些实施例的示出半导体器件的场强的图。
图5是根据本发明的一些实施例的示出针对半导体器件施加的漏极至源极电压的栅极至漏极电容的图。
图6是根据本发明的一些实施例的示出半导体器件的品质因数的图。
图7是根据一些实施例的用于制造半导体器件的方法的操作流程。
图8至图17是根据一些实施例的用于制造半导体器件的方法的操作期间的碎片截面图。
图18是根据一些实施例的用于制造半导体器件的方法的操作流程。
图19A至图25是根据一些实施例的用于制造半导体器件的方法的操作期间的碎片截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
硅衬底上的氮化镓HEMT用作用于电压转换器应用的功率开关晶体管。与硅功率晶体管相比，由于宽带隙的性质，氮化镓HEMT部件具有低通态电阻以及低开关损耗。
增强型氮化铝镓/氮化镓高电子迁移率晶体管(E-HEMT)用在功率电路应用中。E-HEMT包括场板设计以调制沟道中的电场。
位于沟道区域和漂移区域之间的结中的高电压导致低击穿电压。可以通过结合漂移区域中非常低的掺杂减小结中的电场。由于这增加电阻，因此使用了诸如减小电场的峰值的其它解决方案。该解决方案也称为减小的表面场(RESURF)技术。RESURF技术可以使用场板结构以降低栅极至漏极(Cgd)之间的电容并且增加功率效率。RESURF技术可以影响功率器件的品质因数(FOM)。场板调制了栅极和漏极之间的电场，从而使得减小了耗尽轮廓并且增加了器件的速度。
促使场板更靠近栅极和沟道减小了邻近栅极的电场并且降低了Cgd。在一些实施例中，如图1所示，场板20设置在盖层14下方，而不是盖层14上方，从而使得场板20设置为更靠近沟道。该沟道可以位于沟道层4中。盖层14通过完全地覆盖在场板20上方保护了场板20。
图1示出了用于高压应用的半导体器件100。该半导体器件100可以是高电子迁移率晶体管(HEMT)，该半导体器件100包括半导体衬底1、沟道层4、供给层5、栅极结构15、栅极保护层10、钝化层11、栅电极17、源极18、源极接触件181、漏极19、漏极接触件191、场板20以及盖层14。
供给层5包括顶面S5。栅极结构15位于供给层5的顶面S5上。漏极19和源极18位于供给层5上方。在一些实施例中，漏极19或源极18部分地掩埋在供给层5中。栅极保护层10位于栅极结构15和供给层5上方。钝化层11也遵循栅极保护层10的轮廓位于栅极结构15和供给层5上方。漏极19或源极18穿透钝化层11和栅极保护层10以到达供给层5。源极接触件181位于源极18上方。漏极接触件191位于漏极19上方。源极接触件181或漏极接触件191的底面B3与场板20的底边B2基本共面。栅电极17位于栅极结构15上方。
在一些实施例中，场板20设置在钝化层11上，并且位于栅极结构15和漏极19之间。栅电极17包括接近于场板20的第一边缘S1。场板20包括第二边缘S2和底边B2。第二边缘S2面向第一边缘S1。底边B2面向供给层5。第一边缘S1和第二边缘S2之间的水平距离L1在从约0.05至约0.5微米的范围内。场板20邻近栅电极17的第一边缘S1以减小邻近栅电极17的第一边缘S1的电场。然而，该水平距离L1设计为在从约0.05至约0.5微米的范围内，从而使得在限定源极接触件181和漏极接触件191的蚀刻操作之后，在第一边缘S1和第二边缘S2之间剩余显示为钝化层11的部分111的足够的厚度。在一些实施例中，蚀刻操作可以用于去除钝化层11的顶部以过蚀刻源极接触件181和漏极接触件191。钝化层11的部分111防止了场板20和栅电极17之间的电短路。
位于底边B2和顶面S5之间的垂直距离H1为约100埃。场板20邻近供给层5的顶面S5以减小场板20下方的电场。场板20包括从第二边缘S2至与第二边缘S2相对的远边缘S20的长度L20。促使场板20更靠近顶面S5减小了场板20下方的更多电场。垂直距离H1设计为约100埃以防止钝化层11的过蚀刻而暴露下面的保护层10或供给层5。然而，在一些实施例中，由于上述过蚀刻可以防止，当施加更厚的垂直距离H1时，垂直距离H1可以厚于约100埃。保护层10包括在从约5至500埃范围内的厚度。垂直距离H1至少大于保护层10的厚度。在一些实施例中，由于诸如各向异性蚀刻的蚀刻操作倾向于去除比钝化层11的垂直部分更多的水平部分，因此垂直距离H1小于水平距离L1。垂直部分是直接围绕栅电极17的部分111。水平部分是平行于顶面S5的部分。
盖层14位于场板20、源极接触件181、漏极接触件191或栅极结构15上方。栅电极17包括位于场板20上方的水平部分172。水平部分172部分地覆盖在盖层14上方。水平部分172包括延伸在场板20上方的远边缘S4。在一些实施例中，水平部分172与场板20重叠的长度L3在从约0.05至约0.5微米的范围内，从而使得水平部分172完全地覆盖在钝化层11的部分111上方以保护绝缘区域免受诸如蚀刻的随后的制造操作的损坏。
半导体器件100包括位于半导体衬底1上方的许多层。一些层是外延层。该层包括氮化铝层的可选成核层、氮化铝镓的可选缓冲层以及诸如沟道层4的块状氮化镓层。沟道层4可以位于缓冲层上方或直接位于半导体衬底1上。
诸如供给层5的有源层位于沟道层4的顶面上。界面S8限定在沟道层4和供给层5之间。二维电子气(2-DEG)的载流子沟道41接近于界面S8。在一些实施例中，供给层5是氮化铝镓(AlGaN)层。供给层5具有AlxGa(1-x)N的公式，其中，x在约10％和100％之间变化。供给层5具有在从约5纳米至约50纳米范围内的厚度。在其它实施例中，供给层5可以包括AlGaAs层或AlInP层。
在供给层5和沟道层4之间存在带隙不连续。供给层5中的电子由于压电效应落入沟道层4，创建了沟道层4中的高迁移率导电电子的非常薄层。这种薄层称为二维电子气(2-DEG)，形成载流子沟道41。2-DEG的薄层邻近供给层5和沟道层4的界面S8。因为沟道层4是未掺杂或非故意掺杂的，因此，载流子沟道41具有高电子迁移率，并且电子可以自由移动而与杂质没有碰撞或碰撞大幅减小。
源极18和漏极19设置在供给层5上以电连接至载流子沟道41。源极18和漏极19包括相应的金属间化合物。在一些实施例中，金属间化合物嵌入在供给层5内并且可以进一步嵌入在沟道层4的顶部内。在一些实施例中，金属间化合物包括Al、Ti或Cu。在一些其它实施例中，金属间化合物包括AN、TiN、Al3Ti或AlTiN。
栅极结构15设置在供给层5上，并且位于源极18和场板20之间。栅极结构15可以包括一层或多层。栅极结构15包括诸如具有正性掺杂剂或负性掺杂剂的氮化镓的半导体材料。
栅电极17中的导电材料用于电压偏置并且用于与载流子沟道41电连接。在一些实施例中，导电材料可以包括难熔金属或其化合物(例如，钨(W)、氮化钛(TiN)和钽(Ta))。在导电材料中其它常用的金属包括镍(Ni)和金(Au)。
钝化层11覆盖了位于栅极结构15和漏极19之间的供给层5的漂移区域。位于场板20下方的钝化层11的部分具有诸如垂直距离H1的相对恒定的高度。
场板20包括与第二边缘S2相对的远边缘S20。位于远边缘S20和漏极19之间的钝化层11的部分包括诸如垂直距离H2的另一恒定的高度。在一些实施例中，垂直距离H1大于垂直距离H2约100至200埃。位于场板20下方和漏极接触件191的悬垂部分下方的钝化层11的高度可以约与垂直距离H1相同。钝化层11的顶面S11低于底边B2或底面B3。场板20和漏极接触件191的厚度基本相同，从而使得场板20的顶面T20和漏极接触件191的顶面T19基本处于相同高度水平的位置。
在一些实施例中，源极18、漏极19、源极接触件181或漏极接触件191包括与场板20相同的材料。该材料可以是欧姆金属。
钝化层11包括诸如氧化硅(SiOx)，氮化硅(SiNx)、氮氧化硅、碳掺杂的氧化硅、碳掺杂的氮化硅、碳掺杂的氮氧化硅、氧化锌、氧化锆、氧化铪或氧化钛的材料。钝化层11的厚度在从约50纳米至约500纳米的范围内。通过减小钝化层11的厚度，可以减小垂直距离H1和水平距离L1。减小垂直距离H1和水平距离L1促使场板20更靠近栅电极17的第一边缘S1并且更靠近供给层5的顶面S5。这增加了RESURF区域的有效性，因此，降低了栅极至漏极(Cgd)之间的电容并且增加了HEMT的功率效率。
图2示出了用于高功率应用的半导体器件200。除了场板21包括与源极接触件181、漏极接触件191、源极18或漏极19不同的材料之外，半导体器件200类似于图1中的半导体器件100。场板21的底边B2与钝化层11的顶面S11基本共面。底边B2低于漏极接触件191的底面B3在从约100至200埃的范围内。在一些实施例中，缓冲层2或缓冲层3设置在半导体衬底1和沟道层4之间。
图3示出了作为另一功率晶体管的半导体器件300。除了场板21的底边B2低于钝化层11的顶面S11之外，半导体器件300类似于图2中的半导体器件200。场板21位于供给层5的顶面S5上方垂直距离H3。在一些实施例中，垂直距离H1大于垂直距离H2。垂直距离H2大于垂直距离H3。接近于诸如第一边缘S1的栅极边缘的场板20或21减小了栅极边缘处的最大表面电场。
图4包括根据本发明的一些实施例的示出半导体器件的场强的图500。图500的水平轴代表了沟道层4的界面S8的位置。例如，栅极边缘(或指图1中的栅电极17的第一边缘S1)位于界面S8的位置上方约1.7微米处。场板边缘(或指图1中的场板20的远边缘S20)位于界面S8的位置上方约2.7微米处。图500的纵轴代表界面S8处的电场强度的大小。在本发明的一些实施例中，实线50代表了通过使用场板的电场强度。虚线51代表了通过诸如在钝化层上方设置场板的其它常规设置中使用场板的电场强度。在栅极边缘(即，第一边缘S1)附近，虚线51达到约2.5E6的峰值高度，然而，实线50达到约2.4E6的峰值高度。本发明中的场板降低了邻近栅极边缘(即，第一边缘S1)的电场强度的峰值高度。
图5是根据本发明的一些实施例的示出针对半导体器件施加的漏极至源极电压的栅极至漏极电容的图501。当在漏极和源极之间施加电压Vds时，栅极至漏极电容对于不同的场板结构改变不同。
曲线52代表了常规设置中使用场板结构的半导体器件的栅极至漏极电容。曲线53代表了本发明的一些实施例中的使用第一场板的半导体器件的栅极至漏极电容。曲线54代表了本发明的一些实施例中的使用第二场板的半导体器件的栅极至漏极电容。例如，与位于第一场板下方的钝化厚度相比，仅75％的钝化厚度分隔开第二场板和沟道。曲线55代表了本发明的一些实施例中的使用第三场板的半导体器件的栅极至漏极电容。例如，与位于第一场板下方的钝化厚度相比，仅50％的钝化厚度分隔开第三场板和沟道。对于约20伏特的Vds，栅极至漏极电容对于曲线55是最低的，表示在相对较低的Vds处实现耗尽。减小场板和沟道之间的距离降低了预定的Vds处的栅极至漏极电容。同样，位于曲线55下方的集成区是位于曲线52至54下方的那些中最小的。因此，在本发明中讲述的使用场板的器件可以实现更大的切换速度。
图6是根据本发明的一些实施例的示出半导体器件的品质因数的图502。品质因数是表征半导体器件的性能的数量。在图6中，品质因数包括电阻Ron和栅极至漏极电荷Qgd的数量的乘积。低电阻代表低传导损失。低栅极至漏极电荷显示低切换损失。Ron和Qgd的乘积通常用于量化器件性能。更小的乘积显示着更好的切换性能。图502示出了用于不同场板结构的Ron和Qgd的乘积。柱40代表了常规设置的场板结构。柱41代表了在图5中提到的用于第一场板的乘积。柱42代表了在图5中提到的用于第二场板的乘积。柱43代表了在图5中提到的用于第三场板的乘积。减小沟道和场板之间的间隔提高了切换性能。
在图7中，示出了制造400的方法。图7示出了用于形成图1中的半导体器件100的工艺流程。操作410接收了半导体衬底1。图8中示出了用于操作410的一些示例性实施例。操作420在半导体衬底1上方形成了供给层5。图8中示出了用于操作420的一些示例性实施例。操作430在供给层5上方形成了栅极结构15。图9中示出了用于操作430的一些示例性实施例。操作440在栅极结构15和供给层5上方形成了钝化层11。图11中示出了用于操作440的一些示例性实施例。操作450在钝化层11中形成了开口192和182。图12A中示出了用于操作450的一些示例性实施例。操作460通过在钝化层11上方沉积导电层189并且将导电层189沉积至开口192和182形成源极18和漏极19。图12B中示出了用于操作460的一些示例性实施例。操作470通过图案化导电层189接近于栅极结构15形成场板20并且在源极18和漏极19上方形成接触件181、191。在图14中示出了用于操作470的一些示例性实施例。操作480形成了覆盖在场板20上方的盖层14。图15中示出了用于操作480的一些示例性实施例。
在图8中，接收半导体衬底1。形成堆叠在半导体衬底1上方的沟道层4和供给层5。在一些实施例中，外延形成缓冲层2和3、沟道层4或供给层5。
在图9中，形成包括正性掺杂剂或负性掺杂剂的诸如氮化镓的掺杂的半导体层。通过诸如光刻的任何合适的方法图案化掺杂的半导体层以形成栅极结构15。
在图10中，在栅极结构15和供给层5上方共形地形成栅极保护层10。通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)或低压化学汽相沉积(LPCVD)的任何合适的沉积操作形成栅极保护层10以沉积诸如氮化铝(AlN)或氧化铝(Al2O3)的材料。
在图11中，通过任何合适的沉积操作在栅极保护层10上方形成钝化层11。形成包括厚度在从约50至约500纳米的范围内的钝化层11以防止栅极保护层10受到诸如钝化层11的过蚀刻的随后的操作的损坏。该厚度应足够小，从而使得位于钝化层11的顶部上的图1中的场板20邻近供给层5的顶面S5高度H1。高度H1由钝化层11的厚度控制。
在图12A中，通过诸如蚀刻的任何合适的操作形成开口182和192。在一些实施例中，该蚀刻停止在供给层5的顶部上。在一些实施例中，去除供给层5的顶部。
在图12B中，导电层189覆盖在钝化层11上方并且填充在开口182和192中以形成源极18和漏极19。在一些实施例中，导电层189是通过任何合适的沉积形成的欧姆金属。在一些实施例中，导电层189的顶面在漏极19上方均匀地平坦并且延伸至钝化层11的部分111。如图1所示，钝化层11的部分111位于栅电极17的第一边缘S1和场板20的第二边缘S2之间。
在图13中，图案化抗蚀剂或硬掩模202以覆盖在源极18和漏极19上方以保护位于源极18和漏极19上方的部分导电层189免受蚀刻操作31的影响。位于源极18上方的部分导电层189形成了图14中的源极接触件181。位于漏极19上方的部分导电层189形成了漏极接触件191。在一些实施例中，蚀刻操作31是诸如干蚀刻的各向异性蚀刻。抗蚀剂或硬掩模202也保护了邻近栅极结构15的另一部分的导电层189以形成图14中的场板20。去除暴露于图13中的蚀刻操作31的蚀刻剂的导电层189的其它部分。蚀刻操作31包括干蚀刻、反应离子蚀刻、纯化学(等离子体蚀刻)和/或它们的组合。
在图14中，由于过蚀刻，通过减小钝化层11的厚度将钝化层11的顶面S1的部分降低了约100至约200埃。过蚀刻用以确保位于场板20和漏极接触件191之间的部分导电层189的彻底去除，从而防止场板20和漏极接触件191之间的电短路。在一些实施例中，采用过蚀刻以确保适当的图案化全部的导电迹线而没有非故意的电子连接。如图14所示，顶面S11低于底边B2。高度H1大于高度H2约100至200埃。沿着场板20形成源极接触件181和漏极接触件191。场板20的顶面T20和漏极接触件191的顶面T19由图13中的抗蚀剂或硬掩模202保护，从而使得位于顶面S5上方的它们的高度几乎保留在相同的高度H1处。场板20和漏极接触件191的厚度也基本相同。由于保护它们免受蚀刻，底边B2和底面B3几乎在相同的高度H1处。场板20和栅极结构15之间的距离L25由邻近图13中的栅极结构15的抗蚀剂或硬掩模202的图案化控制。在一些实施例中，距离L25小于约0.5微米。
在图15中，在源极接触件181、钝化层11、场板20和漏极接触件191上方形成盖层14。在一些实施例中，盖层14的顶面遵循场板20或漏极接触件191的轮廓。
在图16中，通过诸如干蚀刻的任何合适的操作形成开口171。干蚀刻去除位于栅极结构15上方的盖层14、钝化层11和栅极保护层10的部分。暴露了部分栅极结构15。干蚀刻将第一边缘S1限定在从场板20的第二边缘S2的水平距离L1处。通过包括干蚀刻的任何合适的光刻操作控制水平距离L1小于约0.5微米。
在图17中，形成栅电极17。在一些实施例中，导电材料毯状沉积在盖层14上方并且填充内部开口171以形成栅电极17。图案化导电材料以包括位于部分场板20上方的水平部分172。在一些实施例中，图案化操作限定了从栅电极17的第一边缘S1延伸的长度L32在从约0.1至约2微米的范围的栅电极17的水平部分172的远边缘S4。水平部分172保护了位于栅电极17和场板20之间的钝化层11的部分111。
在图18中，示出了制造的方法401。图18示出了用于形成图2中的半导体器件200的工艺流程。在一些实施例中，操作441可以在图7的操作430之后。操作441在栅极结构15和供给层5上方形成了钝化层11，诸如顶面S11(如图12所示)的钝化层11的顶面位于供给层5之上的预定距离H1处。图19A中示出了用于操作441的一些示例性实施例。操作451在钝化层11中形成了开口192、182。图19A中示出了用于操作451的一些示例性实施例。操作461通过在钝化层11上方沉积导电层189并且将导电层189沉积至开口192、182形成源极18和漏极19。图19B中示出了用于操作461的一些示例性实施例。操作471通过去除部分导电层189在源极18和漏极19上方形成了接触件191、181。图19B和图20中示出了用于操作471的一些示例性实施例。操作481在钝化层11上形成了场板21，场板21位于供给层5之上小于预定高度H1的高度H2处。图21中示出了用于操作481的一些示例性实施例。
在一些实施例中，操作471可以是指图19B和图20。通过在导电层189上方形成抗蚀剂或硬掩模202形成接触件191、181。在图12B中的操作460之后形成抗蚀剂或硬掩模202。图案化位于部分导电层189上方覆盖在源极18和漏极19上方但是不邻近部分111的抗蚀剂或硬掩模202。在图19B中，邻近部分111的导电层189暴露于蚀刻操作31的蚀刻剂，而保护位于源极18或漏极19上方的导电层189免受蚀刻操作31的损坏。在图20中，场板没有与漏极接触件191的形成同时形成。回参照图13，在单光刻操作中场板20与漏极接触件191同时形成。在图21中，在漏极接触件191的形成之后，分别形成场板21。
在图20中，去除导电层189的一些暴露的部分，保留留下的位于源极18和漏极19上方的源极接触件181和漏极接触件191。漏极接触件191的底面B3位于顶面S5之上高度H1处。通过过蚀刻部分地去除没有由源极接触件181和漏极接触件191覆盖的钝化层11的顶部，从而使得顶面S11从高度H1降低至高度H2。
在图21中，在去除钝化层11的顶部之后，形成场板21。在钝化层11的顶部上形成场板21从而使得底边B2位于顶面S5上方高度H2处。由于场板21没有通过图案化图19B中的导电层189形成，因此可以通过沉积与漏极接触件191或源极接触件181不同的材料形成场板21。用于场板的合适的材料包括氮化钛、钛或铝铜。可以使场板21的底边B2低于漏极接触件191的底面B3约100至200埃的高度H4处。降低底边B2减小了邻近顶面S5的电场。场板21的厚度可以与漏极接触件191或源极接触件181的厚度不同。
在图22中，形成覆盖在场板21上方、钝化层11上方和漏极接触件191上方的类似于图15中的盖层14的盖层14。在图23中，通过类似于图16、17中示出的操作形成栅电极17及其水平部分172。
在一些进一步的实施例中，在形成图20中的漏极接触件191的操作之后，可以随后进行进一步去除图24中的钝化层11的顶部的额外的操作。图24、图25示出了用于形成图3中的半导体器件300的额外的操作。在图24中，蚀刻钝化层11的顶面以形成凹槽121，从而使得凹槽121的底部位于顶面S5上方高度H3处。凹槽121的高度H3小于顶面S11的高度H2。注意，图25和图26中示出的顶面S11是指位于漏极19和场板21之间的钝化层11的部分。顶面S11的高度H2小于底面B3的高度H1。高度H3可以是依赖于场板可以如何有效地定位在远离顶面S5的合适的距离处减小栅极边缘电场的设计因数。因此，钝化层11的初始厚度不是上述合适的距离的限制因数。
在图25中，在凹槽121中形成场板21。场板21的底边B2与凹槽121的底部接触，从而使得底边B2低于顶面S11。通过形成覆盖在场板21和钝化层11上方的氧化物层形成盖层14。在栅极结构15上方形成盖层14。蚀刻部分盖层14以用于栅电极17的形成。形成场板21以具有第二边缘S2。形成具有面向场板21的第二边缘S2的第一边缘S1的栅电极17。从第一边缘S1至第二边缘S2的水平距离L1在从约0.05至约0.5微米的范围内。
本发明的一些实施例提供了半导体器件。该半导体器件包括半导体衬底。供给层位于半导体衬底上方。该供给层包括顶面。栅极结构、漏极和源极位于供给层上方。钝化层位于栅极结构和供给层上方。栅电极位于栅极结构上方。场板设置在栅电极和漏极之间的钝化层上。该场板包括底边。该栅电极具有接近于场板的第一边缘，该场板包括面向第一边缘的第二边缘，第一边缘和第二边缘之间的水平距离在从约0.05至约0.5微米的范围内。
在上述半导体器件中，还包括位于所述场板上方的盖层。
在上述半导体器件中，还包括位于所述源极或所述漏极上方的接触件，所述接触件包括与所述场板的所述底边共面的底面。
在上述半导体器件中，其中，所述底边和所述顶面之间的垂直距离为100埃。
在上述半导体器件中，其中，所述源极或所述漏极包括与所述场板相同的材料。
在上述半导体器件中，还包括位于所述源极或所述漏极上方的接触件，所述接触件的底面高于所述场板的所述底边，所述场板的所述底边与所述钝化层的顶面共面。
在上述半导体器件中，其中，所述场板的所述底边低于所述钝化层的顶面。
在上述半导体器件中，其中，所述栅电极包括位于所述盖层上方并且延伸在所述场板上方的水平部分。
本发明的一些实施例提供了用于制造半导体器件的方法。该方法包括提供半导体衬底；在半导体衬底上方形成供给层；在供给层上方形成栅极结构；在栅极结构和供给层上方形成钝化层；在钝化层中形成开口；通过在钝化层上方和开口内沉积导电层形成源极和漏极；通过图案化导电层接近于栅极结构形成场板并且在源极和漏极上方形成接触件；并且形成覆盖在场板上方的盖层。
在上述方法中，还包括在所述栅极结构上方形成栅电极，所述栅电极包括位于所述盖层上方并且延伸在所述场板上方的水平部分。
在上述方法中，其中，形成所述场板包括在所述供给层的顶面上方垂直距离100埃处形成所述场板的底边。
在上述方法中，还包括在所述栅极结构上方形成栅电极，所述栅电极包括第一边缘，并且其中，形成所述场板包括形成面向所述第一边缘的所述场板的第二边缘，并且所述第一边缘远离所述第二边缘的水平距离在从0.05微米至0.5微米的范围内。
在上述方法中，其中，形成所述场板包括去除所述钝化层的部分，从而使得所述钝化层的顶面低于所述场板的底边。
在上述方法中，其中，通过图案化所述导电层形成所述场板并且形成所述接触件，从而使得所述场板的顶面和所述接触件的顶面共面。
本发明的一些实施例提供了制造半导体器件的方法。该方法包括接收半导体衬底；在半导体衬底上方形成供给层；在供给层上方形成栅极结构；在栅极结构和供给层上方形成钝化层，钝化层的顶面位于供给层之上预定高度处；在钝化层中形成开口；通过在钝化层上方和开口内沉积导电层以及去除部分导电层来形成源极和漏极；在钝化层上形成场板，该场板位于供给层之上小于预定高度的高度处；并且形成覆盖在场板上方并且部分地位于栅极结构上方的氧化物层。
在上述方法中，其中，形成所述场板还包括在去除所述导电层的所述部分之后，过蚀刻所述钝化层的顶部，并且在去除所述钝化层的所述顶部之后，形成所述场板。
在上述方法中，其中，形成所述场板还包括在去除所述导电层的所述部分之后，过蚀刻所述钝化层的顶部，并且在去除所述钝化层的所述顶部之后，形成所述场板，去除所述钝化层的所述顶部包括将所述钝化层降低从100埃至200埃的范围。
在上述方法中，还包括在所述栅极结构上方形成栅电极，所述栅电极包括面向所述场板的第一边缘，形成所述场板包括形成面向所述第一边缘的所述场板的第二边缘，其中，所述第二边缘和所述第一边缘之间的水平距离在从0.05微米至0.5微米的范围内。
在上述方法中，其中，形成所述场板包括形成比所述源极和所述场板之间的所述钝化层的部分的顶面更靠近所述供给层的顶面的所述场板的底边。
在上述方法中，其中，形成所述场板包括沉积与所述导电层的材料不同的导电材料，所述导电材料包括氮化钛、钛或铝铜。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
供给层，位于所述半导体衬底上方，所述供给层包括顶面；
栅极结构、漏极和源极，位于所述供给层上方；
钝化层，位于所述栅极结构和所述供给层上方；
栅电极，位于所述栅极结构上方；
场板，设置在所述栅电极和所述漏极之间的所述钝化层上，所述场板包括底边；以及
其中，所述栅电极具有接近于所述场板的第一边缘，所述场板包括面向所述第一边缘的第二边缘，所述第一边缘和所述第二边缘之间的水平距离在从0.05微米至0.5微米的范围内。
2.根据权利要求1所述的半导体器件，还包括位于所述场板上方的盖层。
3.根据权利要求1所述的半导体器件，还包括位于所述源极或所述漏极上方的接触件，所述接触件包括与所述场板的所述底边共面的底面。
4.根据权利要求1所述的半导体器件，其中，所述底边和所述顶面之间的垂直距离为100埃。
5.根据权利要求1所述的半导体器件，其中，所述源极或所述漏极包括与所述场板相同的材料。
6.根据权利要求1所述的半导体器件，还包括位于所述源极或所述漏极上方的接触件，所述接触件的底面高于所述场板的所述底边，所述场板的所述底边与所述钝化层的顶面共面。
7.根据权利要求1所述的半导体器件，其中，所述场板的所述底边低于所述钝化层的顶面。
8.根据权利要求1所述的半导体器件，其中，所述栅电极包括位于所述盖层上方并且延伸在所述场板上方的水平部分。
9.一种制造半导体器件的方法，包括：
提供半导体衬底；
在所述半导体衬底上方形成供给层；
在所述供给层上方形成栅极结构；
在所述栅极结构和所述供给层上方形成钝化层；
在所述钝化层中形成开口；
通过在所述钝化层上方和所述开口内沉积导电层形成源极和漏极；
通过图案化所述导电层形成接近于所述栅极结构的场板并且在所述源极和所述漏极上方形成接触件；以及
形成覆盖在所述场板上方的盖层。
10.一种制造半导体器件的方法，包括：
接收半导体衬底；
在所述半导体衬底上方形成供给层；
在所述供给层上方形成栅极结构；
在所述栅极结构和所述供给层上方形成钝化层，并且所述钝化层的顶面位于所述供给层之上预定高度处；
在所述钝化层中形成开口；
通过在所述钝化层上方和所述开口内沉积导电层以及去除所述导电层的部分，形成源极和漏极；
在所述钝化层上形成场板，所述场板位于所述供给层之上小于所述预定高度的高度处；以及
形成覆盖在所述场板上方并且部分地位于所述栅极结构上方的氧化物层。
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