CN114144892A - 氮基半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括第一氮基半导体层、第二物基半导体层、源极电极和漏极电极、栅极结构、第一钝化层、第二钝化层和场板。第二氮基半导体层设置在第一氮基半导体层上。源极电极、漏极电极和栅极结构布置在第二氮基半导体层上方。第一钝化层设置在第二氮基半导体层上方并覆盖栅极结构。第二钝化层布置在第一钝化层之上并且在源极和漏极之间的区域中。场板布置在第二钝化层上方以及源极和漏极之间的区域中，其中场板与第一钝化层上方的至少一个封闭气隙接触。

Description

氮基半导体器件及其制造方法
技术领域
本发明总体上涉及一种氮基半导体器件。更具体地，本发明涉及一种具有与气隙协作的场板的氮基半导体器件，从而降低制造成本并提高其电性能和可靠度。
背景技术
近年来，对高电子迁移率晶体管(high-electron-mobility transistors,HEMTs)的深入研究非常普遍，尤其是在大功率开关和高频应用方面。III族氮基HEMT利用具有不同带隙的两种材料之间的异质结界面形成类量子阱状结构(quantum well-likestructure)，其容纳二维电子气(two-dimensional electron gas,2DEG)区域，满足高功率/频率器件的要求。除了HEMT，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,HBT)、异质结场效应晶体管(heterojunctionfield effect transistor,HFET)和调制掺杂的FET(modulation-doped FETs,MODFET)。
为了避免栅极边缘附近的强峰值电场引起的击穿现象限制器件性能，一种降低电场峰值的方法是利用多个场板将电场峰值分散成更多的峰值，以达到更均匀的电场分布。然而，由于其制造工艺的复杂性，此配置的良率较低且有可靠度问题。此外，过多数量的场板可能会产生不需要的寄生/杂散电容，而影响器件工作频率。
发明内容
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、源极电极和漏极电极、栅极结构、钝化层和场板。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。源极电极与漏极电极设置于第二氮基半导体层之上。栅极结构设置于第二氮基半导体层之上且在源极电极与漏极电极之间。钝化层配置于第二氮基半导体层之上并覆盖栅极结构，且在栅极结构与漏极电极之间具有封闭的气隙。场板设置在钝化层之上并且具有第一部分和第二部分，第一部分在栅极结构正上方，第二部分在气隙正上方。第二部分通过钝化层的至少一个电介质与气隙隔开。
根据本发明的一个方面，提供了一种制造半导体器件的方法。此方法包括以下步骤。形成第一氮基半导体层。第二氮基半导体层形成在第一氮基半导体层上。在第二氮基半导体层之上形成栅极结构。在第二氮基半导体层之上形成第一钝化层以覆盖栅极结构。在第一钝化层上形成氧化物条带。在第一钝化层上方形成第二钝化层以覆盖氧化物条带。移除氧化物条带以在第一和第二钝化层之间形成隧道。场板形成在第二钝化层之上并与隧道垂直重叠。
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、源极电极和漏极电极、栅极结构、钝化层和场板。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。源极电极与漏极电极设置于第二氮基半导体层之上。栅极结构设置于第二氮基半导体层之上且在源极电极与漏极电极之间。钝化层设置于第二氮基半导体层之上并覆盖栅极结构，且在栅极结构与漏极电极之间具有封闭隧道。隧道横向地延伸至第一位置，第一位置与漏极电极间隔出第一垂直距离。场板设置在钝化层上方并且具有在栅极结构正上方的第一部分和在气隙正上方的第二部分。第二部分横向地延伸至第二位置，第二位置与漏极电极间隔出第二垂直距离。第一垂直距离小于第二垂直距离。
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、源极电极和漏极电极、栅极结构、第一钝化层、第二钝化层和场板。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。源极电极与漏极电极设置于第二氮基半导体层之上。栅极结构设置于第二氮基半导体层之上且在源极电极与漏极电极之间。第一钝化层设置于第二氮基半导体层之上并覆盖栅极结构。第二钝化层设置在第一钝化层之上且在源极电极和漏极电极之间的区域中。场板设置在第二钝化层之上以及在源极电极和漏极电极之间的区域中，其中场板接触在第一钝化层之上的至少一个封闭气隙。
根据本发明的一个方面，提供了一种制造半导体器件的方法。此方法包括以下步骤。形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层之上形成栅极结构。在第二氮基半导体层之上形成第一钝化层以覆盖栅极结构。在第一钝化层之上形成第二钝化层。在第二钝化层之上形成毯覆导电层。将毯覆导电层图案化为场板。移除第二钝化层的多个部分，使得第二钝化层变得比场板窄。形成第三钝化层以覆盖第一钝化层和场板以形成与第二钝化层相邻的至少一个封闭气隙。
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、源极电极与漏极电极、栅极结构、第一钝化层、第二钝化层、第三钝化层以及场板。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。源极电极与漏极电极设置于第二氮基半导体层之上。栅极结构设置于第二氮基半导体层上方且在源极电极与漏极电极之间。第一钝化层设置于第二氮基半导体层上方并覆盖栅极结构。第二钝化层设置在第一钝化层之上且在源极电极和漏极电极之间的区域。场板设置在第二钝化层之上且在源极电极和漏极电极之间的区域。第三钝化层设置在第一钝化层之上并覆盖场板，场板接触至少一个封闭气隙，且至少一个封闭气隙嵌入于第二钝化层和第三钝化层之间。
通过上述配置，在本发明实施例中，半导体器件采用单场板配合气隙的设计。气隙的引入可以辅助场板以共同使半导体器件中的电场分布均匀，从而显着降低其制造工艺的复杂度和使用刻蚀工艺的次数。因此，由于蚀刻工艺的数量减少，可以避免非预期的表面/侧壁损坏。因此，可以降低半导体器件的制造成本并且可以提高其可靠度。此外，气隙的配置可以降低寄生电容及其正下方2DEG区域的电阻，从而提高半导体器件的电性能。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本发明的实施例在下文中可对照附图以进行更详细的描述，其中：
图1A是根据本发明一些实施例的半导体器件的俯视图；
图1B是半导体器件的垂直横截面图；
图2A、图2B、图2C、图2D、图2E和图2F显示了根据本发明一些实施例的用于制造氮基半导体器件的方法的不同阶段图；
图3是根据本发明一些实施例的半导体器件的垂直截面图；
图4是根据本发明一些实施例的半导体器件的垂直截面图；
图5是根据本发明一些实施例的半导体器件的垂直截面图；
图6A、图6B和图6C显示了根据本发明一些实施例的用于制造氮基半导体器件的方法的不同阶段图；
图7是根据本发明的一些实施例的半导体器件的垂直截面图；
图8是根据本发明的一些实施例的半导体器件的垂直截面图；以及
图9是根据本发明的一些实施例的半导体器件的垂直截面图。
具体实施方式
于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
于空间描述中，像是“上”、“上方”、“下”、“向上”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于设备的制造条件造成的。本发明内容中，使用直线和直角绘示仅用于方便表示层体和技术特征。
于下面的描述中，半导体器件/芯片/封装以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。
图1A是根据本发明的一些实施例的半导体器件100A的俯视图。图1B是半导体器件100A的垂直截面图。为了描述清楚，在图1A中标记了彼此不同的方向D1和D2。方向D1垂直于方向D2。半导体器件100A包括衬底102、缓冲层103、氮基半导体层104和106、栅极结构110、钝化层120、电极126和128、场板130和钝化层140。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于，硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p型掺杂的硅、n型掺杂的硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底102可包括，例如但不限于，III族元素、IV族元素、V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可包括，例如但不限于，一个或多个其他特征，例如掺杂区域(doped region)、埋层(buried layer)、外延层(epitaxial(epi)layer)或其组合。
缓冲层103可设置在衬底102上/上方/之上。缓冲层103可以被配置为减少衬底102和氮基半导体层104之间的晶格和热失配，从而修复由于失配(mismatches)/差异(difference)引起的缺陷。缓冲层103可包括III-V族化合物。III-V族化合物可包括，例如但不限于，铝、镓、铟、氮或其组合。因此，缓冲层103的示例性材料还可以包括，例如但不限于，氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(InAlGaN)或其组合。在一些实施例中，半导体器件100A可进一步包括成核层(nucleation layer,未示出)。成核层可以形成于衬底102和缓冲层104之间。成核层可被配置为提供过渡层(transition)以适应衬底102和缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可包括，例如但不限于，氮化铝(AlN)或其任何合金。
氮基半导体层104设置在缓冲层103(或衬底102)上/上方/之上。氮基半导体层106设置在氮基半导体层104上。氮基半导体层104的示例性材料可包括，例如但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N，其中x+y≤1，AlyGa(1–y)N其中y≤1。氮基半导体层106的示例性材料可包括，例如但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N，其中x+y≤1，AlyGa(1–y)N其中y≤1。
可选择氮基半导体层104和106的示例性材料，使得氮基半导体层106的带隙(即，禁带宽度(forbidden band width))大于氮基半导体层104的带隙，这使得它们的电子亲和力彼此不同，并在它们之间形成异质结(heterojunction)。例如，当氮基半导体层104是具有约3.4ev的带隙的未掺杂的氮化镓层时，氮基半导体层106可以被选择为具有约4.0ev的带隙的氮化铝镓(AlGaN)层。因此，氮基半导体层104和106可分别用作沟道层(channellayer)和势垒层(barrier layer)。在沟道层和势垒层之间的接合界面处产生三角阱电势，使得电子在三角阱中积聚，从而在异质结附近产生二维电子气(two-dimensionalelectron gas,2DEG)区域。因此，半导体器件100A可用于包括至少一个氮化镓基(GaN-based)的高电子迁移率晶体管(high-electron-mobility transistor,HEMT)。
栅极结构110设置在氮基半导体层106上/上方/之上。栅极结构110包括掺杂的III-V族半导体层112和栅极电极114。掺杂的III-V族半导体层112设置在氮基半导体层106上并与其接触。掺杂的III-V族半导体层112设置/夹设于氮基半导体层106和栅极电极114之间。栅极电极114设置在掺杂的III-V族半导体层112上并与其接触。在图1A的示例性图示中，掺杂的III-V族半导体层112的宽度实质上与栅极电极114的宽度相同。在一些实施例中，掺杂的III-V族半导体层112的宽度大于栅极电极114的宽度。掺杂的III-V族半导体层112和栅极电极114的轮廓相同。例如，掺杂的III-V族半导体层112和栅极电极114两者都具有矩形轮廓。在其他实施例中，掺杂的III-V族半导体层112和栅极电极114的轮廓可以彼此不同。举例来说，掺杂的III-V族半导体层112的轮廓可以是梯形轮廓，并且栅极电极114的轮廓可以是矩形轮廓。
在图1B的示例性图示中，半导体器件100A是增强模式(enhancement mode)器件，当栅极电极114被施予大约零偏压(zero bias)时，其处于常闭状态(normally-offstate)。具体而言，掺杂的III-V族半导体层112可与氮基半导体层106形成至少一个p-n结以耗尽2DEG区域，使得与对应的栅极电极114下方的位置相对应的2DEG区域的至少一个区块具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，因此被阻断。由于这种机制，半导体器件100A具有常闭特性(normally-off characteristic)。换言之，当栅极电极130未被施加电压，或，施加到栅极电极114的电压小于阈值电压(即，在栅极电极114下方形成反转层所需的最小电压)时，栅极电极114下方的2DEG区域的区块持续被阻断，因此没有电流流过此处。
在一些实施例中，可以省略掺杂的III-V族半导体层112，使得半导体器件100A是耗尽模式(depletion-mode)器件，此代表着半导体器件100A在零栅极源极(gate-source)电压下处于常开状态(normally-on state)。
掺杂的III-V族半导体层112可以是p型掺杂的III-V族半导体层。掺杂的III-V族半导体层112的示例性材料可包括，例如但不限于，p掺杂的III-V族氮化物半导体材料，例如p型氮化镓、p型氮化铝镓、p型氮化铟、p型氮化铝铟、p型氮化铟镓、p型氮化铝铟镓或其组合。在一些实施例中，通过使用p型杂质(例如铍(Be)、锌(Zn)、镉(Cd)和镁(Mg))来实现p型掺杂材料。在一些实施例中，氮基半导体层104包括未掺杂的氮化镓，并且氮基半导体层106包括氮化铝镓，并且掺杂的III-V族半导体层112是p型氮化镓层，其可以向上弯曲底层能带结构并耗尽2DEG区域的对应区块，以便将半导体器件100A置于关闭状态(an off-statecondition)。
栅极电极114的示例性材料可包括金属或金属化合物。栅极电极114可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括，例如但不限于，钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。
钝化层120可设置在氮基半导体层106和栅极结构110上/上方/之上。钝化层120包括多个接触孔CH。钝化层120可以覆盖栅极结构110。钝化层120可以与栅极结构110共形。此外，钝化层120具有封闭的气隙122(例如，真空间隙或空洞)。钝化层120可包括至少一种介电材料。由于介电材料应用于钝化层120的形成步骤，故气隙122就嵌入电介质中。
更具体地说，钝化层120包括部分120A、120B和120C。部分120C位于部分120A和120B之间(即，部分120A与部分120B相对)。部分120C连接部分120A和120B。部分120C在部分120A和120B之间横向地延伸。钝化层120的部分120A与栅极结构110共形设置并位于栅极结构110正上方。部分120A和120B可以突出于部分120C。具体地，部分120A位于高于部分120B的位置，并且部分120B位于高于部分120C的位置。由于位于较高位置的部分120A和120B可被视为突出部分，因此位于较低位置的部分120C可被视为凹陷部分。
钝化层120的部分120B具有气隙122。钝化层120的部分120B具有内侧壁SW(即，内边界/边界)，以界定封闭气隙122所在的隧道124。于此处，“隧道(tunnel)”包括以线性方式延伸的通道。例如，在俯视图(例如，图1A)中，栅极电极114和掺杂的III-V族半导体层112形成为沿第一方向D1延伸的条带，并且隧道124沿第一方向D1延伸，因此其与上述条带平行。隧道124填有气隙122。由于内侧壁SW在部分120B内部，因此隧道124的宽度小于钝化层120的部分120B的宽度。内侧壁SW通过钝化层120的介电材料与钝化层120的表面隔开。在一些实施例中，气隙122被完全围绕，即其被嵌入单一电介质材料中。因此，气隙122通过钝化层120的电介质与其他元件层(例如，栅极结构110、电极126和128以及氮基半导体层106)分离。
在一些实施例中，气隙122可含有氧气。就此而言，由于气隙122被钝化层120的电介质隔绝，因此其中的氧不会氧化其他元件层。因此，对在气隙122中的气体的选择是灵活的。
在一些实施例中，隧道124可通过选择性蚀刻工艺形成。在进行选择性蚀刻工艺之前，先将填料(例如氧化物填料)嵌入钝化层120中。接着在选择性蚀刻工艺中，将填料去除而钝化层120则不去除。根据不同的工艺条件，至少一种填料残留物可能容置于隧道124中并粘附在内侧壁SW上。在一些实施例中，残余物可被检测出有氧元素。
钝化层120的材料可包括，例如但不限于，介电材料。例如，钝化层120可包括，例如但不限于，氮化硅，例如氮化硅(SiNx)、氮化硅(Si3N4)、氮氧化硅(SiON)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)或其组合。在涉及粘附到内侧壁SW粘附有残余物的实施例中，钝化层120的材料和残余物相对于同一蚀刻剂具有不同的蚀刻速率。
在一些实施例中，电极126可用作源极电极。在一些实施例中，电极126可用作漏极电极。在一些实施例中，电极128可用作源极电极。在一些实施例中，电极128可用作漏极电极。在一些实施例中，电极126和128中的每一个都可以称为源极/漏极(S/D)电极，这意味着它们可以用作源极电极或漏极电极，具体取决于器件设计。
电极126和128设置在氮基半导体层106上/上方/之上，并与氮基半导体层106接触。电极126和128可沿方向D1延伸，故此二者平行于隧道124。栅极电极114、电极126和128可以沿方向D2设置。电极126和128可延伸以贯穿钝化层120的接触孔CH以与氮基半导体层106接触。换言之，电极126和128可以穿透钝化层120。“S/D”电极代表着电极126和128中的每一个都可以用作源极电极或漏极电极，此取决于器件设计。
掺杂的III-V族半导体层112和栅极电极114位于电极126和128之间。即，电极126和128可分别位于栅极电极114的相对两侧。在一些实施例中，可以使用其他配置，特别是当器件中使用多个源极电极、漏极电极或栅极电极时。在图1B的示例性图示中，电极126和128相对于栅极电极114不对称。例如，电极126可以比电极128更靠近栅极电极114。在其他实施例中，电极126和128相对于栅极电极114对称。
在一些实施例中，电极126和128可包括，例如但不限于，金属、合金、掺杂半导体材料(例如掺杂晶体硅)、化合物(例如硅化物和氮化物)、其他导体材料或其组合。电极126和128的示例性材料可包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。电极126和128可以是单层，也可以是相同或不同组成的多层。在一些实施例中，电极126和128与氮基半导体层106形成欧姆接触。欧姆接触可通过向电极126和128施加钛(Ti)、铝(Al)或其他合适的材料来实现。在一些实施例中，电极126和128中的每一个由至少一个共形层和导电填料形成。共形层可以包裹导电填料。共形层的示例性材料，例如但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填料的示例性材料可包括，例如但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。
场板130共形地设置在钝化层120上/上方/之上。场板130可以包括部分130A、130B和130C。部分130C位于部分130A和130B之间(即，部分130A与部分130B相对)。部分130C连接部分130A和130B。部分130C在部分130A和130B之间横向地延伸。场板130的部分130A位于栅极结构110和钝化层120的部分120A正上方。钝化层120的部分120A位于/夹在场板130的部分130A和栅极结构110之间。场板130的部分130B位于气隙122和钝化层120的部分120B的正上方。钝化层120的部分120B位于/夹在场板130的部分130B和气隙122之间。场板130的部分130B通过钝化层120的至少一个电介质与气隙122/隧道124分离。
场板130的部分130A、130B和130C分别与钝化层120的部分120A、120B和120C相对应地设置。由于部分120A、120B和120C之间的高度关系，部分130A位于高于部分130B的位置，并且部分130B位于高于部分130C的位置。在图1B的示例性图示中，部分130A和130B位于高于栅极结构110和气隙122的位置，并且部分130C位于栅极结构110和气隙122之间的位置。从最左侧到最右侧，场板130依序横向地/水平地延伸、向下地延伸、横向地/水平地延伸、向上地延伸和横向地/水平地延伸。部分130C沿着低于部分130A和130B的路径横向地延伸。部分130C在钝化层120的部分120A和120B之间延伸。
如图1A所示，场板130的部分130B和隧道124可沿相同方向(例如，方向D1)横向地延伸。隧道124和场板130的部分130B具有重叠面积/区域。内侧壁SW到电极128具有水平距离L1。场板130的部分130B到电极128具有水平距离L2。水平距离L1小于水平距离L2。从另一个角度来看，隧道124横向地延伸至位置P1，位置P1与电极128间隔出垂直距离，此垂直距离被定义为隧道124与电极128之间的最短距离。场板130横向地延伸至位置P2，位置P2与电极128间隔出垂直距离，此垂直距离被定义为场板130与电极128之间的最短距离。故，气隙122设置为比场板130更靠近电极128。
场板130的材料可包括，例如但不限于，导电材料，例如钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合。在一些实施例中，还可以使用其他导电材料，例如铝、铜掺杂硅(Cu doped Si)和包括这些材料的合金。
场板130可以改变漏极区域的电场分布并影响半导体器件100A的击穿电压。场板130抑制目标区域中的电场分布并降低其峰值。就此而言，气隙122的引入可帮助场板130以共同使半导体器件100A中的电场分布均匀。
隧道124中的封闭气隙122可在钝化层120中形成低k区域。气隙122改变半导体器件100A内部的介电常数的分布，降低场板130(即栅极-漏极侧)边缘处的电场强度，从而实现更高的击穿电场(breakdown electric field)。单一场板130和气隙122的配置可以改善电场分布不均匀的现象。
因此，单场板配置是一种可能的配置。这样的配置不会削弱重塑电场分布的效果。制造成本可以降低。此外，此配置可以避免可能破坏元件层的表面/侧壁的额外蚀刻步骤。此外，减少场板的数量可以降低产生电极间寄生电容和电极-半导体间寄生电容的概率。因此，半导体器件100A的最大工作频率可允许提高。
为了使气隙122能够改变介电常数的分布以重塑电场分布，气隙122可被设置成比场板130更靠近电极128。若半导体器件具有比气隙更靠近漏极电极的场板，则场板端部下方将不会有气隙，从而不会在此处产生低k区域。这样的话气隙的贡献将减弱。
至少为了实现电场分布和介电常数分布之间的更好匹配，气隙122/隧道124的轮廓/形状可以设计为与场板130的部分130B的形貌一致。在图1B的示例性图示中，气隙122/隧道124的轮廓可设计为矩形轮廓，以符合场板130的部分130B的形貌。在其他实施例中，当在气隙122/隧道124上方的场板130的部分130B设计为弯曲，则气隙122/隧道124的轮廓可以先设计为具有弯曲边界。
此外，气隙122(包括低k区域)可设置在栅极结构110和电极126之间。气隙122可设置在氮基半导体层106和场板130之间。由于电容值与介电常数正相关，在电极(例如栅极电极114和漏极电极128)之间的介质的等效介电常数的减少可以减小电极间的寄生电容。故，半导体器件100A的工作频率可允许提高，从而提高半导体器件100A的性能。在一些实施例中，气隙122可设置在栅极结构110和电极126之间。。
当半导体器件100A在高电压环境中工作时，会产生较大的电场强度，这可能会捕获在2DEG区域中的通道电子。此现象(发生脉冲或相对较大的电场强度)很容易在靠近漏极侧的栅极边缘的位置观察到，而可能导致2DEG区域的电阻变化。气隙122可作为低k区域以减小电场强度(尤其是靠近漏极侧的栅极边缘的电场强度)，其可进一步减小其电阻(抑或为其片电阻、其表面电阻或其表面电阻率)。
钝化层140设置在钝化层120上/上方/之上。钝化层140覆盖钝化层120、电极126和128以及场板130。钝化层140的示例性材料可以相同或相似于钝化层120的材料。在一些实施例中，钝化层140可以用作平坦化层，其具有水平顶面以支撑其他层/元件。在一些实施例中，钝化层140可以形成为较厚的层，并且在钝化层140上执行平坦化工艺，例如化学机械抛光(chemical mechanical polish,CMP)工艺，以去除多余部分，从而形成水平顶面。
图2A、图2B、图2C、图2D、图2E和图2F显示了用于制造半导体器件100A的方法的不同阶段图，如下所述。为清楚起见，省略一些元件层的制造阶段，例如电极126和128以及钝化层140。
在下文中，沉积技术可包括，例如但不限于，原子层沉积(atomic layerdeposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体增强CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)，或其他合适的工艺。
参考图2A，提供衬底102。缓冲层103、氮基半导体层104、氮基半导体层106、掺杂的氮基半导体层112、栅极电极114和钝化层150可以通过使用沉积技术在衬底102上依序形成。
更具体地说，缓冲层103形成在衬底102上。氮基半导体层104形成在缓冲层103上。氮基半导体层106形成在氮基半导体层104上。掺杂的III-V族半导体层112形成在氮基半导体层106上。栅极电极114形成在掺杂的III-V族半导体层112上。钝化层150形成在氮基半导体层106上，以覆盖掺杂的III-V族半导体层112、栅极电极114和氮基半导体层106。
掺杂的III-V族半导体层112和栅极电极114的形成还包括图形化工艺。在一些实施例中，可以执行沉积技术以形成毯覆层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻(photolithography)、曝光和显影(exposure anddevelopment)、蚀刻(etching)、其他合适工艺或其组合。
参考图2B，形成毯覆氧化物层160以覆盖钝化层150。毯覆氧化物层160的材料可包括例如二氧化硅(SiO2)。
参考图2C，毯覆氧化物层160被图案化以去除其多余部分，从而在钝化层150上形成氧化物条带162。
参考图2D，钝化层152形成在钝化层150上/上方/之上。在一些实施例中，钝化层150和152具有相同的材料。因此，钝化层150和152彼此合并以形成钝化层120。钝化层150覆盖氧化物条带162，因此具有位于氧化物条带162正上方的突出部分。
参考图2E，执行蚀刻工艺以移除氧化物条带162以在钝化层150和钝化层152之间形成隧道124。蚀刻工艺包括选择性蚀刻工艺。例如，由于钝化层150和152的材料选自氮化硅，因此应用于上述蚀刻工艺的蚀刻剂对于氧化物的蚀刻速率可高于对于氮化硅的蚀刻速率。故，隧道124由填有气隙122的材料形成。从另一个角度来看，气隙122形成于钝化层120内部，或，气隙122形成于在两个堆叠钝化层150和152之间的区域内。此外，在一些实施例中，少量残余氧化物(未被蚀刻剂所蚀刻的)可遗留在钝化层120的内侧壁SW上。
参考图2F，在钝化层152上形成中间场板130’(intermediate field plate)。然后，可以在中间场板130’上执行图案化工艺以移除其多余部分，使得场板130形成于钝化层152上方并与隧道124垂直重叠。此后，可以形成钝化层140，从而获得如图1B所示的半导体器件100A的配置。
图3是根据本发明的一些实施例的半导体器件100B的垂直截面图。在图3的示例性图示中，钝化层120的部分120A和120B的轮廓是梯形轮廓。场板130的部分130A和130B可设置在钝化层120的部分120A和120B的倾斜表面处。因此，从最左侧到最右侧，场板130可以依序为横向地延伸、倾斜地和向下地延伸、横向地延伸、倾斜地和向上地延伸以及横向地延伸。
图4是根据本发明的一些实施例的半导体器件100C的垂直截面图。在图4的示例性图示中，整个场板130位于高于栅极结构110和气隙122的位置，这代表着部分130A、130B和130C高于栅极结构110和气隙122。
通过调整工艺参数，可形成如图1B、图3或图4所示的各种场板与间隙的不同组合配置，这代表着这种技术解决方案与不同的半导体制造工艺兼容，降低了复杂度。
图5是根据本发明的一些实施例的半导体器件200A的垂直截面图。在图5的示例性图示中，半导体器件200A包括衬底202、缓冲层203、氮基半导体层204和206、栅极结构210、电极226和228、钝化层220和230、场板240和钝化层250。
应当注意，衬底202、缓冲层203、氮基半导体层204和206、栅极结构210以及电极226和228的配置与半导体器件100A的配置类似。
在一些实施例中，电极226可用作源极电极。在一些实施例中，电极226可用作漏极电极。在一些实施例中，电极228可用作源极电极。在一些实施例中，电极228可用作漏极电极。在一些实施例中，电极226和228中的每一个都可以称为S/D电极，这意味着它们可以用作源极电极或漏极电极，具体取决于器件设计。
钝化层220可设置在氮基半导体层206上/上方/之上并与氮基半导体层206接触。钝化层220覆盖栅极结构210以形成突出部分。此外，钝化层220中没有气隙。即，钝化层220可以形成为完全实体的。
钝化层230可设置在钝化层220上/上方/之上。钝化层230可设置在电极226和228之间的区域中。钝化层230延伸到钝化层220的突出部分上，因此处于高于栅极结构210的位置。钝化层230可以形成台阶轮廓。在一些实施例中，钝化层220可包括氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、黑钻石(black diamond,BD)或上述材料的任何组合。钝化层230可包括氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、黑钻石(black diamond,BD)或与钝化层220不同的上述材料的任何组合。因此，钝化层220具有的蚀刻速率可以不同于钝化层230的蚀刻速率。
场板240设置在钝化层230上/上方/之上。场板240可以设置在电极226和228之间的区域中。场板240与钝化层230接触。场板240与钝化层230共形。场板240横跨钝化层230，这代表着钝化层230比场板240短/窄。
钝化层250设置在钝化层220、230、场板240和S/D电极226和228上/上方/之上，并覆盖钝化层220、230、场板240和S/D电极226和228。由于钝化层230比场板240短/窄，因此在钝化层230的相对端部230A和230B处以及钝化层220之上形成气隙262和264。气隙262和264彼此分离。
钝化层220、230、250和场板240可共同界定封闭的气隙262和264的边界。即，钝化层220、230、250和场板240与封闭的气隙262和264接触，因此气隙262和264中的每一个嵌入在不同的元件层之间。例如，气隙262在栅极结构210和场板240之间。气隙264在栅极结构210和S/D电极228之间。此外，由于钝化层220、230和250具有不同的介电材料，因此每一个气隙262和264被不同的介电材料包围。因此，每一个气隙262和264由至少一种导电材料和不同电介质材料的组合所界定。
钝化层230还可包括部分230C，其位于相对的部分230A和230B之间。端部230A靠近S/D电极226并且与钝化层220的突出部分接触。端部230A接触气隙262。端部230B靠近S/D电极228。端部230B接触气隙264。因此，气隙262位于钝化层220的突出部分上，因此处于高于气隙264的位置。部分230C连接部分230A和230B。
钝化层230的端部230A与钝化层250隔开，以界定气隙262的宽度。钝化层230的端部230B与钝化层250隔开以界定气隙264的宽度。气隙262和264的宽度是可调整的。
钝化层250的电介质可延伸至气隙262和S/D电极226之间的区域以及气隙264和S/D电极228之间的区域。
由于封闭的气隙262和264埋置/嵌入在钝化层220、230和250以及场板240之间。气隙262和264可以减小场板240的两个相对边缘处的电场，从而实现更高的击穿电场。此外，气隙262和264分别位于场板240的两个相对端部下方，以平衡场板240端部的电场。因此，半导体器件200A可以用较少数量的场板实现均匀的电场分布。
此外，在场板240和栅极电极212之间引入气隙262可导致它们之间的寄生电容减小。类似地，由于引入气隙264，可以消除栅极电极214和S/D电极228之间的寄生电容。因此，可以进一步提高半导体器件200A的最大工作频率。
此外，考虑到在任意两个导电层之间产生的寄生电容，如上所述(例如，图1B)，至少一个封闭的气隙可以引入钝化层220，从而减轻寄生电容的负面影响。
图6A、图6B和图6C显示了制造半导体器件200A的方法的不同阶段图，如下所述。为清楚起见，省略一些元件层的制造阶段图，例如S/D电极226和228以及钝化层250。
参考图6A，提供衬底202。缓冲层203、氮基半导体层204、氮基半导体层206、掺杂的氮基半导体层212、栅极电极214、中间钝化层230’和毯覆导电层240’可通过使用沉积技术在衬底202上依序形成。
更具体地说，缓冲层203形成在衬底202上。氮基半导体层204形成在缓冲层203上。氮基半导体层206形成在氮基半导体层204上。掺杂的III-V族半导体层212形成在氮基半导体层206上。栅极电极214形成在掺杂的III-V族半导体层212上。中间钝化层230’形成在氮基半导体层206上，以覆盖掺杂的III-V族半导体层212、栅极电极214和氮基半导体层206。毯覆导电层240’形成在中间钝化层230’上。
掺杂的III-V族半导体层212和栅极电极214的形成还包括图案化工艺。在一些实施例中，沉积技术可以形成毯覆层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻、曝光和显影、蚀刻、其他合适工艺或其组合。
参考图6B，对毯覆导电层240'进行图案化以去除其多余部分，从而形成场板240。在图案化之后，暴露中间钝化层230’的上表面的一部分。
参考图6C，在中间钝化层230'上执行蚀刻工艺，以去除其多余部分，从而使其比场板240窄。具体地说，蚀刻工艺包括选择性蚀刻工艺。在一些实施例中，钝化层220和230的材料不同。在蚀刻过程中，当蚀刻剂施加于钝化层220和230时，相对于同一种蚀刻剂，钝化层220的蚀刻速率不同于钝化层230的蚀刻速率。因此，中间钝化层230′可以成为比场板240窄的钝化层230，并且钝化层220实质上保持不变。所形成的钝化层230具有位于栅极结构210正上方的端面。在此阶段结束时，初步/部分确定了气隙262和264的部分边界。
此后，可形成钝化层250以覆盖场板240和钝化层220。场板240的两个相对端面被钝化层250覆盖。如此一来，气隙262和264的所有边界可被界定，从而获得如图5所示的半导体器件200A的配置。
图7是根据本发明的一些实施例的半导体器件200B的垂直截面图。在图7的示例性图示中，气隙262的宽度不同于气隙264的宽度。举例来说，气隙262的宽度小于气隙264的宽度。这样的配置可以符合栅极电极214比S/D电极228更接近S/D电极226的要求。例如，该要求可能与S/D电极将在高电压下工作的要求兼容。
图8是根据本发明的一些实施例的半导体器件200C的垂直截面图。在图8的示例性图示中，钝化层230具有相对的弯曲侧壁。因此，气隙262的边界为弯曲的。气隙264的边界为弯曲的。
图9是根据本发明的一些实施例的半导体器件200D的垂直截面图。在图9的示例性图示中，钝化层250具有向气隙262和264突出的一对侧壁。因此，气隙262的边界被定义为弯曲的。气隙264的边界被定义为弯曲。
通过调整工艺参数，可形成如图3、图5、图7、图8、图9所示的各种场板与间隙的不同组合配置，如图3、图5、图7、图8、图9的结构，这代表着这种技术解决方案与不同的半导体制造工艺兼容，降低了复杂性。
通过上述配置，在本发明的实施例中，半导体器件可不使用过多的场板，并藉由引入封闭气隙有助于场板以共同实现适当的电场分布，故其制造工艺简单，降低其制造成本。此外，可以避免伴随多场板设计的额外蚀刻步骤。因此，半导体器件可以具有良好的可靠性和较低的制造成本。
此外，由于气隙的介电常数低于半导体器件中的任何其他元件层，也就是说，气隙所在的区域可作为低k区域，因此气隙的位置可以设计在电极(即栅极电极和源极电极(漏极电极)电极之间的区域，或在电极和场板之间的区域(即，栅极电极/源极电极/漏极电极和场板)，从而抑制其间的寄生电容。因此，可以提高半导体器件的工作频率。一个或多个气隙正下方的一个或多个2DEG区域的电阻可以降低。因此，本发明的半导体器件可以具有良好的电性能。
应注意，上述半导体器件具有不同的结构，以满足不同的电气要求。
本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所发明的精确形式。意图详尽无遗或仅限于所发明的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。
虽然已经参考本发明内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本发明内容中所呈现的工艺与实际装置之间可能存在区域别。本发明内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本发明内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。

Claims (25)

1.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
源极电极和漏极电极，设置在所述第二氮基半导体层之上；
栅极结构，设置在所述第二氮基半导体层之上且在所述源极电极和所述漏极电极之间；
第一钝化层，设置在所述第二氮基半导体层之上并覆盖所述栅极结构；
第二钝化层，设置在所述第一钝化层之上且在所述源极电极和所述漏极电极之间的区域中；以及
场板，设置在所述第二钝化层之上且在所述源极电极与所述漏极电极之间的所述区域中，其中所述场板与至少一个封闭气隙接触，且所述至少一个封闭气隙在所述第一钝化层之上。
2.根据前述任一项权利要求所述的半导体器件，其特征在于，还包括：
第三钝化层，设置在所述第一钝化层之上并覆盖所述场板，其中所述第二钝化层与所述第三钝化层隔开以界定其间的所述气隙。
3.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二和第三钝化层共同界定在所述栅极结构和所述场板之间的所述气隙。
4.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二和第三钝化层共同界定在所述栅极结构和所述漏极电极之间的所述气隙。
5.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述场板和所述第一、第二和第三钝化层直接接触所述气隙以界定所述气隙的边界。
6.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二和第三钝化层共同界定所述栅极结构和所述场板之间的第一气隙，并所述第二和第三钝化层共同界定所述栅极结构和所述漏极电极之间的第二封闭气隙，且所述第二封闭气隙位于低于所述第一气隙的位置。
7.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第一气隙的宽度小于所述第二气隙的宽度。
8.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二和第三钝化层中的至少一个通过其弯曲侧壁以界定所述气隙的边界。
9.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第三钝化层包括电介质，所述电介质在所述气隙和所述漏极电极之间。
10.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第三钝化层覆盖所述源极电极和所述漏极电极。
11.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二钝化层短于所述场板。
12.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第一和第二钝化层具有不同的材料。
13.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二钝化层爬升至高于所述栅极结构的位置，以形成台阶轮廓。
14.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述场板与所述第二钝化层共形。
15.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二钝化层具有直接接触所述不同气隙的相对两端。
16.一种制造半导体器件的方法，其特征在于，包括：
在衬底上形成第一氮基半导体层；
在所述第一氮基半导体层上形成第二氮基半导体层；
在所述第二氮基半导体层上方形成栅极结构；
在所述第二氮基半导体层之上形成第一钝化层以覆盖所述栅极结构；
在所述第一钝化层上方形成第二钝化层；
在所述第二钝化层上形成毯覆导电层；
将所述毯覆导电层图案化为场板；
移除所述第二钝化层的多个部分，使得所述第二钝化层变得比所述场板窄；以及
形成第三钝化层以覆盖所述第一钝化层和所述场板以形成至少一个封闭气隙，所述至少一个封闭气隙与所述第二钝化层相邻。
17.根据前述任一项权利要求所述的方法，其特征在于，其中移除所述第二钝化层的所述多个部分系通过使用蚀刻剂之蚀刻工艺来执行。
18.根据前述任一项权利要求所述的方法，其特征在于，其中所述第一和第二钝化层具有不同的材料，使得所述第一和第二钝化层相对于所述蚀刻剂具有不同的蚀刻速率。
19.根据前述任一项权利要求所述的方法，其特征在于，其中移除所述第二钝化层的所述多个部分，使得所述第二钝化层具有位于在所述栅极结构正上方的端面。
20.根据前述任一项权利要求所述的方法，其特征在于，其中形成所述第三钝化层，使得所述场板的两个相对端面被所述第三钝化层覆盖。
21.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
源极电极和漏极电极，设置在所述第二氮基半导体层之上；
栅极结构，设置在所述第二氮基半导体层之上且在所述源极电极和所述漏极电极之间；
第一钝化层，设置在所述第二氮基半导体层之上并覆盖所述栅极结构；
第二钝化层，设置在所述第一钝化层之上且在所述源极电极和所述漏极电极之间的区域中；
场板，设置在所述第二钝化层之上以及在所述源极电极和所述漏极电极之间的所述区域中；以及
第三钝化层，设置在所述第一钝化层之上并覆盖所述场板，所述场板接触至少一个封闭气隙，且所述至少一个封闭气隙嵌入于所述第二和第三钝化层之间。
22.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二和第三钝化层共同界定所述栅极结构和所述场板之间的所述气隙。
23.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二和第三钝化层共同界定在所述栅极结构和所述漏极电极之间的所述气隙。
24.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述场板和所述第一、第二和第三钝化层直接接触所述气隙以界定所述气隙的边界。
25.根据前述任一项权利要求所述的半导体器件，其特征在于，其中所述第二和第三钝化层共同界定所述栅极结构和所述场板之间的第一气隙，并界定所述栅极结构和所述漏极电极之间的第二气隙，且所述第二气隙位于低于所述第一气隙的位置。
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