CN106129020A - 半导体封装结构 - Google Patents

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Abstract

本发明公开了一种半导体封装结构。其包括：半导体封装，该半导体封装包括：重分布层结构，具有第一表面及相对于该第一表面的第二表面；半导体晶粒，设置在该第一重分布层结构的该第一表面上；模塑料，设置在该第一重分布层结构的该第一表面上且围绕该半导体晶粒；以及金属间介电结构，设置在该模塑料和该半导体晶粒上，其中，该金属间介电结构包括：导电层或者金属屏蔽层，其中该导电层具有天线图案并且电性耦接至该重分布层结构，其中，该金属屏蔽层覆盖该第一半体晶粒。本发明，通过将天线或金属屏蔽集成于半导体封装结构中，从而使得半导体封装结构的可靠性、良品率和生产量均可以得到提高。

Description

半导体封装结构
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种具有集成了的天线的扇出封装结构。
背景技术
为了确保电子产品及通讯设备的持续小型化及多功能性，期望一种小尺寸、支持多引脚连接、高速运行和具有高功能性的半导体封装。另外，在高频应用中，诸如RF SiP(Radio Frequency System-in-Package，射频系统级封装)元件，天线一般用于使能无线通信。
在此种传统SiP结构中，分离的天线元件单独地被密封或安装在PCB(Printed Circuit Board，印刷电路板)或封装上。可是，PCB需要为安装于其上的天线元件提供额外的区域。如此，难以降低设备尺寸。另外，当天线元件安装在封装上时，增加了SiP结构的整体高度。此外，在此情形中，由于天线元件一般经由SMT(Surface Mount Technology，表面贴装技术)工艺安装在封装上，因此差的SMT工艺控制可能引起天线元件与下面的封装之间的脱层。如此，降低了半导体封装结构的稳定性、良品率及生产量。
如此，期望一种创新的半导体封装结构。
发明内容
有鉴于此，本发明提供了一种半导体封装结构，可以提高半导体封装结构的稳定性、良品率及生产量。
本发明提供了一种半导体封装结构，包括：第一半导体封装，该第一半导体封装包括：第一重分布层结构，具有第一表面及相对于该第一表面的第二表面；第一半导体晶粒，设置在该第一重分布层结构的该第一表面上；第一模塑料，设置在该第一重分布层结构的该第一表面上且围绕该第一半导体晶粒；以及金属间介电结构，设置在该第一模塑料和该第一半导体晶粒上，其中，该金属间介电结构包括：导电层或者金属屏蔽层，其中该导电层具有天线图案并且电性耦接至该第一重分布层结构，其中，该金属屏蔽层覆盖该第一半体晶粒。
其中，该第一半导体封装进一步包括：电子元件，设置在该第一重分布层结构的该第二表面上并且电性耦接至该第一重分布层结构。
其中，该电子元件包括：电容、电感、电阻或者他们的组合。
其中，该第一半导体封装进一步包括：多个第一导电结构，设置在该第一重分布层结构的该第二表面上，并且电性耦接至该第一重分布层结构。
其中，该第一半导体封装进一步包括：钝化层，覆盖该金属间介电结构。
其中，该第一半导体封装进一步包括：多个第一通孔，穿过该第一模塑料并且电性耦接至该第一重分布层结构，其中该多个第一通孔还电性耦接该导电层或该金属屏蔽层。
其中，进一步包括：第二半导体封装，堆叠在该第一半导体封装下方，并且该第二半导体封装包括：第二重分布层结构，电性耦接至该第一重分布层结构并且具有第三表面和相对于该第三表面的第四表面；第三半导体晶粒，设置在该第二重分布层结构的该第三表面和该第一重分布层结构的该第二表面之间；以及第二模塑料，设置在该第二重分布层结构的该第三表面和该第一重分布层结构的该第二表面之间，并且围绕该第三半导体晶粒。
其中，该第一半导体封装进一步包括：第二半导体晶粒，设置在该第一重分布层结构的该第一表面上，并且该第一半导体晶粒和该第二半导体晶粒并排布置。
其中，该半导体封装结构中的任一半导体晶粒包括：微控制器、微处理器、随机存取存储器、电源管理集成电路、闪存、全球定位系统设备或者射频设备。
其中，该第二半导体封装进一步包括：电子元件，设置在该第二重分布层结构的该第四表面上，并且电性耦接至该第二重分布层结构。
其中，该电子元件包括：电容、电感、电阻或他们的组合。
其中，该第二半导体封装进一步包括：多个第二导电结构，设置在该第二重分布层结构的该第四表面上，并且电性耦接至该第二重分布层结构。
其中，该第二半导体封装进一步包括：多个第二通孔，穿过该第二模塑料，以形成该第一和第二重分布层结构之间的电连接。
其中，该第一半导体封装进一步包括：多个第一通孔，穿过该第一模塑料并且电性耦接至该第一重分布层结构，其中该多个第一通孔还电性耦接该导电层或该金属屏蔽层；该多个第二通孔中至少一个垂直对齐该多个第一通孔中至少一个。
其中，当该金属间介电结构包括：该金属屏蔽层时，该金属屏蔽层还覆盖该第二半导体晶粒。
其中，该导电层或者该金属屏蔽层位于金属间介电结构中的介电层之上且通过通孔电性耦接至该第一重分布层结构。
其中，当该金属间介电结构包括金属屏蔽层时，该金属屏蔽层设置在金属间介电结构中的介电层的上表面，且该金属屏蔽层向下延伸使得该金属屏蔽层覆盖该半导体封装结构的侧壁。
本发明的有益效果是：
以上的半导体封装结构，其中的金属间介电结构包括:具有天线图案的导电层或者金属屏蔽层，从而将天线或金属屏蔽集成于半导体封装结构中，并且该集成后的结构可以兼容半导体封装结构的工艺，而无需执行形成天线设备或金属屏蔽的SMT工艺，从而使得半导体封装结构的可靠性、良品率和生产量均得到提高。
附图说明
通过阅读接下来的详细描述以及参考附图所做的示例，可以更好地理解本发明，其中：
图1A为根据本发明一些实施例的典型的半导体封装结构的横截面示意图。
图1B为图1A中所示的半导体封装结构中的IMD(Inter-Metal Dielectric，金属间介电)结构的平面示意图。
图2为根据本发明一些实施例的典型的半导体封装结构的横截面示意图，其中该半导体封装结构具有两颗并排设置的晶粒(die)。
图3为根据本发明一些实施例的典型的半导体封装结构的横截面示意图，该半导体封装结构为PoP(Package on Package，封装上封装)结构。
图4A为根据本发明一些实施例的典型的半导体封装结构的横截面示意图。
图4B为图4A所示的半导体封装结构中的IMD结构的平面示意图。
图5为根据本发明一些实施例的典型的半导体封装结构的横截面示意图，该半导体封装结构具有两颗并排设置的晶粒。
图6为根据本发明一些实施例的典型的半导体封装结构的横截面示意图，该半导体封装结构为PoP结构。
具体实施方式
在本申请说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
本发明将参考实施例及参考附图来描述，但是本发明不限制于此，并且本发明仅由权利要求限定。描述的附图仅为原理图而非限制。在附图中，出于说明目的，而夸大了某些元件的尺寸，并且这些元件并非按比例绘制。附图中的尺寸及相对尺寸不对应本发明实践中的真实尺寸。
图1A为根据本发明一些实施例的半导体封装结构10的横截面示意图。图1B为图1A中所示的半导体封装结构10中的IMD结构134的平面示意图。在一些实施例中，半导体封装结构10为晶圆级半导体封装结构，例如覆晶半导体封装结构。
参考图1A，该半导体封装结构10包括：第一半导体封装，诸如晶圆级半导体封装，该第一半导体封装可以安装在基底(未示出)上。在一些实施例中，该第一半导体封装可以包括：SOC(System-On-Chip，片上系统)封装。另外，该基底可以包括：PCB(Printed circuit board，印刷电路板)并且该基底可以由PP(polypropylene，聚丙烯)形成。在一些实施例中，该基底可以包括：封装基板。该半导体封装结构10中的该第一半导体封装通过接合工艺安装于该基底上。例如，该第一半导体封装包括：多个第一导电结构160，通过接合工艺安装并电性耦接至该基底。
该第一半导体封装包括：第一半导体晶粒110及第一RDL结构106。该第一半导体晶粒110例如可以包括：MCU(microcontroller，微控制器)、MPU(microprocessor，微处理器)、RAM(Random Access Memory，随机存取存储器)、PMIC(Power Management Integrated Circuit，电源管理集成电路)、闪存(flashmemory)、GPS(Global Positioning System，全球定位系统)设备、RF(射频)设备或者他们的任意组合。另外，第一导电结构160例如可以包括：导电凸块结构(诸如铜凸块或焊锡凸块结构)、导电柱结构、导电线结构或者导电膏(conductive paste)结构。
如图1A所示，第一半导体晶粒110可以经由覆晶技术装配。第一半导体晶粒110的接垫109电性连接至第一半导体晶粒110的电路(未示出)。在一些实施例中，接垫109属于第一半导体晶粒110的互连结构(未示出)中的最上层金属层。第一半导体晶粒110的接垫109接触对应的导电结构111，例如导电凸块、柱(post)或焊锡膏。需要注意的是，集成于半导体封装结构10中的半导体晶粒的数量不限制于公开的实施例。
第一RDL结构106(也被称为扇出结构)具有第一表面101和相对该第一表面101的第二表面103。第一半导体晶粒110设置在第一RDL结构106的第一表面101上。第一半导体晶粒110通过导电结构111连接至第一RDL结构106。
在本实施例中，第一RDL结构106包括：一个或多个导电线路，设置在IMD层100中。例如，多个第一导电线路104设置在第一层位的IMD层100以及至少一个第一导电线路104电性耦接至该第一半导体晶粒110。另外，多个第二导电线路102设置在第二层位的IMD层100，其中该第二层位不同于该第一层位。在此情形中，IMD层100可以包括：第一、第二和第三次介电层100a、100b和100c，从第一RDL结构106的第二表面103向第一RDL结构106的第一表面101依序堆叠，使得第一导电线路104设置在第三次介电层100c上，且第二导电线路102设置在第二次介电层100b上并且由第一次介电层100a覆盖。另外，通过第二次介电层100b把第一导电线路104与第二导电线路102分隔开。在一些实施例中，IMD层100可以由有机材料或非有机材料形成，其中有机材料包括：聚合物基(polymer base)材料，非有机材料包括：氮化锡(SiNx)、氧化锡(SiOx)、石墨烯，等等。例如，第一、第二、第三次介电层100a、100b和100c均可以由聚合物基材料制成。
在一些实施例中，IMD层100为高k值介电层(k为介电层的介电常数)。在其他一些实施例中，IMD层100可以由光敏材料形成，其中光敏材料包括：干膜光阻(dry film photoresist)或者贴膜(taping film)。
第二导电线路102的接垫部分从第一次介电层100a的开口露出并连接至设置在第一RDL结构106的第二表面103上的第一导电结构160。另外，需要注意的是，图1A所示的第一RDL结构中的导电线路的数量以及次介电层的数量仅为示例，而不是对本发明的限制。
在本实施例中，第一半导体封装进一步包括：至少一个电子元件450，诸如IPD(Integrated Passive Device，集成无源器件)，设置在第一RDL结构106的第二表面103上。IPD通过第一RDL结构106电性耦接至第一半导体晶粒110。在一些实施例中，IPD可以包括：电容、电感、电阻或者他们的组合。另外，IPD包括：至少一个电极，电性耦接至该多个第二导线102之一。例如，电子元件450可以为电性耦接至第一半导体晶粒110的电容。在此情形中，该电容包括：主体452以及分别设置在该主体452两端的第一与第二电极层454、456。另外，第一和第二电极层454和456分别电性耦接至该多个导电线路102中的至少两个。
在本实施例中，如图1A所示，第一半导体封装进一步包括：第一模塑料(molding compound)120，设置在第一RDL结构106的第一表面101上，并且围绕在第一半导体晶粒110的周围。在一些实施例中，第一模塑料120可以由环氧树脂、树脂、可塑聚合物等形成。第一模塑料120可以在大致为液体时应用，然后通过化学反应固化，诸如在环氧树脂或树脂中。在其他一些实施例中，该第一模塑料120可以是UV(ultraviolet，紫外)或热固化聚合物，作为能够设置在第一半导体晶粒110周围的凝胶或可塑固体而应用，然后通过UV或热固化工艺而固化。第一模塑料120可以按照模型(未示出)固化。
在本实施例中，第一模塑料120包括：多个穿过第一模塑料120的第一通孔122。该多个第一通孔122电性耦接至第一RDL结构106中的第一导电线路104。另外，该多个第一通孔122可以围绕该第一半导体晶粒110。在一些实施例中，该多个第一通孔122可以包括：由铜形成的TPV(Through Package Vias，贯穿封装通孔)。
第一导电结构160通过第一RDL结构106与第一模塑料120分开。换言之，第一导电结构160免于与第一模塑料120接触。在一些实施例中，第一导电结构160可以包括：导电凸块结构(诸如铜或焊锡凸块结构)，导电柱结构，导电线结构或者导电膏结构。
在本实施例中，如图1A所示，第一半导体封装进一步包括：IMD结构134，设置在第一模塑料120及第一半导体晶粒110上。用于形成IMD结构134的材料和方法可以相同或类似于形成第一RDL结构106的材料和方法。换言之，形成第一RDL结构106的工艺可以用于形成IMD结构134。在本实施例中，IMD结构134可以包括：导电层132，具有天线图案，该导电层132设置在介电层130之上并且通过第一通孔122电性耦接至第一RDL结构106。在一些实施例中，该具有天线图案的导电层132可以嵌入于介电层130中。形成具有天线图案的导电层132的材料和方法可以相同于或类似于形成第一导电线路104和第二导电线路102的材料和方法。另外，介电层130可以是单层或多层结构。另外，形成介电层130的材料和方法可以相同或类似于形成第一、第二或第三次介电层100a、100b或100c的材料和方法。
在本实施例中，如图1B所示，于俯视图中，导电层132的天线图案为栅栏(fence)图案。但是，本领域技术人员能够理解的是，各种各样的图案可以用作导电层132的天线图案。具有天线图案的导电层132使能半导体封装结构10的无线通信。
在本实施例中，如图1A所示，第一半导体封装进一步包括：可选的钝化层140，覆盖IMD结构134，从而保护具有天线图案的导电层132免于损伤。钝化层140可以由相同或不同于介电层130的材料构成。例如，钝化层140的材料可以包括：环氧树脂、阻焊剂(solder mask)、无机材料(如，氮化锡(SiNx)、氧化锡(SiOx)、石墨烯等)或者有机聚合物基材料。在具有天线图案的导电层132嵌入于介电层130的情形中，可以省略钝化层140。
图2为根据本发明一些实施例的半导体封装结构20的横截面示意图，该半导体封装结构20具有并排设置的第一和第二半导体晶粒110和210。出于简洁，以下实施例中的元件，若有相同或相似于图1A的元件，则可参考前述描述，在此则省略其相关描述。在本实施例中，除了半导体封装结构20中的第一半导体封装进一步包括第二半导体晶粒210之外，该半导体封装结构20类似于图1A所示的半导体封装结构10，其中该第二半导体晶粒210设置在第一RDL结构106的第一表面101上并且被第一模塑料120及第一通孔122围绕。在本实施例中，第一和第二半导体晶粒110和210为并排布置。第二半导体晶粒210的接垫209电性连接至第二半导体晶粒210的电路(未示出)。在一些实施例中，接垫209属于第二半导体晶粒210的互连结构(未示出)的最上层金属层。第二半导体晶粒210的接垫209接触对应的导电结构211，例如导电凸块，柱或焊锡膏。第二半导体晶粒210通过接垫209、导电结构211及第一RDL结构106电性耦接至第一半导体晶粒110。需要注意的是，集成于半导体封装结构20中的半导体晶粒的数量不限制于公开的实施例。
在一些实施例中，第二半导体晶粒210可以包括：MCU、MPU、RAM、PMIC、闪存、GPS设备、RF设备或者他们的任意组合。在一些实施例中，第一和第二半导体晶粒110和210中至少之一为SOC晶粒。例如，第一和第二半导体晶粒110和210均为SOC晶粒。可选地，第一半导体晶粒110为SOC晶粒，第二半导体晶粒210为存储器晶粒。因此，半导体封装结构20中的第一半导体封装可以为纯SOC封装或者混合SOC封装。但是，半导体晶粒的数量和布置方式不限制于公开的实施例。
图3为根据本发明一些实施例的半导体封装结构30的横截面示意图，该半导体封装结构30为PoP结构。出于简洁，以下实施例中的元件，若有相同或相似于图1A和图2的元件，则可参考前述描述，在此省略相关描述。在本实施例中，除了半导体封装结构30进一步包括：堆叠在半导体封装结构20中的第一半导体封装下方的第二半导体封装之外，半导体封装结构30类似于图2的半导体封装结构20。
在本实施例中，第二半导体封装的结构类似于图1A所示的半导体封装结构10中的第一半导体封装的结构。该第二半导体封装(诸如为晶圆级半导体封装)可以安装在基底(未示出)上。在一些实施例中，第二半导体封装可以包括：SOC封装。另外，半导体封装结构30中的第二半导体封装使用接合工艺而经由多个第二导电结构360安装于基底上。第二导电结构360可以相同或类似于第一导电结构160。
第二半导体封装包括：第三半导体晶粒310及第二RDL结构306。第三半导体晶粒310例如可以包括：MCU、MPU、RAM、PMIC、闪存、GPS设备、RF设备或者他们的任意组合。类似地，第三半导体晶粒310可以通过覆晶技术装配。第三半导体晶粒310的接垫309电性连接至第三半导体晶粒310的电路(未示出)。在一些实施例中，接垫309属于第三半导体晶粒310的互连结构(未示出)的最上层金属层。第三半导体晶粒310的接垫309接触对应的导电结构311，例如导电凸块，柱或焊锡膏。需要注意的是，集成于第二半导体封装中的半导体晶粒的数量不限制于公开的实施例。
第二RDL结构306(也被称为扇出结构)具有第三表面301和相对第三表面301的第四表面303。第三半导体晶粒310设置在第二RDL结构306的第三表面301上。第三半导体晶粒310通过导电结构311连接至第二RDL结构306。
在本实施例中，第二RDL结构306的结构相同或类似于第一RDL结构106的结构。例如，多个第一导电线路304设置在第一层位的IMD层300以及至少一个第一导电线路304电性耦接至第三半导体晶粒310。另外，多个第二导电线路302设置在第二层位的IMD层300，其中第二层位不同于第一层位。在此情形中，IMD层300可以包括：第一、第二和第三次介电层300a、300b和300c，从第二RDL结构306的第四表面303向第二RDL结构306的第三表面301依序堆叠，使得第一导电线路304置于第三次介电层300c上，以及第二导电线路302置于第二次介电层300b上并且由第一次介电层300a覆盖。另外，通过第二次介电层300b把第一导电线路304与第二导电线路302分开。在一些实施例中，形成IMD层300的材料可以相同或类似于形成IMD层100的材料。
第二导电线路302的接垫部分从第一次介电层300a的开口露出并连接至设置在第二RDL结构306的第四表面303上的第二导电结构360。另外，需要注意的是，图3所示的第二RDL结构的导电线路的数量以及次介电层的数量仅为示例，而不是对本发明的限制。
在本实施例中，第二半导体封装进一步包括：电子元件450，设置在第二RDL结构306的第四表面303上。电子元件450(诸如电容)包括：主体452以及分别设置在主体452两端的第一和第二电极层454和456，并且该第一和第二电极层454和456分别电性耦接至该多个第二导电线路302中的至少两个。
在本实施例中，如图3所示，第二半导体封装进一步包括：第二模塑料320，设置在第二RDL结构306的第三表面301上，并且围绕第三半导体晶粒310。在一些实施例中，第二模塑料320可以由相同或类似第一模塑料120的材料形成。
在本实施例，第二模塑料320可以包括：多个穿过第二模塑料320的第二通孔322。该多个第二通孔322电性耦接至该第二RDL结构306的第一导电线路304，以便于形成第一和第二RDL结构106和306之间的电性连接。另外，该多个第二通孔322围绕第三半导体晶粒310。在一些实施例中，第二通孔322可以包括：由铜形成的TPV。另外，第二导电结构360通过第二RDL结构306与第二模塑料320分开。
根据前述实施例，设计半导体封装结构以制造集成于第一半导体封装中的天线。该天线提供无线通信以及兼容半导体封装结构的工艺。相应地，无需执行形成天线设备的SMT工艺。如此，半导体封装结构的可靠性、良品率和生产量均得到提高，同时半导体封装结构的制造成本得到下降。另外，集成的天线可以为半导体封装结构的系统集成提供灵活的设计。
图4A为根据本发明一些实施例的半导体封装结构40的横截面示意图。图4B为图4A所示的半导体封装结构40中的IMD结构134’的平面示意图。出于简洁，以下实施例中的元件，若有相同或相似于图1A和1B的元件，则可参考前述描述，在此省略相关描述。在本实施例中，除了半导体封装结构40的IMD结构134’具有金属屏蔽层132’之外，半导体封装结构40类似于图1A所示的半导体封装结构10，其中该金属屏蔽层132’覆盖第一半导体晶粒110并且可以被钝化层140或者不被任何钝化层所覆盖。如图4B所示，不同于图1A所示的具有天线图案的导电层132，金属屏蔽层132’为其中不具有任何图案或开口的固体/连续层。金属屏蔽层132’设置在介电层130的整个上表面上并且大致上覆盖介电层130的整个上表面。另外，金属屏蔽层132’进一步沿介电层130、第一模塑料120及IMD层100的侧壁延伸至第一RDL结构106的第二表面103，使得金属屏蔽层132’大致上覆盖半导体封装结构40的侧壁。在本实施例中，金属屏蔽层132’电性耦接至至少一个第一通孔122。金属屏蔽层132’用于减少电子噪声对信号的影响，以及减少可能干扰其他设备的电磁辐射。
在本实施例中，形成IMD结构134’的方法和材料相同或类似于形成图1A所示的IMD结构134的方法和材料。换言之，形成金属屏蔽层132’的材料和方法相同或类似于形成图1A所示的具有天线图案的导电层132的材料和方法。
图5为根据本发明一些实施例的半导体封装结构50的横截面示意图，其中该半导体封装结构具有并排设置的第一和第二半导体晶粒110和210。出于简洁，以下实施例中的元件，若有相同或相似于图4A和图2的元件，则可参考前述描述，在此省略相关描述。在本实施例中，除了半导体封装结构50中的IMD结构134’具有金属屏蔽层132’之外，半导体封装结构50类似于图2所示的半导体封装结构，其中该金属屏蔽层132’覆盖第一和第二半导体晶粒110和210并且该金属屏蔽层132’可以被钝化层140或者不被任何钝化层所覆盖。另外，如图5所示，金属屏蔽层132’进一步沿介电层130、第一模塑料120和IMD层100的侧壁延伸至第一RDL结构106的第二表面103，使得金属屏蔽层132’大致上覆盖半导体封装结构50的侧壁。在本实施例中，金属屏蔽层132’电性耦接至至少一个第一通孔122，以减少电子噪声对信号的影响，以及降低可能干扰其他设备的电磁辐射。
图6为根据本发明一些实施例的半导体封装结构60的横截面示意图，该半导体封装结构60为PoP结构。出于简洁，以下实施例中的元件，若有相同或相似于图4A和图3的元件，则可参考前述描述，在此省略相关描述。在本实施例中，除了半导体封装结构60中的IMD结构134’具有金属屏蔽层132’之外，半导体封装结构60类似于图3所示的半导体封装结构30，其中该金属屏蔽层132’覆盖第一和第二半导体晶粒110和210并且该金属屏蔽层132’可以被钝化层140或者不被任何钝化层所覆盖。相似地，如图6所示，金属屏蔽层132’进一步沿介电层130、第一模塑料120、IMD层100、第二模塑料320和IMD层300的侧壁延伸至第二RDL结构306的第四表面303，使得金属屏蔽层132’大致上覆盖半导体封装结构60的侧壁。在本实施例中，金属屏蔽层132’电性耦接至至少一个第一通孔122，以减少电子噪声对信号的影响，以及降低可能干扰其他设备的电磁辐射。
根据前述实施例，设计半导体封装结构以制造集成于半导体封装中的屏蔽层。该屏蔽层提供减少电子噪声和电磁辐射的功能，并且兼容用于半导体封装结构的工艺。相应地，不需要执行额外工艺来形成屏蔽设备。如此，半导体封装结构的可靠性、良品率和生产量均得到提高，同时半导体封装结构的制造成本得到下降。相应地，集成的天线可以为半导体封装结构的系统集成提供灵活的设计。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种半导体封装结构，其特征在于，包括：第一半导体封装，该第一半导体封装包括：
第一重分布层结构，具有第一表面及相对于该第一表面的第二表面；
第一半导体晶粒，设置在该第一重分布层结构的该第一表面上；
第一模塑料，设置在该第一重分布层结构的该第一表面上且围绕该第一半导体晶粒；以及
金属间介电结构，设置在该第一模塑料和该第一半导体晶粒上，
其中，该金属间介电结构包括：导电层，该导电层具有天线图案并且电性耦接至该第一重分布层结构，
或者，该金属间介电结构包括：金属屏蔽层，该金属屏蔽层覆盖该第一半体晶粒。
2.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：电子元件，设置在该第一重分布层结构的该第二表面上并且电性耦接至该第一重分布层结构。
3.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：多个第一导电结构，设置在该第一重分布层结构的该第二表面上，并且电性耦接至该第一重分布层结构。
4.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：钝化层，覆盖该金属间介电结构。
5.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：多个第一通孔，穿过该第一模塑料并且电性耦接至该第一重分布层结构，其中该多个第一通孔还电性耦接该导电层或该金属屏蔽层。
6.如权利要求1所述的半导体封装结构，其特征在于，进一步包括：第二半导体封装，堆叠在该第一半导体封装下方，并且该第二半导体封装包括：
第二重分布层结构，电性耦接至该第一重分布层结构并且具有第三表面和相对于该第三表面的第四表面；
第三半导体晶粒，设置在该第二重分布层结构的该第三表面和该第一重分布层结构的该第二表面之间；以及
第二模塑料，设置在该第二重分布层结构的该第三表面和该第一重分布层结构的该第二表面之间，并且围绕该第三半导体晶粒。
7.如权利要求1或者5所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：第二半导体晶粒，设置在该第一重分布层结构的该第一表面上，并且该第一半导体晶粒和该第二半导体晶粒并排布置。
8.如权利要求7所述的半导体封装结构，其特征在于，该半导体封装结构中的半导体晶粒包括：微控制器、微处理器、随机存取存储器、电源管理集成电路、闪存、全球定位系统设备或者射频设备。
9.如权利要求6所述的半导体封装结构，其特征在于，该第二半导体封装进一步包括：电子元件，设置在该第二重分布层结构的该第四表面上，并且电性耦接至该第二重分布层结构。
10.如权利要求2或者9所述的半导体封装结构，其特征在于，该半导体封装结构中的电子元件包括：电容、电感、电阻或他们的组合。
11.如权利要求6所述的半导体封装结构，其特征在于，该第二半导体封装进一步包括：多个第二导电结构，设置在该第二重分布层结构的该第四表面上，并且电性耦接至该第二重分布层结构。
12.如权利要求6所述的半导体封装结构，其特征在于，该第二半导体封装进一步包括：多个第二通孔，穿过该第二模塑料，以形成该第一和第二重分布层结构之间的电连接。
13.如权利要求12所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括：多个第一通孔，穿过该第一模塑料并且电性耦接至该第一重分布层结构，其中该多个第一通孔还电性耦接该导电层或该金属屏蔽层；该多个第二通孔中至少一个垂直对齐该多个第一通孔中至少一个。
14.如权利要求7所述的半导体封装结构，其特征在于，当该金属间介电结构包括该金属屏蔽层时，该金属屏蔽层还覆盖该第二半导体晶粒。
15.如权利要求1所述的半导体封装结构，其特征在于，该导电层或者该金属屏蔽层位于金属间介电结构中的介电层之上且通过通孔电性耦接至该第一重分布层结构。
16.如权利要求1所述的半导体封装结构，其特征在于，当该金属间介电结构包括金属屏蔽层时，该金属屏蔽层设置在金属间介电结构中的介电层的上表面，且该金属屏蔽层向下延伸使得该金属屏蔽层覆盖该半导体封装结构的侧壁。
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