CN110896165A - 片上天线 - Google Patents

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Abstract

本发明的片上天线，具备：集成电路芯片，由半导体构成，并且具有互相对置的有源面和背面以及形成在有源面上的半导体电路；反射导体，在将有源面侧作为下方向、背面侧作为上方向时，配置在背面的上侧；至少1个第一耦合器，配置在背面与反射导体之间；至少1个贴片天线元件，配置在反射导体的上侧；连接部，连接贴片天线元件与第一耦合器；以及至少1个第二耦合器，以导通半导体电路的方式形成在有源面上，并且与第一耦合器非接触对置。

Description

片上天线
技术领域
本发明涉及一种具有集成电路芯片和贴片天线的片上天线。
背景技术
有一种片上天线，具有下列结构：将由半导体构成的集成电路芯片与贴片天线配置在垂直方向上，并且将形成在集成电路芯片上的高频信号电路与贴片天线，通过贯通集成电路芯片的硅通道(TSV(Through Silicon Via))进行连接(参照专利文献1)。在这样的片上天线中，从高频信号电路向贴片天线的供电通过硅通道进行。
现有技术文献
专利文献
专利文献1：日本特表2016-506675号公报
发明内容
由于趋肤效应，信号频率越高，导体损耗越大。在如上所述使用硅通道向贴片天线供电(高频信号电路与贴片天线的连接)的情况下，如果频率上升，那么由硅通道导致的导体损耗的影响变大。
期望提供一种可以抑制由硅通道导致的导体损耗的片上天线。
本发明的一种实施方式的片上天线，具备：集成电路芯片，由半导体构成，并且具有互相对置的有源面和背面以及形成在有源面上的半导体电路；反射导体，在将有源面侧作为下方向、背面侧作为上方向时，配置在背面的上侧；至少1个第一耦合器，配置在背面与反射导体之间；至少1个贴片天线元件，配置在反射导体的上侧；连接部，连接贴片天线元件与第一耦合器；以及至少1个第二耦合器，以导通半导体电路的方式形成在有源面上，并且与第一耦合器非接触对置。
附图说明
图1是表示第一实施方式的片上天线的一个结构例子的剖视图。
图2是第一实施方式的片上天线的有源面的一个结构例子的示意主视图。
图3是第一实施方式的片上天线的各个部分的功能连接关系的示意结构图。
图4是表示将第一实施方式的片上天线连接于印刷电路板的结构例子的剖视图。
图5是表示第一实施方式的第一变形例的片上天线的一个结构例子的剖视图。
图6是表示第一实施方式的第二变形例的片上天线的一个结构例子的剖视图。
图7是表示第一实施方式的第三变形例的片上天线的一个结构例子的剖视图。
图8是表示第二实施方式的片上天线的一个结构例子的剖视图。
图9是表示第二实施方式的变形例的片上天线的一个结构例子的剖视图。
符号说明
1、1A、1B、1C 片上天线
2、2A 片上天线
10 集成电路芯片
11 有源面
12 背面
13 基准导体
20 贴片天线层
21 贴片天线元件
22 反射导体
31 第一介质层
32 第二介质层
41 通道(连接部)
42 通道
43 侧面电极
50 半导体电路
51 信号处理电路部
52 RF电路
53 BB(基带)信号处理电路
54 布线
60 印刷电路板
61 接地层
62 通道
63 通道
64 焊球
65 焊线
70 天线模块
71 接合部件
72 焊球(接合部件)
73 通道(第一通道)
74 硅通道(第二通道)
CPL1 第一耦合器
CPL2 第二耦合器
具体实施方式
下面参照附图对用于实施本发明的实施方式进行详细说明。以下说明的实施方式全都表示本发明所优选的一个具体例子。因此，在以下的实施方式中所示的数值、形状、材料、构成要素、构成要素的配置位置以及连接形态等，仅仅是一个例子，并不旨在限定本发明。因此，对以下的实施方式的构成要素中的、在表示本发明的最上位概念的独立权利要求中没有记载的构成要素，作为任意的构成要素进行说明。再有，各个附图仅是示意图，图示并不一定严密。另外，在各个附图中，对实质上同一的结构附加同一的符号，并且省略或简化重复的说明。再有，说明按以下的顺序进行。
0.比较例
1.第一实施方式(图1～图7)
1.1第一实施方式的片上天线的说明
1.2片上天线与印刷电路板的连接例子
1.3第一实施方式的变形例
2.第二实施方式(图8～图9)
2.1第二实施方式的片上天线的说明
2.2第二实施方式的变形例
<0.比较例>
在5G(第5代移动通信系统)中，正在从高于以往的24.25GHz～86GHz的频带中，考虑选择可以以国际标准利用的频带。这是为了确保无线通信所需的连续的宽阔频带，从实现更快的数据、更多的终端和更低的延迟的通信这个目标来说，这是必然的趋势。并且在Beyond5G(5G的下一代通信)中，该趋势将更加明显，在总务省的项目中，正在研究使用太赫兹波段。
另一方面，众所周知，高频信号的损失随着频率变高而变大，在利用高频率的情况下，为了防止由于传送损失而信号衰减，优选地，尽可能缩短传送的线路长。高频信号电路和天线部通过在垂直方向上配置，相比平面配置，连接这些部位的线路长变短。对于波长小于1mm的频率，可以将以半波长的间距排列的阵列天线，形成在集成电路芯片上。鉴于模块的小型化，提出了各种像这样的片上天线的技术(例如参照专利文献1)。
在专利文献1中，提议了：通过硅通道连接形成在集成电路芯片上的高频信号电路和贴片天线的片上天线。从高频信号电路向贴片天线的供电通过硅通道进行。然而，在高频信号电路与贴片天线之间的连接和供电使用硅通道的情况下，由于趋肤效应，如果频率变高，那么由硅通道导致的导体损耗的影响变大。
因此，期望开发可以抑制由硅通道导致的导体损耗的片上天线。
<1.第一实施方式>
[1.1第一实施方式的片上天线的说明]
(片上天线的结构例子)
图1表示本发明的第一实施方式的片上(On chip)天线1的截面结构例子。
片上天线1具备：由半导体构成，并且具有互相对置的有源面11和背面12的集成电路芯片10。
在此，如图1所示，将集成电路芯片10的有源面11和背面12的对置方向作为Z方向，并且将垂直于Z方向且互相正交的2个轴作为X、Y。在图1中，表示与ZY平面平行的面的截面结构例子。另外，在图1中，表示将集成电路芯片10的有源面11侧作为下方向，并且将背面12侧作为上方向的结构。对于以后的变形例和其他实施方式，同样如此。
另外，片上天线1具备：形成在集成电路芯片10的背面12的上侧的第一介质层31，以及形成在第一介质层31的上侧的贴片(patch)天线层20。
另外，片上天线1具备：配置在集成电路芯片10的背面12的上侧的反射导体22，以及配置在背面12与反射导体22之间的至少1个第一耦合器(Coupler)CPL1。另外，片上天线1具备：配置在反射导体22的上侧的至少1个贴片天线元件21，以及作为连接贴片天线元件21与第一耦合器CPL1的连接部的通道(Via)41。
另外，片上天线1具备：配置在反射导体22与贴片天线元件21之间的第二介质层32。
贴片天线层20包括至少1个贴片天线元件21、反射导体22和第二介质层32。
反射导体22和贴片天线元件21发挥作为贴片天线的功能。反射导体22是形成在第一介质层31与第二介质层32之间的例如片状导体图案。贴片天线元件21例如也可以是形成在第二介质层32的上侧的表面的导体图案。反射导体22也可以与地电位或所定的基准电位连接。
再有，在图1中，表示具有多个贴片天线元件21和第一耦合器CPL1的结构例子。第一耦合器CPL1的数量与贴片天线元件21的数量例如相同。但是，也可以是仅设置1个贴片天线元件21和第一耦合器CPL1的结构。对于以后的变形例和其他实施方式，同样如此。
第一介质层31配置在集成电路芯片10的背面12与反射导体22之间。通道41贯通第一介质层31、反射导体22和第二介质层32，并且连接多个贴片天线元件21和多个第一耦合器CPL1中互相对应的贴片天线元件21与第一耦合器CPL1。
图2示意性地表示片上天线1的有源面11的平面结构例子。图3示意性地表示片上天线1的各个部分的功能连接关系。再有，图2虽然示意性地表示相当于图1的XY平面的平面结构例子，但是为了便于说明，各部分的缩尺(后述的基准导体13的宽度等)与图1不同。
在集成电路芯片10中，有源面11也可以是信号处理等动作发生处。
片上天线1具备：形成在集成电路芯片10的有源面11上的至少1个第二耦合器CPL2，以及形成在有源面11上且与基准电位连接的基准导体13。基准电位也可以是地电位或所定的基准电位。基准导体13例如在图1所示的截面内，配置在多个第二耦合器CPL2中的任意邻接的2个第二耦合器CPL2之间。另外，基准导体13在有源面11上，也配置在对应于第二耦合器CPL2的外侧处(集成电路芯片10的侧面侧)。配置在任意邻接的2个第二耦合器CPL2之间的基准导体13和配置在第二耦合器CPL2的外侧的基准导体13，也可以如图2所示，是相连成1个整体的导体图案。
第二耦合器CPL2对应第一耦合器CPL1设置。第一耦合器CPL1和第二耦合器CPL2例如是由导体图案构成的接近无线耦合器。第二耦合器CPL2与第一耦合器CPL1非接触对置，并且与第一耦合器CPL1电磁非接触耦合。第一耦合器CPL1和第二耦合器CPL2，优选地配置在互相完全相向的位置。但是，第一耦合器CPL1和第二耦合器CPL2只要可以电磁非接触耦合，也可以配置在部分相向的位置。
另外，集成电路芯片10具备：形成在有源面11上，且由第二耦合器CPL2导通的半导体电路50(图3)。
半导体电路50在有源面11上具有信号处理电路部51，该信号处理电路部51通过布线54与第二耦合器CPL2连接(图2)。
信号处理电路部51具有RF(高频)电路52和BB(基带)信号处理电路53(图2、图3)。再有，在图2和图3中，将RF电路52和BB信号处理电路53分别简称为“RF”和“BB”。
在片上天线1中，如图3所示，例如多个贴片天线元件21、第一耦合器CPL1、第二耦合器CPL2分别排列成阵列状。RF电路52和BB信号处理电路53分别对应多个第二耦合器CPL2设置。
(片上天线1的发送动作)
由有源面11的RF电路52和BB信号处理电路53生成且被放大的高频发送信号，传送给第二耦合器CPL2。并且，高频发送信号由有源面11的第二耦合器CPL2与背面12上的第一耦合器CPL1形成的电磁场耦合作用，通过第一耦合器CPL1和通道41传送给贴片天线元件21。高频发送信号通过由贴片天线元件21与反射导体22形成的贴片天线，向上部空间发射。
(片上天线1的接收动作)
通过由贴片天线元件21与反射导体22形成的贴片天线，从上部空间接收到的高频接收信号，由有源面11的第二耦合器CPL2与背面12上的第一耦合器CPL1形成的电磁场耦合作用，传送给有源面11的第二耦合器CPL2。并且，高频接收信号在有源面11上，从第二耦合器CPL2传送给RF电路52，并且通过RF电路52和BB信号处理电路53进行接收处理。
(片上天线1的效果)
根据第一实施方式的片上天线1，与通过硅通道连接第一耦合器CPL1与第二耦合器CPL2之间进行供电的情况相比，可以抑制由硅通道导致的导体损耗。另外，根据第一实施方式的片上天线1，可以不使用硅通道向贴片天线元件21供电，从而降低成本。
[1.2片上天线与印刷电路板的连接例子]
图4表示将第一实施方式的片上天线1连接于印刷电路板60的结构例子。
片上天线1，可以以集成电路芯片10的有源面11与印刷电路板60的上面侧对向的方式安装在印刷电路板60上。片上天线1与印刷电路板60可以通过焊球64接合。焊球64至少可以设置在对应于多个第二耦合器CPL2中邻接的2个第二耦合器CPL2之间的位置。另外，焊球64也可以设置在对应于第二耦合器CPL2的外侧的位置(集成电路芯片10的侧面侧)。
印刷电路板60具备：接地(ground)层61，以及连接于接地层61且贯通印刷电路板60上侧的多个通道62。多个通道62至少可以设置在对应于设置有焊球64的位置。并且，通道62也可以设置在与有源面11相向的位置的外侧区域。
片上天线1的反射导体22也可以通过焊线65和通道63，与印刷电路板60的接地层61连接。焊线65的一端与反射导体22连接。焊线65的另一端与例如设置在与有源面11相向的位置的外侧区域的通道63连接。由此，也可以对反射导体22施加地电位。
焊球64也可以以至少与形成在集成电路芯片10的有源面11上的基准导体13和形成在印刷电路板60中的通道62接触的方式配置。由此，基准导体13通过焊球64和通道62连接于印刷电路板60的接地层61，可以对基准导体13施加地电位。
[1.3第一实施方式的变形例]
(第一变形例)
图5表示第一实施方式的第一变形例的片上天线1A的截面结构例子。
第一变形例的片上天线1A相比于图1所示的片上天线1，进一步具备连接反射导体22与基准导体13的1个通道42。
通道42贯通集成电路芯片10和第一介质层31，其一端连接于任意位置的基准导体13。通道42的另一端，在与连接有通道42的一端的位置的基准导体13相向的位置，连接于反射导体22。由此，反射导体22与基准导体13通过通道42被导通。
根据第一变形例的片上天线1A，以最近距离连接反射导体22与基准导体13，可以获得改善天线特性的效果。
其他的结构和动作，与上述第一实施方式的片上天线1大致相同。
(第二变形例)
图6表示第一实施方式的第二变形例的片上天线1B的截面结构例子。
第二变形例的片上天线1B相比于图5所示的第一变形例的片上天线1A，具备多个连接反射导体22与基准导体13的通道42。
如上所述，基准导体13在如图1所示的截面内，配置在多个第二耦合器CPL2中任意邻接的2个第二耦合器CPL2之间。另外，基准导体13在有源面11上，也配置在对应于第二耦合器CPL2的外侧的位置(集成电路芯片10的侧面侧)。
在第二变形例的片上天线1B中，通道42通过多个第一耦合器CPL1中邻接的2个第一耦合器CPL1之间，并且与形成在多个第二耦合器CPL2中邻接的2个第二耦合器CPL2之间的基准导体13连接。另外，通道42也可以形成在对应于第二耦合器CPL2的外侧的位置。
根据第二变形例的片上天线1B，因为具备多个通道42，该多个通道42分别通过邻接的各个第一耦合器CPL1之间，并且分别与形成在邻接的各个第二耦合器CPL2之间的基准导体13连接；所以由于通道42的屏蔽效应，可以获得提高邻接的贴片天线之间的隔离度、改善天线特性的效果。
其他的结构和动作，与上述第一实施方式的片上天线1或第一变形例的片上天线1A大致相同。
(第三变形例)
图7表示第一实施方式的第三变形例的片上天线1C的截面结构例子。
第三变形例的片上天线1C相比于图1所示的片上天线1，进一步具备侧面电极43。
侧面电极43形成在集成电路芯片10、第一介质层31和反射导体22的侧面。侧面电极43的一端连接于形成在集成电路芯片10的侧面附近的基准导体13。侧面电极43的另一端连接于反射导体22的侧面。由此，反射导体22与基准导体13通过侧面电极43被导通。
其他的结构和动作，与上述第一实施方式的片上天线1大致相同。
(第一实施方式的其他变形例)
与第一实施方式的片上天线1同样，也可以将第一实施方式的各个变形例的片上天线安装在印刷电路板60(图4)上。在这些情况下，也可以没有图4所示的焊线65。
<2.第二实施方式>
其次，对本发明的第二实施方式的片上天线进行说明。再有，在下文中，对与上述第一实施方式的片上天线的构成要素大致相同的部分附加同一符号，并适当省略其说明。
[2.1第二实施方式的片上天线的说明]
图8表示本发明的第二实施方式的片上天线2的截面结构例子。
第二实施方式的片上天线2相比于上述第一实施方式的片上天线1，进一步具备：接合部件71，以及通过接合部件71与集成电路芯片10接合的天线模块70。
天线模块70包括贴片天线元件21、反射导体22、第一耦合器CPL1、第一介质层31和第二介质层32。除了通过接合部件71与集成电路芯片10接合之外，天线模块70的各部分的结构与上述第一实施方式的片上天线1的结构大致相同。
天线模块70与集成电路芯片10的背面12分开对置。天线模块70通过接合部件71与集成电路芯片10的背面12接合。
接合部件71例如在不同于第一耦合器CPL1的多个位置将天线模块70与集成电路芯片10接合。接合部件71由例如没有导电性的粘接材料构成。但是，接合部件71也可以由具有导电性的粘接材料构成。
根据第二实施方式的片上天线2，可以用不同的工序、不同的工艺分别制造集成电路芯片10和天线模块70。通过接合用不同的工序、不同的工艺制造的优质产品，能够防止高价的集成电路芯片10的损失。
其他的结构和动作，与上述第一实施方式的片上天线1大致相同。
[2.2第二实施方式的变形例]
图9表示第二实施方式的一个变形例的片上天线2A的截面结构例子。
片上天线2A相比于上述第二实施方式的片上天线2，进一步具备用于连接反射导体22与基准导体13的通道73和硅通道74。
另外，在片上天线2A中，具备焊球72来代替接合部件71。焊球72是由导电材料构成的接合部件的一个具体例子。
通道73相当于本发明的第一通道的一个具体例子。硅通道74相当于本发明的第二通道的一个具体例子。
通道73形成在天线模块70中，贯通第一介质层31，并且通道73的一端连接于反射导体22。通道73至少形成在多个第一耦合器CPL1中邻接的2个第一耦合器CPL1之间。另外，通道73也可以形成在对应于第一耦合器CPL1的外侧的位置(第一介质层31的侧面侧)。
硅通道74形成在集成电路芯片10中，其一端至少连接于形成在多个第二耦合器CPL2中邻接的2个第二耦合器CPL2之间的基准导体13。另外，硅通道74也可以形成在对应于第二耦合器CPL2的外侧的位置(集成电路芯片10的侧面侧)。
在片上天线2A中，通道73的另一端与硅通道74的另一端通过焊球72连接，由此反射导体22与基准导体13通过通道73、焊球72和硅通道74导通。
根据片上天线2A，因为至少具备了通道73和硅通道74，并且通道73通过邻接的各个第一耦合器CPL1之间，硅通道74与形成在邻接的各个第二耦合器CPL2之间的基准导体13连接；所以由于通道73和硅通道74的屏蔽效应，可以获得提高邻接的贴片天线之间的隔离度、改善天线特性的效果。
其他的结构和动作，与上述第二实施方式的片上天线2大致相同。
(第二实施方式的其他变形例)
与第一实施方式的片上天线1同样，也可以将第二实施方式的片上天线2及其变形例的片上天线2A安装在印刷电路板60(图4)上。在将片上天线2A安装在印刷电路板60上的情况下，也可以没有图4所示的焊线65。
根据本发明的一种实施方式的片上天线，因为使第一耦合器与第二耦合器非接触对置，所以可以抑制由硅通道导致的导体损耗。
再有，本技术也能够采用以下结构。
(1)
一种片上天线，具备：
集成电路芯片，由半导体构成，并且具有互相对置的有源面和背面以及形成在所述有源面上的半导体电路；
反射导体，在将所述有源面侧作为下方向、所述背面侧作为上方向时，配置在所述背面的上侧；
至少1个第一耦合器，配置在所述背面与所述反射导体之间；
至少1个贴片天线元件，配置在所述反射导体的上侧；
连接部，连接所述贴片天线元件与所述第一耦合器；以及
至少1个第二耦合器，以导通所述半导体电路的方式形成在所述有源面上，并且与所述第一耦合器非接触对置。
(2)
所述(1)所述的片上天线，其中，
进一步具备第一介质层，
所述第一介质层配置在所述背面与所述反射导体之间。
(3)
所述(2)所述的片上天线，其中，
进一步具备第二介质层，
所述第二介质层配置在所述反射导体与所述贴片天线元件之间。
(4)
所述(1)至所述(3)中的任一项所述的片上天线，其中，
进一步具备基准导体，
所述基准导体形成在所述有源面上，并且与基准电位连接。
(5)
所述(4)所述的片上天线，其中，
进一步具备通道，
所述通道连接所述反射导体与所述基准导体。
(6)
所述(5)所述的片上天线，其中，
分别具备多个所述贴片天线元件、所述第一耦合器和所述第二耦合器，
所述基准导体在所述有源面上至少形成在多个所述第二耦合器中邻接的2个所述第二耦合器之间，
所述通道通过多个所述第一耦合器中邻接的2个所述第一耦合器之间，并且与形成在多个所述第二耦合器中邻接的2个所述第二耦合器之间的所述基准导体连接。
(7)
所述(3)所述的片上天线，其中，
进一步具备接合部件，
形成有包括所述贴片天线元件、所述反射导体、所述第一耦合器、所述第一介质层和所述第二介质层的天线模块，
所述天线模块对所述背面分开对置，并且所述天线模块通过所述接合部件与所述集成电路芯片的所述背面接合。
(8)
所述(7)所述的片上天线，其中，
进一步具备：
基准导体，形成在所述有源面上，并且与基准电位连接；
第一通道，形成在所述天线模块中，并且贯通所述第一介质层，其一端与所述反射导体连接；以及
第二通道，形成在所述集成电路芯片上，并且其一端与所述基准导体连接，
所述接合部件由导电材料构成，
通过所述第一通道的另一端与所述第二通道的另一端连接于所述接合部件，所述反射导体与所述基准导体导通。
本公开含有涉及在2018年9月13日在日本专利局提交的日本优先权专利申请JP2018-171546中公开的主旨，其全部内容包含在此，以供参考。
本领域的技术人员应该理解，虽然根据设计要求和其他因素可能出现各种修改，组合，子组合和可替换项，但是它们均包含在附加的权利要求或它的等同物的范围内。

Claims (8)

1.一种片上天线，具备：
集成电路芯片，由半导体构成，并且具有互相对置的有源面和背面以及形成在所述有源面上的半导体电路；
反射导体，在将所述有源面侧作为下方向、所述背面侧作为上方向时，配置在所述背面的上侧；
至少1个第一耦合器，配置在所述背面与所述反射导体之间；
至少1个贴片天线元件，配置在所述反射导体的上侧；
连接部，连接所述贴片天线元件与所述第一耦合器；以及
至少1个第二耦合器，以导通所述半导体电路的方式形成在所述有源面上，并且与所述第一耦合器非接触对置。
2.根据权利要求1所述的片上天线，其中，
进一步具备第一介质层，
所述第一介质层配置在所述背面与所述反射导体之间。
3.根据权利要求2所述的片上天线，其中，
进一步具备第二介质层，
所述第二介质层配置在所述反射导体与所述贴片天线元件之间。
4.根据权利要求1至权利要求3中的任一项所述的片上天线，其中，
进一步具备基准导体，
所述基准导体形成在所述有源面上，并且与基准电位连接。
5.根据权利要求4所述的片上天线，其中，
进一步具备通道，
所述通道连接所述反射导体与所述基准导体。
6.根据权利要求5所述的片上天线，其中，
分别具备多个所述贴片天线元件、所述第一耦合器和所述第二耦合器，
所述基准导体在所述有源面上至少形成在多个所述第二耦合器中邻接的2个所述第二耦合器之间，
所述通道通过多个所述第一耦合器中邻接的2个所述第一耦合器之间，并且与形成在多个所述第二耦合器中邻接的2个所述第二耦合器之间的所述基准导体连接。
7.根据权利要求3所述的片上天线，其中，
进一步具备接合部件，
形成有包括所述贴片天线元件、所述反射导体、所述第一耦合器、所述第一介质层和所述第二介质层的天线模块，
所述天线模块对所述背面分开对置，并且所述天线模块通过所述接合部件与所述集成电路芯片的所述背面接合。
8.根据权利要求7所述的片上天线，其中，
进一步具备：
基准导体，形成在所述有源面上，并且与基准电位连接；
第一通道，形成在所述天线模块中，并且贯通所述第一介质层，其一端与所述反射导体连接；以及
第二通道，形成在所述集成电路芯片上，并且其一端与所述基准导体连接，
所述接合部件由导电材料构成，
通过所述第一通道的另一端与所述第二通道的另一端连接于所述接合部件，所述反射导体与所述基准导体导通。
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