CN106024850B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其既能够防止正向电流导致的元件破坏，又能够抑制特性劣化。半导体装置具有：n型半导体基体，其在主面上定义了元件区和包围元件区的周围的外周区；p型保护环，其配置于外周区，并具有以包围元件区的周围的方式配置于半导体基体的上表面的低浓度p型区、以及杂质浓度高于低浓度p型区且配置于低浓度p型区的内侧的高浓度p型区，高浓度p型区的侧表面和底面被低浓度p型区覆盖而不接触半导体基体的n型区；以及欧姆结电极，其与高浓度p型区形成欧姆结。

Description

半导体装置
技术领域
本发明涉及形成有保护环的半导体装置。
背景技术
碳化硅(SiC)具有较大的带隙和较高的电场强度，因而可用作大功率、高耐压的半导体装置材料。例如，由SiC构成的肖特基势垒二极管(SBD)用于高速切换用途。然而，如果对由SiC构成的SBD施加浪涌电流等大宽度超过额定程度的正向电流，则衬底电阻会使正向电压上升，导致发生元件破坏。因此，需要采用用于提升浪涌电流耐量的各种技术。
例如，已提出了如下结构，独立于形成肖特基结的第1电极层而形成与配置于SBD区域的外周的保护环形成欧姆结的第2电极层(例如，参照专利文献1)。通过该结构，在正向电压上升的情况下，从由作为p型区的保护环和n型漂移区形成的PN结向漂移区注入少数载流子。少数载流子扩散至肖特基结的下方的漂移区从而引起传导度调制，漂移区的串联电阻降低，可抑制正向电压的上升。通过如上使保护环的PN结作为PN二极管工作，从而能够防止浪涌电流导致的破坏。
然而，在上述方法中，在保护环与第2电极层未形成欧姆结的情况下，为了作为PN二极管工作而需要非常高的电压，有时如果不达到与产生浪涌电流导致的破坏的电压大致相同的电压则无法作为PN二极管工作。这种情况下，正向浪涌电流耐量不会提升。因此，在专利文献1所述的方法中，将由作为与作为p型区的保护环形成欧姆结的金属的铝(Al)、金(Au)、铂(Pt)或它们的合金构成第2电极层独立于形成肖特基结的第1电极层形成。
专利文献1日本特开2003-258271号公报
然而，专利文献1所述的用于与p型保护环形成欧姆结的第2电极层中的金属或合金有时会利用动作中的SBD的肖特基界面的发热而与作为第1电极层的肖特基结电极用金属反应，存在使SBD的特性劣化的可能性。此外，在作为第1电极层的肖特基结电极的形成前形成作为第2电极层的欧姆结电极的情况下，SBD的特性可能会劣化。即，由于肖特基结电极形成时的前处理等，使得构成欧姆结电极的Al类合金的一部分离散，并附着于肖特基结电极形成前的纯净的半导体基体的上表面，存在污染肖特基结界面的可能性。如果肖特基结界面被异物污染，则会妨碍均匀的肖特基结的形成，因而SBD的特性会劣化。例如会产生SBD的肖特基势垒高度变动或反向特性劣化等的问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种既能够防止正向电流导致的元件破坏，又能够抑制特性劣化的半导体装置。
本发明的一个方面提供一种半导体装置，其具有：(一)n型半导体基体，其在主面上定义了元件区和包围元件区的周围的外周区；(二)p型保护环，其配置于外周区内，并具有低浓度p型区和高浓度p型区，且高浓度p型区的侧表面和底面被低浓度p型区覆盖而使高浓度p型区不接触半导体基体的n型区，其中，该低浓度p型区以包围元件区的周围的方式配置于半导体基体的上表面，该高浓度p型区的杂质浓度高于低浓度p型区且该高浓度p型区配置于低浓度p型区的内侧；以及(三)欧姆结电极，其与高浓度p型区形成欧姆结。
本发明可提供一种既能够防止正向电流导致的元件破坏，又能够抑制特性劣化的半导体装置。
附图说明
图1是表示本发明第1实施方式的半导体装置的结构的示意性剖面图。
图2是表示本发明第1实施方式而当半导体装置的欧姆结电极的结构例的示意性剖面图。
图3是表示本发明第1实施方式的半导体装置的TLM测定结果的曲线图。
图4是表示比较例的半导体装置的TLM测定结果的曲线图。
图5是表示正向特性的测定结果的曲线图。
图6是用于说明本发明第1实施方式的半导体装置的制造方法的示意性工序剖面图(之1)。
图7是用于说明本发明第1实施方式的半导体装置的制造方法的示意性工序剖面图(之2)。
图8是用于说明本发明第1实施方式的半导体装置的制造方法的示意性工序剖面图(之3)。
图9是用于说明本发明第1实施方式的半导体装置的制造方法的示意性工序剖面图(之4)。
图10是用于说明本发明第1实施方式的半导体装置的制造方法的示意性工序剖面图(之5)。
图11是用于说明本发明第1实施方式的半导体装置的制造方法的示意性工序剖面图(之6)。
图12是用于说明本发明第1实施方式的半导体装置的制造方法的示意性工序剖面图(之7)。
图13是用于说明本发明第1实施方式的半导体装置的制造方法的示意性工序剖面图(之8)。
图14是表示本发明第2实施方式的半导体装置的结构的示意性剖面图。
图15是表示本发明第2实施方式的半导体装置的结构的示意性俯视图。
图16是表示本发明第2实施方式的半导体装置的另一结构的示意性剖面图。
图17是表示本发明第3实施方式的半导体装置的结构的示意性剖面图。
标号说明
1：半导体装置，10：半导体基体，11：半导体衬底，12：半导体层，20：保护环，21：低浓度p型区，22：高浓度p型区，25：p型区，30：欧姆结电极，31：第1扩散阻挡金属层，32：第2扩散阻挡金属层，40：肖特基结电极，50：焊盘电极，60：背面电极，70：层间绝缘膜，80：第1保护膜，90：第2保护膜，100：有缘区，101：元件区，102：外周区。
具体实施方式
接着，参照附图说明本发明的实施方式。在以下附图的描述中，对于相同或相似的部分赋予相同或相似的符号。其中，应留意附图为示意性内容，各层的厚度比率等与现实情况不同。因此，应参考以下说明判断具体的厚度和尺寸。另外，附图彼此之间当然也包括相互的尺寸关系和比率不同的部分。
另外，以下所示的实施方式举例示出用于具体实现本发明的技术思想的装置和方法，本发明的实施方式中的结构部件的材质、形状、结构、配置等不限于以下所述内容。本发明的实施方式可以在权利要求书的范围内施加各种变更。
(第1实施方式)
本发明第1实施方式的半导体装置1如图1所示，具有：n型半导体基体10，其在主面上定义了元件区101和包围元件区101的周围的外周区102；p型保护环20，其配置于外周区102；以及欧姆结电极30，其配置于半导体基体10上。在半导体装置1的元件区101形成有半导体元件。而且，利用配置于外周区102上的保护环20，缓和在元件区101端部处的电场集中。由此，可防止电场集中所导致的半导体元件的破坏。
半导体基体10是在高浓度n型半导体衬底11上层叠作为漂移层的低浓度n型半导体层12得到的结构。半导体层12从元件区101一直到外周区102连续地形成。这里，半导体基体10由SiC构成。
保护环20具有以包围元件区101的周围的方式呈环形状配置于半导体基体10的上表面的低浓度p型区21、以及配置于低浓度p型区21的内侧且杂质浓度被设定为高于低浓度p型区21的高浓度p型区22。高浓度p型区22的侧表面和底面被低浓度p型区21覆盖，并且高浓度p型区22不接触半导体基体10的n型区。
欧姆结电极30与保护环20的高浓度p型区22形成欧姆结而电连接。
半导体装置1具有配置于半导体基体10的上表面，且与元件区101形成肖特基结的肖特基结电极40。肖特基结电极40延伸至外周区102，肖特基结电极40的端部与形成于保护环20内的高浓度p型区22的元件区侧的上表面接触。作为肖特基结电极40的材料，例如可使用钼(Mo)、钛(Ti)、镍(Ni)等。
在半导体装置1上以覆盖肖特基结电极40的上表面的方式配置有欧姆结电极30。而且，在肖特基结电极40的外侧，欧姆结电极30和高浓度p型区22形成欧姆结。
此外，在与配置有肖特基结电极40的主面(以下称之为“表面”)相对的半导体基体10的另一个主面(以下称之为“背面”)配置有背面电极60。背面电极60构成为具有由与半导体基体10形成欧姆结的金属或金属化合物构成的第1背面金属层61、以及由金属层叠体等构成的焊盘用的第2背面金属层62的层叠结构。例如，可以将Ni膜和Ni硅化物膜等的第1背面金属层61和Ti膜、Ni膜、Pd膜、Ag膜、Au膜等的第2背面金属层62用于背面电极60。
另一方面，在欧姆结电极30的上表面以覆盖半导体基体10的表面的方式配置有焊盘电极50。作为焊盘电极50的材料，例如可使用Al、Ti、Ni、Au等。
即，将焊盘电极50与背面电极60分别作为阳电极和阴电极的SBD形成于元件区101。保护环20用于缓和由于施加给阳电极的反向电压而产生的元件区101的肖特基结区域端部处的电场集中。由此，能够防止电场集中所导致的SBD的破坏。
保护环20是将高浓度p型区22配置于低浓度p型区21的上部的一部分而得到的结构。即，以使得高浓度p型区22不接触半导体层12的n型区的方式，利用低浓度p型区21覆盖高浓度p型区22的侧表面和底面。如上，结晶缺陷较多的高浓度p型区22被从漂移区遮断，因此如后所述，能够抑制在施加反向电压时产生的漏电流的增大。高浓度p型区22的上表面的至少一部分在半导体基体10的表面露出，在该露出的区域内，欧姆结电极30和高浓度p型区22形成欧姆结。
低浓度p型区21的杂质浓度被设定为使得由于保护环20形成时的杂质注入而产生半导体基体10的冲击不会影响形成于元件区101的半导体元件的特性的范围内。例如，低浓度p型区21的杂质浓度被设定为1.0×1016～1.0×1018atoms/cm3左右。
另一方面，以尽可能降低形成欧姆结的欧姆结电极30与高浓度p型区22的接触电阻的方式，设定高浓度p型区22的杂质浓度。优选欧姆结电极30与高浓度p型区22的接触电阻在1.0×10-3Ω·cm2以下。此时，高浓度p型区22的杂质浓度例如为5.0×1019～2.0×1020atoms/cm3左右。
在半导体装置1中，如果施加给形成于保护环20与作为n型区的漂移区之间的接触面上的PN结的电压达到了动作电压，则会从PN结对漂移区注入少数载流子。此时，如果欧姆结电极30与保护环20的高浓度p型区22形成了欧姆结，则在施加给半导体装置1的正向电压到达PN结的动作电压的时刻开始载流子的注入。
如果少数载流子向肖特基结电极40下方的漂移区扩散，则会引起传导度调制，半导体装置1的串联电阻降低，可抑制正向电压的上升。其结果，能够防止浪涌电流等造成的SBD的破坏。
另外，保护环20的深度和宽度可根据半导体装置1的结构和所要求的耐压等适当设定。
另外，欧姆结电极30优选采用图2所示的将第1扩散阻挡金属层31与第2扩散阻挡金属层32层叠得到的结构。第1扩散阻挡金属层31配置于肖特基结电极40的上表面，用于防止构成肖特基结电极40的金属的扩散。例如在肖特基结电极40由Mo膜构成的情况下，第1扩散阻挡金属层31使用Ni膜。第1扩散阻挡金属层31与高浓度p型区22形成欧姆结。此外，第2扩散阻挡金属层32配置于第1扩散阻挡金属层31之上，用于防止构成焊盘电极50的金属的扩散。例如在焊盘电极50由Al膜构成的情况下，第2扩散阻挡金属层32使用Ti膜。
在图1所示的半导体装置1中，层间绝缘膜70配置于外周区102的外缘部。层间绝缘膜70以包围元件区101的方式配置于半导体基体10的上表面。层间绝缘膜70例如为氧化硅膜等。在俯视观察时，保护环20的外缘部与层间绝缘膜70在层间绝缘膜70的元件区侧重合。以下，将未被层间绝缘膜70覆盖的元件区101和外周区102的一部分称作“有缘区100”。亦即，在有缘区100的外侧，半导体基体10的上表面被层间绝缘膜70覆盖。
如图1所示，优选肖特基结电极40的外缘部与有缘区100内的保护环20的一部分重合。通过使肖特基结电极40的端部在有缘区100内与保护环20的端部重叠，从而能够完全防止作为肖特基结界面的元件区101的露出。因此，例如在半导体装置1的制造工序中形成了肖特基结电极40后，肖特基结电极40成为掩模，而元件区101的表面不会被蚀刻。
如图1所示，欧姆结电极30从高浓度p型区22一直到层间绝缘膜70的有缘区侧的侧表面和层间绝缘膜70的上表面为止连续地形成。通过从有缘区100一直到层间绝缘膜70的上表面配置欧姆结电极30，从而能够完全防止有缘区100的露出。因此，能够防止水等浸入到有缘区100与肖特基结电极40之间的界面以及有缘区100与欧姆结电极30之间的界面。此外，能够使得对有缘区100与肖特基结电极40之间的界面以及有缘区100与欧姆结电极30之间的界面施加的电压变得均匀。
另外，优选在层间绝缘膜70的上表面上，欧姆结电极30的外缘部位于俯视观察时比保护环20的外缘部靠内侧的位置处。其原因在于，为了在保护环20的外侧形成场限环(Field Limiting Ring：FLR)的情况下抑制半导体装置1的耐压降低。如果欧姆结电极30延伸至FLR的上方，则耗尽层会延伸至设计程度以上，导致耐压降低。为了防止这种情况，欧姆结电极30的外缘部被设定在比保护环20的外缘部靠内侧的位置处。
在半导体装置1的制造过程中，如后所述，在室温下进行形成保护环20的低浓度p型杂质注入和高浓度p型杂质注入。此后，利用活化退火形成保护环20。
为了使浓度p型区22和欧姆结电极30形成欧姆结，高浓度p型区22的表面杂质浓度必须达到欧姆结形成所需的浓度。于是，通过以下的方法将高浓度p型区22的表面杂质浓度调整为最大。
首先，在室温条件下使用离子注入法进行对半导体基体10的杂质注入。接着进行活化退火。此后，为了去除已进行离子注入和活化退火的半导体基体10的表面损伤，利用热氧化法形成热氧化膜。亦即，半导体基体10的表面损伤层被氧化而成为氧化膜。接下来，利用使用氢氟酸混合液的湿蚀刻去除氧化膜。
接着，通过热氧化形成作为层间绝缘膜70的下层侧的热氧化膜，在热氧化膜上通过CVD法形成作为层间绝缘膜70的上层侧的CVD氧化膜。此后，光蚀刻技术和湿蚀刻技术选择性去除有缘区100上的CVD氧化膜和热氧化膜，使半导体基体10上的相当于有缘区100的区域的表面露出。
这里，在通过热氧化而被氧化的半导体基体10的表面上，高浓度p型区22的表面的热氧化速度比低浓度p型区21的表面和半导体层12的表面的热氧化速度快，通过热氧化形成的氧化膜厚变厚。亦即，通过湿蚀刻而露出的高浓度p型区22的表面的位置向比有缘区100中的其他区域的表面位置靠半导体基体10的内部侧的位置后退。预先调整注入分布，以使得在通过该热氧化而形成氧化膜并去除了氧化膜后，露出的高浓度p型区22的表面的杂质浓度成为与欧姆结电极30形成欧姆结的浓度。此外，在欧姆结电极30形成前，通过干蚀刻去除形成于高浓度p型区22表面的自然氧化膜。此时，还考虑到高浓度p型区22表面略微被蚀刻而表面后退的情况，一并调整注入分布。
例如，基于高浓度p型区22的杂质注入时的表面浓度为2.0×1020atoms/cm3，从表面进入半导基体内部50nm的位置处的杂质浓度为10×1020atoms/cm3的注入分布，进行离子注入。其原因在于，通过基于用于去除损伤的热氧化的氧化膜形成和基于湿蚀刻的氧化膜去除、作为层间绝缘膜70的氧化膜形成和基于湿蚀刻的有缘区100的氧化膜去除、以及欧姆结电极30形成前的干蚀刻，使得高浓度p型区22的表面相比于杂质注入时的位置向半导体基体10内部后退了50nm。通过上述的注入分布，正好10.0×1020atoms/cm3的浓度位置在表面露出。另外，低浓度p型区21在注入浓度为10.0×1018atoms/cm3、且深度为1μm左右的深度方向上成为平坦的注入分布，不会受到氧化对表面位置后退的影响。另外，低浓度p型区21与半导体层12的未注入区域的氧化速度大致相同。
作为比较例，如下示出高浓度p型区22与欧姆结电极30形成欧姆结时的TLM测定结果。图3是高浓度p型区22的表面浓度为1.0×1020atoms/cm3时的测定结果。电流对于电压的曲线示出线形，而相对于TLM电极间隔的电阻值为一定的，因而可知已形成了欧姆结。此时高浓度p型区22与欧姆结电极30之间的接触电阻为5.0×10-4Ω·cm2至1.0×10-3Ω·cm2。
通常，为了在n型半导体基体10上形成保护环20等的p型SiC区域，使用硼(B)和铝(Al)等的p型杂质的离子注入法或外延成长法等。通常在进行了离子注入后，通过惰性环境下的1500℃以上的热处理来使离子活化，形成p型区。
此外，作为用于与p型SiC区域形成欧姆结的金属膜的材料，可使用由Al、Ti、Ni等构成的Al类合金、Ti硅化物、Ni硅化物、金(Au)、铂(Pt)等。利用热处理使这些金属以及金属化合物与p型SIC区域反应，形成欧姆结或降低接触电阻。
此时，如果使与金属接触的部分的p型区的杂质浓度在5.0×1019atoms/cm3以上，则仅通过使p型区与Ni膜接触就能够形成欧姆结。然而，如果使保护环20整体成为5.0×1019atoms/cm3以上的高浓度p型区，则如下所述反向漏电流会增大。如果对半导体基体10高浓度地注入杂质，则即使采取了高温注入等的对策，也能根据经验得知无法完全抑制对于半导体基体10的注入损伤。在杂质注入后，会在半导体基体10的内部产生注入导致的多处缺陷。该缺陷会妨碍形成于p型区与漂移区之间的耗尽层均匀形成，而在施加反向电压时会作为漏电流路径发挥作用。因此，来自缺陷附近的漏电流增大，反向特性显著劣化。
在图1所示的半导体装置1中，以使得不会出现离子注入导致的对半导体基体10的损伤的方式，将降低了杂质浓度的低浓度p型区21形成于保护环20与漂移区接触的区域。另一方面，高浓度p型区22以完全不接触漂移区的方式形成于保护环20的内侧。
由此，高浓度p型区22与欧姆结电极30形成欧姆结，从而保护环20与欧姆结电极30电连接起来。而且，保护环20内的结晶缺陷较多的高浓度p型区22借助于低浓度p型区21而完全与漂移层遮断，因而能够抑制施加反向电压时的漏电流的增加。
图5示出在保护环20上形成低浓度p型区21和高浓度p型区22并形成欧姆结电极30的SBD(A)、以及仅形成低浓度p型区21并形成欧姆结电极30的SBD(B)的正向电压对正向电流的曲线。形成低浓度p型区21和高浓度p型区22并形成欧姆结电极30的SBD(A)相比于仅形成低浓度p型区21且形成欧姆结电极30的SBD(B)而言，能够抑制正向电流IF较大的区域的电压上升。即，形成低浓度p型区21和高浓度p型区22且形成欧姆结电极30的SBD(A)在被施加了正向浪涌电流时，可抑制电压的上升，半导体装置1的正向浪涌电流耐量提升。
以下，参照附图，说明本发明第1实施方式的半导体装置1的制造方法。另外，以下所述的半导体装置1的制造方法仅为一例，包括其变形例在内，可通过上述以外的各种制造方法实现，这是不言自明的。
首先，如图6所示，在由SiC构成的n型半导体衬底11上形成n型半导体层12，构成半导体基体10。例如，半导体衬底11是衬底比电阻为0.02Ω·cm左右的n型SiC衬底，半导体层12是在半导体衬底11上外延成长的膜厚为5～10μm且杂质浓度为5.0×1015～15.0×1015atoms/cm3左右的SIC半导体层。
接着，在半导体基体10的上表面形成注入贯通氧化膜(省略图示)。然后，将以使得在注入贯通氧化膜上对注入部分开孔的方式布局的光致抗蚀膜作为掩模，在保护环20的形成区域离子注入p型杂质。由此，如图7所示，形成了低浓度p型区210。例如，将Al等的p型杂质在室温条件下注入到半导体层12的上部的一部分。此后，去除用于离子注入的掩模的光致抗蚀膜。
另外，还可以通过使半导体装置1成为期望的耐压的方式，在保护环20的外侧形成FLR(省略图示)。FLR可通过与保护环20相同的工序形成。然而，也可以按照半导体装置1的结构不同而使得保护环20和FLR的杂质注入条件不同。此外，还可以在保护环20和FLR分别通过各自的工序进行注入用掩模的布局和杂质注入。
接着，在低浓度p型区210的内侧注入用于形成高浓度p型区22的p型杂质。例如，将以在注入贯通氧化膜上对注入部分开孔的方式重新布局的光致抗蚀膜作为掩模，将Al等的p型杂质在室温条件下注入到低浓度p型区210的上部的一部分。即，如图8所示，在低浓度p型区210的内侧形成高浓度p型区220。此时，高浓度p型区220的侧表面和底面被低浓度p型区210覆盖，并且高浓度p型区220不直接接触半导体层12的n型区。此后，去除用于离子注入的掩模的光致抗蚀膜和注入贯通氧化膜。
另外，上述内容示出了在形成低浓度p型区210后形成高浓度p型区220的例子，然而也可以在形成高浓度p型区220后形成低浓度p型区210。此外，作为杂质注入用的掩模，可使用光致抗蚀膜以外的掩模、例如氧化硅等的硬掩模等。
接着，利用活化退火形成保护环20。例如，对半导体基体10涂布由碳、氢、氧构成的溶剂并烧结，或者通过物理气相沉积(PVD)法或化学气相沉积(CVD)法等形成碳层。而且，在氩(Ar)等的惰性环境下进行1600℃～2000℃、1分～15分的热处理，从而使所注入的p型杂质活化。由此，具有周围被低浓度p型区21包围的高浓度p型区22的保护环20形成于半导体基体10的外周区102。此后，通过氧化去除碳层。
接着，通过热氧化使半导体基体10上的损伤层氧化，并通过湿蚀刻将其去除。
接着，作为层间绝缘膜70，在半导体基体10上形成热氧化膜，在热氧化膜上通过CVD法等形成绝缘膜。该绝缘膜例如是氧化硅膜、氮化硅膜、NSG膜、PSG膜等。使用光蚀刻技术和蚀刻技术布局这些热氧化膜和绝缘膜，如图9所示形成层间绝缘膜70，并使有缘区100的半导体基体10的上表面露出。此时使露出的高浓度p型区22的表面浓度在5.0×1019atoms/cm3以上。热氧化膜在基体内部后退，因此此时以使得后退的表面位置的浓度成为目的浓度的方式选择之后的离子注入条件。
接着，作为肖特基结电极40，例如将膜厚50～200nm的MO膜形成于有缘区100内的元件区101。肖特基结电极40在使金属膜成膜后，使用光蚀刻技术和湿蚀刻技术等布局。此时，如图10所示，将肖特基结电极40的端部配置为与保护环20的高浓度p型区22的一部分重合。接着，在惰性气氛气体中或还原气氛气体中进行600℃～650℃、5分～30分的热处理，从而使半导体基体10肖特基结电极40反应并形成肖特基结。
此后，通过逆溅射处理或干蚀刻，对有缘区100内的半导体基体10上的未形成肖特基结电极40的区域、即高浓度p型区22的露出的区域进行蚀刻。由此，去除了形成于高浓度p型区22的上表面的自然氧化膜和不要的物质等，使高浓度p型区22的表面成为适于形成欧姆结的状态。此外，在高浓度p型区22的表面浓度到达注入分布上的目标位置的情况下，进行逆溅射和干蚀刻，直到到达目标位置为止，使较高浓度的表面露出。例如，在氩(Ar)环境下进行几分钟的1000～2000W的干蚀刻。此时，层间绝缘膜70和肖特基结电极40成为掩模，因此表面露出的高浓度p型区22以外的半导体基体10的表面不会被蚀刻。
接着，如图11所示，以接触露出的高浓度p型区22的表面的方式使作为欧姆结电极30的欧姆金属层300成膜。欧姆结电极30可采用图2所示的2层结构。例如，能够作为第1扩散阻挡金属层31使膜厚50～200nm的Ni层成膜，然后作为第2扩散阻挡金属层32使膜厚50～200nm的Ti膜成膜。接着，在欧姆金属层300之上作为焊盘金属层500使膜厚1～10μm的Al膜成膜。欧姆金属层300和焊盘金属层500例如通过溅射法、电子线蒸镀法等形成。
接着，使用光蚀刻技术和湿蚀刻技术或干蚀刻技术布局焊盘金属层500，形成焊盘电极50。进而，同样地布局欧姆金属层300，形成欧姆结电极30。此时，对于焊盘金属层500和欧姆金属层300，既可以使用相同的光掩模连续蚀刻，也可以分别使用光蚀刻技术和蚀刻技术布局。
接着，作为第1保护膜80，通过CVD法以100nm～2μm的膜厚在半导体基体10上形成SiN膜、NSG膜或PSG膜。进而，在第1保护膜80上形成聚酰亚胺膜以作为第2保护膜90。而且，通过光蚀刻技术使肖特基结电极40上的第2保护膜90开孔，然后以第2保护膜90作为掩模，通过干蚀刻对第1保护膜80开孔。由此，焊盘电极50的表面露出，焊盘电极50作为半导体装置1的阳电极而能够与外部电连接。
接着，在半导体基体10的下表面形成背面电极60。通过光致抗蚀膜或保护带等保护半导体基体10的表面，通过湿蚀刻、干蚀刻、磨削、研磨等去除半导体基体10的背面的氧化膜。此后，在去除了氧化膜的半导体基体10的背面通过溅射法、电子线蒸镀法等形成Ni膜。接着，使通过激光退火法而成膜的Ni膜与半导体基体10的背面反应，将作为背面欧姆结电极的Ni硅化物膜形成为第1背面金属层61。由此，半导体基体10的背面与Ni硅化物膜形成欧姆结。接着，使用逆溅射处理和干蚀刻去除形成于Ni硅化物膜上的钝态层，然后通过溅射法和电子线蒸镀法等在第1背面金属层61的表面形成由Ti、Ni、Ag、Au、Pd等构成的第2背面金属层62。由此，形成图13所示的背面电极60，并能够使其作为半导体装置1的阴电极与外部电连接。
另外，作为背面欧姆结电极的Ni硅化物膜还能够通过快速热退火(RTA)处理等的加热处理形成。这种情况下，在从形成层间绝缘膜70的热氧化膜后，或在形成热氧化膜和CVD氧化膜之后，直到使有缘区100的上表面露出的工序为止的期间内，形成Ni硅化物膜。例如通过光致抗蚀膜等保护半导体基体10的表面，在利用湿蚀刻去除了氧化膜的半导体基体10的背面通过溅射法和电子线蒸镀法使Ni膜成膜，在惰性环境或还原环境下进行900℃至1050℃、2分～10分的加热处理。在加热处理后，通过湿蚀刻去除未参与硅化物反应的Ni，仅使所形成的Ni硅化物膜残留于半导体基体10的背面。在形成表面结构后，通过逆溅射处理和干蚀刻去除形成于Ni硅化物膜上的钝态层。此后，通过溅射法和电子线蒸镀法等在Ni硅化物膜的表面形成由Ti、Ni、Ag、Au、Pd等构成的第2背面金属层62。由此，形成图13所示的背面电极60，并能够使其作为半导体装置1的阴电极与外部电连接。
以上完成了半导体装置1。通过上述的半导体装置1的制造方法，保护环20的高浓度p型区22与欧姆结电极30能够形成欧姆结。因此，利用来自形成于保护环20与漂移区之间的PN结的少数载流子注入而实现的漂移区的传导度调制带来的串联电阻的降低，能够抑制施加高电流时的电压上升。即，能够提供一种提升了正向浪涌电流耐量的半导体装置1。
此外，在上述制造方法中通过制造工序条件的控制，高浓度p型区22的最表面以欧姆结形成所需的浓度常时露出，并且仅通过使高浓度p型区22与欧姆结电极30接触就能够形成欧姆结。因而不需要高温的加热处理，因此能够在肖特基结电极40形成后形成欧姆结电极30。因此，不同于在肖特基结电极40的形成前形成欧姆结电极30的情况，通过肖特基结电极40的形成时的前处理等，能够防止构成欧姆结电极30的金属的离散等导致的肖特基结界面被污染的情况，能够获得稳定的SBD特性。
(第2实施方式)
以上说明了形成于半导体装置1的元件区101的半导体元件为SBD的情况。然而，半导体元件不限于SBD。
例如图14所示，本发明对于在SBD的肖特基势垒区具有p型区的结势垒肖特基二极管(JBS)结构的半导体元件形成于元件区101的情况也是有效的。在JBS结构中，在元件区101内以一定间隔配置p型区25。在施加反向电压时，形成于p型区25与n型漂移区的接合部的耗尽层扩张，与临近的形成于p型区25与n型漂移区的接合部的耗尽层连接，完全遮断漂移区的电流路径，从而得到高耐压。通常情况下，在施加反向电压时移动的载流子会在正向动作时被排出。然而，在SIC的情况下，会在p型区25与肖特基结电极40之间形成壁垒而遮断载流子的移动，有时载流子未排出而残留于接合部。其结果，在施加反向电压时形成的耗尽层在正向动作时也未消失，漂移区的空间变小，因此可能招致正向电压的上升。于是，在JBS结构的p型区25的一部分设置与欧姆结电极30形成欧姆结的部分，以能够实现载流子的排出。例如，在p型区25被配置为在俯视观察时从元件区101的端延伸至端的多个条纹形状的情况下，如图15举例所示，使各个条纹的至少一端与保护环20连接。由此，p型区25始终经由保护环20连接到与设置于保护环20内的高浓度p型区22形成欧姆结的欧姆结电极30。因此，能够顺利排出蓄积于接合部的载流子。
此外，在构成为将p型区25配置为彼此远离的多个岛状部件的情况下，如图16所示，在p型区25的内部形成高浓度p型区22。然后，以使得高浓度p型区22在半导体基体10的表面露出的方式布局肖特基结电极40，并配置为使得欧姆结电极30与高浓度p型区22接触。由此，各个p型区25能够与欧姆结电极30形成欧姆结。
在第2实施方式的半导体装置1的制造时，在进行用于形成保护环20和p型区25的杂质注入的情况下，在半导体基体10的半导体层12之上形成注入贯通氧化膜，并且通过光致抗蚀膜形成使注入区域开口的离子注入掩模。另外，按照对半导体装置1要求的特性，分别设定保护环20和p型区25的注入条件。此时，分别进行或部分共同进行离子注入掩模的形成和离子注入。另外，在保护环20内的高浓度p型区22和p型区25配置为多个岛状部件的情况下，如果在各个p型区25内设置了高浓度p型区22，则高浓度p型区22形成为不直接接触n型漂移区。另外，保护环20以及p型区25和高浓度p型区22的杂质注入中的任意一方可优先进行。
(第3实施方式)
如图17所示，在对SBD附加PN结区域，并且将一并设置了肖特基结和PN结的MPS(Merged PIN/Schottky：混合PIN肖特基)结构形成于元件区101的情况下，本发明也是有效的。MPS结构的二极管在被施加较高的正向电流而正向电压上升时，PIN二极管工作，通过积极利用来自PN结的少数载流子注入实现的漂移区的传导度调制，能够抑制正向电压的上升。即，能够提升正向浪涌电流耐量。此外，利用所述效果还能够灵活用于大电流规格的器件结构。
在构成MPS的情况下，将与PIN二极管的p型区25连接的电极独立形成于肖特基结电极40。在p型区25内形成高浓度p型区22，作为配置与p型区25连接的电极的区域。在半导体层12的SBD区域形成肖特基结电极40时，肖特基结电极40的端部位于p型区25的端部与形成于该p型区25的高浓度p型区22之间。如上，通过肖特基结电极40完全覆盖肖特基结界面。接着，形成欧姆结电极30，高浓度p型区22与欧姆结电极30在肖特基结电极40之间形成欧姆结。由此，欧姆结电极30成为与PIN二极管的p型区25连接的电极。因此，能够使PiN二极管工作。
在第3实施方式的半导体装置1的制造时，在进行用于形成保护环20和p型区25的杂质注入的情况下，在半导体基体10的半导体层12上形成注入贯通氧化膜，并且通过光致抗蚀膜形成使注入区域开口的离子注入掩模。另外，按照对半导体装置1要求的特性，分别设定保护环20和p型区25的注入条件。此时，分别进行或者局部共通进行离子注入掩模的形成和离子注入。此外，在保护环20内的高浓度p型区22和p型区25配置为多个岛状部件的情况下，如果在各个p型区25内设置高浓度p型区22，则高浓度p型区22形成为不直接接触n型漂移区。另外，保护环20以及p型区25和高浓度p型区22的杂质注入中的任意一方可优先进行。
如上所述，在不另外形成MPS结构的PIN二极管的p型区25的接触用电极的情况下，也能够欧姆结于p型区25。由此，能够简化制造工序。此外，能够抑制p型区25的接触用电极的形成时的肖特基结界面的污染。
(其他的实施方式)
如上所述通过实施方式描述了本发明，然而应理解为构成该公开内容的一部分的论述和附图并非用于限定本发明。本领域普通技术人员根据该公开内容，能够明确各种替代性实施方式、实施例和运用技术。
例如，上述内容示出了半导体基体10为SiC的情况，而半导体基体10也可以为其他材料、例如硅(Si)。
如上，本发明当然还应包括以上未描述的各种实施方式等。因此，本发明的技术的范围仅应当基于上述说明而根据正确的权利要求书中的发明特定事项加以确定。

Claims (6)

1.一种半导体装置，其特征在于，具有：
n型半导体基体，其在主面上定义了元件区和包围所述元件区的周围的外周区；
p型保护环，其配置于所述外周区内，并具有低浓度p型区和高浓度p型区，且所述高浓度p型区的侧表面和底面被所述低浓度p型区覆盖而使所述高浓度p型区不接触所述半导体基体的n型区，其中，该低浓度p型区以包围所述元件区的周围的方式配置于所述半导体基体的上表面，该高浓度p型区的杂质浓度高于所述低浓度p型区且该高浓度p型区配置于所述低浓度p型区的内侧；
肖特基结电极，其配置于所述元件区的上表面，且与所述半导体基体形成肖特基结；以及
欧姆结电极，其配置于所述肖特基结电极的上表面，与所述高浓度p型区形成欧姆结。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体基体由碳化硅构成。
3.根据权利要求1所述的半导体装置，其特征在于，
该半导体装置还具有焊盘电极，该焊盘电极配置于所述欧姆结电极的上表面，
所述欧姆结电极具有：
第1扩散阻挡金属层，其配置于所述肖特基结电极的上表面，防止构成所述肖特基结电极的金属的扩散；以及
第2扩散阻挡金属层，其配置于所述第1扩散阻挡金属层之上，防止构成所述焊盘电极的金属的扩散。
4.根据权利要求1或3所述的半导体装置，其特征在于，
该半导体装置还具有背面电极，该背面电极配置于所述半导体基体的与配置有所述肖特基结电极的主面相对的另一个主面，肖特基势垒二极管形成于所述元件区。
5.根据权利要求1至3中的任意一项所述的半导体装置，其特征在于，
该半导体装置还具有层间绝缘膜，该层间绝缘膜以包围所述元件区的方式配置于所述外周区的外缘部，
所述欧姆结电极从所述高浓度p型区的上表面一直到所述层间绝缘膜的侧表面和上表面连续地形成。
6.根据权利要求5所述的半导体装置，其特征在于，
所述欧姆结电极的外缘部在所述层间绝缘膜的上表面位于俯视观察时比所述保护环的外缘部靠内侧的位置。
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