CN105742269B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN105742269B
CN105742269B CN201510881338.7A CN201510881338A CN105742269B CN 105742269 B CN105742269 B CN 105742269B CN 201510881338 A CN201510881338 A CN 201510881338A CN 105742269 B CN105742269 B CN 105742269B
Authority
CN
China
Prior art keywords
substrate
lead
hanging lead
seal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510881338.7A
Other languages
English (en)
Other versions
CN105742269A (zh
Inventor
重松亮
重松亮一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN105742269A publication Critical patent/CN105742269A/zh
Application granted granted Critical
Publication of CN105742269B publication Critical patent/CN105742269B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/799Apparatus for disconnecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49544Deformation absorbing parts in the lead frame plane, e.g. meanderline shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/1016Shape being a cuboid
    • H01L2924/10161Shape being a cuboid with a rectangular active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/1016Shape being a cuboid
    • H01L2924/10162Shape being a cuboid with a square active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种半导体装置及半导体装置的制造方法,提高半导体装置的可靠性。半导体装置的制造方法具有以下工序:在相邻的两个密封体(21)间,放入具有与相邻的密封体(21)的间隔大致相等的宽度的夹具(25),从与引线框架(1)的外框(2)相连的基片悬吊引线支撑部(6)切断基片悬吊引线(4)。并且,虽然在基片悬吊引线(4)中形成有切口(5),但该切口(5)配置在与密封体(21)的边(21Y)交叉的位置,在切断基片悬吊引线(4)的工序中,基片悬吊引线(4)在切口(5)的部分被切断。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法,例如,应用于使用了引线框架的树脂密封型半导体装置而有效的技术。
背景技术
在日本特开平5-315525号公报(专利文献1)中,公开了如下构造:为了易于逃脱吸湿水分,较宽地确保模型外周线7的悬吊引线5的宽度的同时,为了防止发生切断基片悬吊引线5时的应力所引起的树脂剥离或破裂,在模型外周线7的外侧,在基片悬吊引线5中设置了贯通孔6。
此外,在日本专利第2536184号公报(专利文献2)中,公开了如下技术:通过悬吊引线13和可拆式辅助悬吊引线110而维持支撑强度的同时,解除在悬吊引线13切断工序中的树脂损害。
现有技术文献
专利文献
专利文献1:日本特开平5-315525号公报
专利文献2:日本专利第2536184号公报
发明内容
本申请发明人正在研究在SOP(小外形封装(Small Outline Package))、SSOP(缩小外形封装(Shrink Small Outline Package))等的小型封装中安装的半导体装置。为了削减成本,这样的小型封装使用各个半导体装置形成区域以矩阵状配置有多个的引线框架而制造。并且,为了增加引线框架内的半导体装置的取得数,在半导体芯片的树脂密封工序中,使用“直通模型(Through mold)方式”。但是,由于将使用“直通模型方式”而密封了半导体芯片的密封体靠近配置,所以在将多个密封体进行单片化时的基片悬吊引线切断工序中,无法使用将管芯与基片悬吊引线的一个面接触、将冲头与另一面接触而切断基片悬吊引线的方法。即,在相邻的密封体间没有放入冲头和管芯的双方的空间。
因此,在本发明人正在研究的半导体装置中,在切断基片悬吊引线的工序中,实施称为“摁着切”的方法。即,是在基片悬吊引线的一侧支撑密封体,从另一侧通过冲头(夹具)而切断基片悬吊引线的方法。
但是,在该方法中,已知由于对密封体施加切断基片悬吊引线时的应力,在基片悬吊引线和密封体的界面上在密封体中产生破裂,半导体装置的可靠性降低。即,通过本发明人的研究而判明了如下情况:通过从破裂部分侵入水分等,产生在密封体内的半导体芯片中形成的布线等腐蚀而导致半导体装置误动作的问题。
其它的课题和新的特征应通过本说明书的描述以及附图而变得明白。
作为一实施方式的半导体装置的制造方法具有以下工序:在相邻的两个密封体间,放入具有与相邻的密封体的间隔大致相等的宽度的夹具,从与引线框架的外框相连的基片悬吊引线支撑部切断基片悬吊引线。并且,虽然在基片悬吊引线中形成有切口,但该切口配置在与密封体的边交叉的位置,在切断基片悬吊引线的工序中,基片悬吊引线在切口部分被切断。
根据上述一实施方式,能够提高半导体装置的可靠性。
附图说明
图1是表示作为一实施方式的半导体装置的制造工序的工艺流程图。
图2是一实施方式的半导体装置的制造工序中的俯视图。
图3是接着图2的半导体装置的制造工序中的俯视图。
图4是在一实施方式的半导体装置的制造工序中使用的树脂密封模具的俯视图。
图5是接着图3的半导体装置的制造工序中的俯视图。
图6是接着图5的半导体装置的制造工序中的俯视图。
图7是接着图6的半导体装置的制造工序中的俯视图。
图8是接着图6的半导体装置的制造工序中的剖视图。
图9(a)是接着图7的半导体装置的制造工序中的剖视图。图9(b)是接着图7的半导体装置的制造工序中的侧视图。
图10是变形例1的半导体装置的制造工序中的俯视图。
图11(a)是变形例2的半导体装置的制造工序中的俯视图。图11(b)是变形例2的半导体装置的制造工序中的剖视图。
图12(a)是变形例3的半导体装置的制造工序中的俯视图。图12(b)是变形例3的半导体装置的制造工序中的剖视图。
具体实施方式
(本申请中的记载方式/基本用语/用法的说明)
在本申请中,实施方式的记载根据需要,为方便而分为多个部分等而记载,但除了特别明示并非如此的情况之外,它们并不是相互独立的分体,无论记载的前后,是单一例的各部分、一方为另一方的一部分详细或者一部分或者全部的变形例等。此外,原则上,同样的部分省略重复的说明。此外,实施方式中的各构成元素除了在特别明示并非如此的情况、理论上被限定于其数目的情况以及从上下文明确并非如此的情况之外,也不是必须的。
同样在实施方式等的记载中,关于材料、组成等,即使是“由A构成的X”等,除了在特别明示并非如此的情况以及从上下文明确并非如此的情况之外,并不排除包括A以外的元素。例如,关于成分而言,是“将A作为主要的成分而包含的X”等的含义。例如,即使是“硅构件”等,也并不限定于纯粹的硅,理所当然还包括SiGe(硅锗)合金或其它将硅作为主要的成分的多合金、包括其它的添加物等的构件。此外,即使是镀金、Cu层、镀镍等,除了特别明示并非如此的情况之外,设为除了纯粹的之外,分别包括将金、Cu、镍等作为主要的成分的构件。
进一步,在涉及到特定的数值、数量时,在特别明示并非如此的情况、理论上被限定为该数目的情况以及从上下文明确并非如此的情况之外,既可以是超过该特定的数值的数值,也可以是小于该特定的数值的数值。
此外,在实施方式的各图中,相同或者同样的部分由相同或者相似的标记或者参照号表示,原则上不重复说明。
此外,在附图中,反而会变得麻烦的情况下或者与空隙的区别明确的情况下,即使是剖面,也存在省略影线等的情况。与此相关,在通过说明等而清楚的情况下等,即使是俯视时关闭的孔,也存在省略背景的轮廓线的情况。进一步,即使不是剖面,为了明示不是空隙或者明示区域的边界,有时会附加影线或圆点图案。
(实施方式)
〈半导体装置的制造方法〉
关于本实施方式的半导体装置(半导体集成电路装置)的制造方法,使用图1至图9进行说明。图1是表示本实施方式的半导体装置的制造工序的工艺流程图。图2至图9是本实施方式的半导体装置的制造工序中的俯视图或者剖视图。在俯视图中,将纸面的横向作为X方向、将纵向作为Y方向来进行说明。X方向和Y方向是相互正交的方向。
图2表示在图1所示的工艺流程图的“引线框架以及半导体芯片的准备”工序(S1)中的、引线框架1的准备工序。引线框架1具有在X方向以及Y方向上以矩阵状配置的多个单位半导体装置形成区域UT。例如,单位半导体装置形成区域UT沿X方向配置有36行、沿Y方向配置有7列,在引线框架1中,配置有252个单位半导体装置形成区域UT。
在图2中,表示构成1个组的3个单位半导体装置形成区域UT。即,在引线框架1的X方向上,配置有12个组,在Y方向上,沿X方向配置的12个组配置有7列。构成1个组的3个单位半导体装置形成区域UT的周围被外框2包围。在相邻的单位半导体装置形成区域UT间,基片悬吊引线支撑部6以及密封条(dam bar)支撑部7从沿X方向延伸的外框2沿Y方向延伸。
在单位半导体装置形成区域UT的中心,配置有用于搭载后述的半导体芯片的大致四边形的基片3。基片悬吊引线4从基片3的沿Y方向延伸的两个边分别沿X方向延伸,基片悬吊引线4与从引线框架1的外框2延伸的基片悬吊引线支撑部6连接。基片悬吊引线4从基片3以相等的宽度向基片悬吊引线支撑部6延伸,但在与基片悬吊引线支撑部6连接的部分具有切口5。切口5是大致半圆形,形成有切口5的部分(窄部)的基片悬吊引线4的宽度比与基片3连接的部分的基片悬吊引线4的宽度窄(小)。此外,形成有切口5的部分的基片悬吊引线4的宽度在基片悬吊引线4的全域中最窄(小)。进一步,切口5只在沿X方向延伸的基片悬吊引线4的两个边4a以及4b内的一个边4a形成,在另一个边4b没有形成。在图2的X方向上,2条基片悬吊引线4从基片3沿相反方向延伸,但在双方的基片悬吊引线4中设置有上述的切口5。此外,基片悬吊引线4在X方向上从基片悬吊引线支撑部6左右延伸。
在Y方向上,在基片3的两侧分别配置有多条引线8,多条引线8沿Y方向延伸。各引线8的一端沿基片3的沿X方向延伸的两个边配置,另一端连接到外框2。此外,多条引线8连接到沿X方向延伸的密封条9,密封条9在其两端连接到基片悬吊引线支撑部6和密封条支撑部7。多个引线8通过密封条9而相互连结,进一步,与基片悬吊引线支撑部6以及密封条支撑部7连结。
引线框架例如由富铜的铜类的素材或者富铁的铁类的素材形成。
接着,准备图1所示的工艺流程图的“引线框架以及半导体芯片的准备”工序(S1)中的半导体芯片10。虽然在图3中表示俯视图,但半导体芯片10由大致具有长方体的形状的硅(Si)基板构成,在硅基板的大致四边形的主面形成有多个半导体元件、多个布线以及多个焊盘11。即,在半导体芯片10的主面形成有多个半导体元件、多个布线以及多个焊盘。焊盘11经由布线而与半导体元件进行电连接。
图3表示图1所示的工艺流程图的“管芯键合(die bonding)”工序(S2)以及“引线键合”工序(S3)。
首先,将半导体芯片10搭载在引线框架1的基片3上,通过未图示的粘结剂而将半导体芯片10粘结到基片3。接着,将半导体芯片10的焊盘11和引线8的一端通过金属线12而连接。通常,1个焊盘11和1个引线8通过1条金属线12而连接,但也可以使用2条金属线12将两个焊盘11与1个引线8进行连接。作为金属线11,能够使用铜线或者金线。
图4以及图5表示图1所示的工艺流程图的“树脂密封”工序(S4)。图4是树脂密封模具15的俯视图。在树脂密封模具15中,形成有柱塞(树脂填充部)16、流槽(Runner)部17、门(gate)部18、腔部19以及直通门(Through gate)部20。进一步,在直通门部20的末端,腔部19以及直通门部20连续地连接有多个。即,连接有与流槽部17串联连接的多个腔部19。并且,在1个柱塞16中,由与流槽部17串联连接的多个腔部构成的列连接有3列。
注入到柱塞16的密封树脂(Resin)经由流槽部17以及门部18而注入到腔部19,进一步,经由直通门部20而注入到下一个腔19。并且,密封树脂逐次地经由直通门部20而注入到腔部19,腔部通过密封树脂而被充满。密封树脂例如由环氧树脂构成。在X方向上,在连通到柱塞16的第二个以后的腔部19中,被注入通过了第一个腔部19的密封树脂。注入到第二个腔部19的密封树脂经由第一个腔部19而从柱塞16被注入。将这样的密封树脂的注入方式称为“直通模型”,具有能够增加在树脂密封模具15内能够配置的腔部19的数目的特征。换言之,能够增加在1片引线框架1中能够配置的单位半导体装置形成区域UT的数目。
树脂密封模具15由上部模具和下部模具构成,在上部模具和下部模具间插入完成了“引线键合”工序(S3)的引线框架1,在腔部19中有图3的半导体芯片10、基片3、金属线12以及引线8的一部分。例如,柱塞形成在下部模具中,腔19形成在上部模具和下部模具的双方中。流槽部17、门部18以及直通门部20例如形成在下部模具中,但也可以形成在上部模具和下部模具的双方中。
图5是完成了“树脂密封”工序(S4)的引线框架1的俯视图。密封体21覆盖半导体芯片10、基片3、基片悬吊引线4、金属线12以及引线8的一部分。沿X方向延伸的密封体21的两个边21X、21X比密封条9位于半导体芯片10侧。进一步,密封体21覆盖基片悬吊引线4,沿Y方向延伸的密封体21的两个边21Y、21Y与在基片悬吊引线4中设置的切口5交叉。在图5中,表示密封体21的外形线,但该外形线表示上部模具和下部模具的贴合面中的密封体21的外形。换言之,是密封体21接触的、基片悬吊引线4的上表面或者下表面的外形。
此外,如图5所示,在相邻的密封体21间或者密封体21的两侧形成有门部树脂体22。门部树脂体22形成在与图4所示的门部18或者直通门部20对应的位置。门部树脂体22的树脂厚比腔部21的树脂厚薄。
图6表示图1所示的工艺流程图的“引线分离”工序(S5)。如图6所示,将引线8间、引线8和基片悬吊引线支撑部6间、以及引线8和密封条支撑部7间的密封条9进行切断。进一步,将引线8和外框2间进行分离。若经过该“引线分离”工序(S5),则多个引线8进行电分离。另外,例如,在密封条9的切断中,能够将管芯直接与引线框架1的上表面接触、将冲头直接与下表面接触而切断。
接着,虽然未图示,但实施图1所示的工艺流程图的“引线成形”工序(S6)。如图9所示,将从引线8的密封体21露出的部分以引线8的前端比密封体21的下表面位于下侧的方式,以鸥翼型(L字形)成形。
图7表示图1所示的工艺流程图的“基片悬吊引线切断”工序(S7)。通过在相邻的密封体21间放入夹具(冲头)25,并按压引线框架1的基片悬吊引线支撑部6,从而将基片悬吊引线4从基片悬吊引线支撑部6分离(切断)。
图8表示在通过夹具25而切断基片悬吊引线4时的剖视图。密封体21具有主面21A和背面21B。例如,主面21A对应于半导体芯片10的主面侧。密封体21的背面21B侧配置在作为支撑体的管芯(支撑台)26的上方,通过从密封体21的主面21A侧通过夹具25以按压力F按压基片悬吊引线支撑部6,从而将基片悬吊引线4从基片悬吊引线支撑部6切断(分离)。如图8所示,将在从密封体21的主面侧21A放入切断用的夹具25时,以背面侧21B不支撑基片悬吊引线支撑部6而是支撑了密封体21的背面21B的状态,从基片悬吊引线支撑部6切断基片悬吊引线4的方法称为“掠过式切断”。
这里,由于需要放入夹具25,所以相邻的密封体21的间隔W1需要大于夹具25的宽度W2(W1>W2)。此外,以密封体21不会被夹具25损失的方式,还考虑夹具25和密封体21的间隙而设定密封体21的间隔W1。但是,相邻的密封体21的间隔W1缩窄到不能从密封体21的背面侧21B碰到与夹具25同样的夹具的程度。即,相邻的密封体21的间隔W1比夹具25的宽度W2的2倍窄(小)(W1<2×W2)。
另外,如图7所示,在从基片悬吊引线支撑部6切断基片悬吊引线4时,通过夹具25从密封体21还切断门部树脂体22。即,在图1所示的工艺流程图的“基片悬吊引线切断”工序(S7)中,从密封体21还去除门部树脂体22。但是,两者也可以通过其它工序而实施。通过经过该“基片悬吊引线切断”工序(S7),能够将半导体装置进行单片化。
如图7以及图8中所说明,由于在基片悬吊引线4中加入切口5,所以该部分作为切口而作用,能够通过与切口5对应的部分(窄部)而从基片悬吊引线支撑部6切断基片悬吊引线4。即,能够以小的应力而将基片悬吊引线4从基片悬吊引线支撑部6分离(切断)。此外,由于密封体21的边21Y与切口5交叉,所以基片悬吊引线4沿边21Y而被切断。因此,在俯视图中,能够作为基片悬吊引线4不从边21Y突出的构造。换言之,能够降低基片悬吊引线4的突出量。这样,由于能够以小的按压力来切断基片悬吊引线4,所以能够防止在密封体21中发生破裂,能够防止(降低)水分侵入密封体21内部,能够提供可靠性高的半导体装置。
图9(a)是进行了单片化的半导体装置的Y方向上的剖视图,图9(b)是X方向上的半导体装置的侧视图。
如图9(a)所示,半导体装置具有半导体芯片10、基片3、多个引线8、多个金属线12以及密封体21。半导体芯片10通过未图示的粘结剂而被粘结在基片3上,在半导体芯片10的主面形成的多个焊盘11通过金属线12而与引线8进行电连接。基片3、半导体芯片10、多个金属线12以及多个引线8通过密封体21而被密封。
图9(b)所示的基片悬吊引线4从密封体21的侧面露出。在露出部中,基片悬吊引线4大致具有四边形。这意味着基片悬吊引线4的俯视形状是通过冲压(Press)加工而被加工,而不是通过蚀刻加工而被加工。即,基片悬吊引线4沿厚度方向具有两个平坦的侧面。
<变形例1>
图10是表示图2所示的引线框架的变形例的俯视图。与上述实施方式的引线框架1相比,虽然切口5的构造不同,但其它的部分是同样的,标注与上述实施方式同样的标记,省略其说明。在图10中,将变形例1的引线框架的标记记载为“1A”。此外,仅图示了相当于引线框架1A的单位半导体装置形成区域UT的部分。
如图10所示,从基片3沿X方向延伸的基片悬吊引线4具有两个边4a以及4b,在基片悬吊引线4与基片悬吊引线支撑部6连接的部分设置有两个切口5a以及5b。两个切口5a以及5b大致为半圆形,在边4a中设置有切口5a,在边4b中设置有切口5b。两个切口5a以及5b在Y方向上配置在对应的位置,该部分(窄部)的基片悬吊引线4的宽度比与基片3相连的部分的基片悬吊引线4的宽度窄(小)。当然,在X方向上,在从基片部3延伸的2条基片悬吊引线4中形成有上述的切口5a以及5b。
此外,在图10中表示密封体21的外形,与上述实施方式同样地,沿Y方向延伸的密封体21的两个边21Y、21Y与切口5a以及5b交叉。换言之,密封体21的两个边21Y、21Y与基片悬吊引线4的窄部交叉。
由于在基片悬吊引线4的两个边4a以及4b中分别加入切口5a以及5b,所以与上述实施方式相比,能够以更小的应力而切断基片悬吊引线4,能够防止在密封体21中发生破裂。
<变形例2>
图11(a)以及图11(b)是表示图2所示的引线框架的变形例的俯视图以及剖视图。与上述实施方式的引线框架1相比,虽然切口5的构造不同,但其它的部分是同样的,标注与上述实施方式同样的标记,省略其说明。在图11(a)以及图11(b)中,将变形例1的引线框架的标记记载为“1B”。此外,仅图示了相当于引线框架1B的单位半导体装置形成区域UT的部分。
如图11(a)以及图11(b)所示,从基片3沿X方向延伸的基片悬吊引线4具有两个边4a以及4b,在基片悬吊引线4与基片悬吊引线支撑部6连接的部分,从边4a遍及至边4b而设置有大致具有半圆形的剖面的槽5c。此外,基片悬吊引线4具有主面4c和背面4d,槽5c形成在主面4c。在槽5c的形成部中基片悬吊引线4的厚度比与基片3相连的部分的基片悬吊引线4的厚度薄(小)。在基片悬吊引线4中,与基片3相连的部分能够称为“厚部”,槽5c的形成部称为“薄部”。当然,在X方向上,在从基片部3延伸的2条基片悬吊引线4中形成有上述的槽5c。另外,槽5c的剖面构造也可以是V字型或者U字型等。
此外,在图11(a)中表示密封体21的外形,与上述实施方式同样地,沿Y方向延伸的密封体21的两个边21Y、21Y与槽5c交叉。换言之,密封体21的两个边21Y、21Y与基片悬吊引线4的薄部交叉。
由于在基片悬吊引线4和基片悬吊引线支撑部6的边界部分,在基片悬吊引线4中形成有槽5c,所以能够以小的应力而切断基片悬吊引线4,能够防止在密封体21中发生破裂。
<变形例3>
图12(a)以及图12(b)是表示图2所示的引线框架的变形例的俯视图以及剖视图。与上述实施方式的引线框架1相比,虽然切口5的构造不同,但其它的部分是同样的,标注与上述实施方式同样的标记,省略其说明。在图10中,将变形例1的引线框架的标记记载为“1C”。此外,仅图示了相当于引线框架1B的单位半导体装置形成区域UT的部分。变形例3的引线框架1C成为将变形例1和变形例2进行了组合的构造。
如图12(a)以及图12(b)所示,从基片3沿X方向延伸的基片悬吊引线4具有两个边4a以及4b,在基片悬吊引线4与基片悬吊引线支撑部6连接的部分设置有两个切口5a以及5b。两个切口5a以及5b大致为半圆形,在边4a中设置有切口5a,在边4b中设置有切口5b。两个切口5a以及5b在Y方向上配置在对应的位置,该部分(窄部)的基片悬吊引线4的宽度比与基片3相连的部分的基片悬吊引线4的宽度窄(小)。进一步,在基片悬吊引线4与基片悬吊引线支撑部6连接的部分,从边4a遍及至边4b而设置有大致具有半圆形的剖面的槽5c。此外,基片悬吊引线4具有主面4c和背面4d,槽5c形成在主面4c。在槽5c的形成部中基片悬吊引线4的厚度比与基片3相连的部分的基片悬吊引线4的厚度薄(小)。在基片悬吊引线4中,与基片3相连的部分能够称为“厚部”,槽5c的形成部称为“薄部”。当然,在X方向上,在从基片部3延伸的2条基片悬吊引线4中形成有上述的槽5c。另外,槽5c的剖面构造也可以是V字型或者U字型等。此外,槽5c和切口5a以及5b配置在对应的位置。
此外,在图12(a)中表示密封体21的外形,与上述实施方式同样地,沿Y方向延伸的密封体21的两个边21Y、21Y与切口5a及5b以及槽5c交叉。换言之,密封体21的两个边21Y、21Y与基片悬吊引线4的窄部以及薄部交叉。切口部5a或者5b也可以只形成一方。
由于在基片悬吊引线4的两个边4a以及4b中分别加入切口5a以及5b,进一步,在形成有切口5a以及5b的部分还形成槽5c,所以与上述实施方式相比,能够以更小的应力而切断基片悬吊引线4,能够防止在密封体21中发生破裂。
以上,基于实施方式具体说明了由本申请发明人所完成的发明,但本发明并不限定于所述实施方式,在不脱离其要旨的范围内能够进行各种变更是理所当然的。
附图标记说明
1 引线框架
2 外框
3 基片
4 基片悬吊引线
4a、4b 边
4c 主面
4d 背面
5、5a、5b 切口
5c 槽
6 基片悬吊引线支撑部
7 密封条支撑部
8 引线
9 密封条
10 半导体芯片
11 焊盘
12 金属线
15 树脂密封模具
16 柱塞
17 流槽部
18 门部
19 腔部
20 直通门部
21 密封体
21A 主面
21B 背面
21Y 边
22 门部树脂体
25 夹具(冲头)
26 管芯(支撑台)
UT 单位半导体装置形成区域。

Claims (25)

1.一种半导体装置,其特征在于,包括:
基片,具有第一边、与所述第一边相反侧的第二边、与所述第一边及所述第二边交叉的第三边以及与所述第三边相反侧的第四边;
第一基片悬吊引线,仅在所述基片的所述第一边连接有1条;
第二基片悬吊引线,仅在所述基片的所述第二边连接有1条;
多个引线,配置在所述基片的周边;
半导体芯片,搭载在所述基片上,且具有形成有多个焊盘的主面;
多个金属线,连接所述多个焊盘和所述多个引线;以及
密封体,通过树脂将所述基片、所述第一基片悬吊引线及所述第二基片悬吊引线的一部分、所述多个引线各自的一部分、所述半导体芯片以及所述多个金属线密封,
所述密封体包括与所述基片的所述第一边相对的第一侧面、与所述基片的所述第二边相对的第二侧面、与所述基片的所述第三边相对的第三侧面以及与所述基片的所述第四边相对的第四侧面,
所述第一基片悬吊引线的一端连接到所述基片的所述第一边,
所述第一基片悬吊引线的另一端在所述密封体的所述第一侧面露出,
所述第二基片悬吊引线的一端连接到所述基片的所述第二边,
所述第二基片悬吊引线的另一端在所述密封体的所述第二侧面露出,
所述第一基片悬吊引线的另一端的第一露出部在侧视时,相比所述密封体的所述第三侧面,配置在所述密封体的所述第四侧面的附近,
所述第二基片悬吊引线的另一端的第二露出部在侧视时,相比所述密封体的所述第四侧面,配置在所述密封体的所述第三侧面的附近。
2.如权利要求1所述的半导体装置,其中,
所述密封体内的所述第一基片悬吊引线的宽度在所述基片的所述第一边的延伸方向上比所述第一露出部的宽度大。
3.如权利要求2所述的半导体装置,其中,
所述密封体内的所述第二基片悬吊引线的宽度在所述基片的所述第二边的延伸方向上比所述第二露出部的宽度大。
4.如权利要求1所述的半导体装置,其中,
所述第一基片悬吊引线的另一端在所述第一边的延伸方向上的宽度在俯视时在从所述基片的所述第一边朝向所述密封体的所述第一侧面的方向上减小,
所述第二基片悬吊引线的另一端在所述第二边的延伸方向上的宽度在俯视时在从所述基片的所述第二边朝向所述密封体的所述第二侧面的方向上减小。
5.如权利要求1所述的半导体装置,其中,
所述第一基片悬吊引线在俯视时在与所述第三侧面相对的长边形成有与所述第一侧面相接的第一切口部,
所述第二基片悬吊引线在俯视时在与所述第四边相对的长边具有与所述第二侧面相接的第二切口部。
6.如权利要求1所述的半导体装置,其中,
所述多个引线包括第一引线和第二引线,
所述第一引线与所述基片的第三边相对地配置,
所述第二引线与所述基片的第四边相对地设置,
所述半导体芯片的所述多个焊盘包括第一焊盘和第二焊盘,
所述第一焊盘与所述第一引线相对地配置,
所述第二焊盘与所述第二引线相对地配置,
所述多个金属线包括第一金属线和第二金属线,
所述第一引线和所述第一焊盘经由所述第一金属线连接,
所述第二引线和所述第二焊盘经由所述第二金属线连接。
7.如权利要求6所述的半导体装置,其中,
未配置与所述基片的所述第三边相对的引线,
未配置与所述基片的所述第四边相对的引线。
8.一种半导体装置,其特征在于,包括:
基片,具有第一边、与所述第一边相反侧的第二边、与所述第一边及所述第二边交叉的第三边以及与所述第三边相反侧的第四边;
第一基片悬吊引线,仅在所述基片的所述第一边连接有1条;
第二基片悬吊引线,仅在所述基片的所述第二边连接有1条;
多个引线,配置在所述基片的周边;
半导体芯片,搭载在所述基片上,且具有形成有多个焊盘的主面;
多个金属线,连接所述多个焊盘和所述多个引线;以及
密封体,通过树脂将所述基片、所述第一基片悬吊引线及所述第二基片悬吊引线的一部分、所述多个引线各自的一部分、所述半导体芯片以及所述多个金属线密封,
所述密封体包括与所述基片的所述第一边相对的第一侧面、与所述基片的所述第二边相对的第二侧面、与所述基片的所述第三边相对的第三侧面以及与所述基片的所述第四边相对的第四侧面,
所述第一基片悬吊引线的一端连接到所述基片的所述第一边,
所述第一基片悬吊引线的另一端在所述密封体的所述第一侧面露出,
所述第二基片悬吊引线的一端连接到所述基片的所述第二边,
所述第二基片悬吊引线的另一端在所述密封体的所述第二侧面露出,
所述第一基片悬吊引线具有在俯视时与所述第三侧面相对的第五边以及与所述第四侧面相对的第六边,所述第五边在与所述第一侧面的边界具有第一切口部,所述第六边直线地延伸至所述第一侧面,
所述第二基片悬吊引线具有在俯视时与所述第四侧面相对的第七边以及与所述第三侧面相对的第八边,所述第七边在与所述第二侧面的边界具有第二切口部,所述第八边直线地延伸至所述第二侧面。
9.如权利要求8所述的半导体装置,其中,
所述多个引线包括第一引线和第二引线,
所述第一引线与所述基片的第三边相对地配置,
所述第二引线与所述基片的第四边相对地设置,
所述半导体芯片的所述多个焊盘包括第一焊盘和第二焊盘,
所述第一焊盘与所述第一引线相对地配置,
所述第二焊盘与所述第二引线相对地配置,
所述多个金属线包括第一金属线和第二金属线,
所述第一引线和所述第一焊盘经由所述第一金属线连接,
所述第二引线和所述第二焊盘经由所述第二金属线连接。
10.如权利要求9所述的半导体装置,其中,
未配置与所述基片的所述第三边相对的引线,
未配置与所述基片的所述第四边相对的引线。
11.一种半导体装置的制造方法,其特征在于,具有以下工序:
工序(a),准备引线框架,该引线框架具有沿第一方向延伸的外框、沿与所述第一方向正交的第二方向延伸且连接到所述外框的基片悬吊引线支撑部、在所述第一方向上从所述基片悬吊引线支撑部沿相反方向延伸的第一基片悬吊引线及第二基片悬吊引线、连接到所述第一基片悬吊引线的第一基片、连接到所述第二基片悬吊引线的第二基片、配置在所述第一基片的周围的多个第一引线以及配置在所述第二基片的周围的多个第二引线;
工序(b),将在主面具有多个第一焊盘的第一半导体芯片搭载在所述第一基片上,将在主面具有多个第二焊盘的第二半导体芯片搭载在所述第二基片上;
工序(c),将所述多个第一焊盘与所述多个第一引线电连接,将所述多个第二焊盘与所述多个第二引线电连接;
工序(d),形成第一密封体和第二密封体,该第一密封体覆盖所述第一半导体芯片、所述第一基片以及所述第一基片悬吊引线,该第二密封体覆盖所述第二半导体芯片、所述第二基片以及所述第二基片悬吊引线;以及
工序(e),通过夹具而按压位于所述第一密封体和所述第二密封体间的所述基片悬吊引线支撑部,将所述第一基片悬吊引线以及所述第二基片悬吊引线从所述基片悬吊引线支撑部分离,
所述第一密封体在俯视时的外形为大致四边形,且具有沿所述第二方向延伸的第一边,
所述第二密封体在俯视时的外形为大致四边形,且具有沿所述第二方向延伸的第二边,
所述第一基片悬吊引线具有第一窄部,所述第一密封体的所述第一边与所述第一窄部交叉,
所述第二基片悬吊引线具有第二窄部,所述第二密封体的所述第二边与所述第二窄部交叉。
12.如权利要求11所述的半导体装置的制造方法,其中,
所述第一方向上的所述夹具的宽度比所述第一密封体和所述第二密封体的间隔窄。
13.如权利要求12所述的半导体装置的制造方法,其中,
所述第一密封体和所述第二密封体的间隔比所述第一方向上的所述夹具的宽度的2倍窄。
14.如权利要求11所述的半导体装置的制造方法,其中,
所述第一窄部的宽度小于所述第一基片悬吊引线的比所述第一窄部更接近所述第一基片的位置处的所述第二方向上的宽度。
15.如权利要求11所述的半导体装置的制造方法,其中,
所述第一基片悬吊引线具有沿所述第一方向延伸的第三边以及第四边,在所述第一窄部中,在所述第三边形成有第一切口。
16.如权利要求15所述的半导体装置的制造方法,其中,
在所述第一窄部中,在所述第四边形成有第二切口。
17.如权利要求11所述的半导体装置的制造方法,其中,
所述工序(d)具有以下工序:
工序(d-1),准备模具,该模具具有柱塞、与所述柱塞连通的第一腔以及经由所述第一腔而与所述柱塞连通的第二腔;
工序(d-2),在所述第一腔内配置所述第一半导体芯片,在所述第二腔内配置所述第二半导体芯片;以及
工序(d-3),在所述柱塞中注入密封树脂,用所述密封树脂依次填满所述第一腔以及所述第二腔。
18.如权利要求11所述的半导体装置的制造方法,其中,
所述第一基片悬吊引线在厚度方向上具有平坦的侧面。
19.一种半导体装置的制造方法,其特征在于,具有以下工序:
工序(a),准备引线框架,该引线框架具有沿第一方向延伸的外框、沿与所述第一方向正交的第二方向延伸且连接到所述外框的基片悬吊引线支撑部、在所述第一方向上从所述基片悬吊引线支撑部沿相反方向延伸的第一基片悬吊引线以及第二基片悬吊引线、连接到所述第一基片悬吊引线的第一基片、连接到所述第二基片悬吊引线的第二基片、配置在所述第一基片的周围的多个第一引线以及配置在所述第二基片的周围的多个第二引线;
工序(b),将在主面具有多个第一焊盘的第一半导体芯片搭载在所述第一基片上,将在主面具有多个第二焊盘的第二半导体芯片搭载在所述第二基片上;
工序(c),将所述多个第一焊盘与所述多个第一引线电连接,将所述多个第二焊盘与所述多个第二引线电连接;
工序(d),形成第一密封体和第二密封体,该第一密封体覆盖所述第一半导体芯片、所述第一基片以及所述第一基片悬吊引线,该第二密封体覆盖所述第二半导体芯片、所述第二基片以及所述第二基片悬吊引线;以及
工序(e),通过夹具而按压位于所述第一密封体和所述第二密封体间的所述基片悬吊引线支撑部,将所述第一基片悬吊引线以及所述第二基片悬吊引线从所述基片悬吊引线支撑部分离,
所述第一密封体在俯视时的外形为大致四边形,且具有沿所述第二方向延伸的第一边,
所述第二密封体在俯视时的外形为大致四边形,且具有沿所述第二方向延伸的第二边,
所述第一基片悬吊引线具有第一薄部,所述第一密封体的所述第一边与所述第一薄部交叉,
所述第二基片悬吊引线具有第二薄部,所述第二密封体的所述第二边与所述第二薄部交叉。
20.如权利要求19述的半导体装置的制造方法,其中,
第一薄部的厚度小于所述第一基片悬吊引线的比所述第一薄部更接近所述第一基片的位置处的厚度。
21.如权利要求20述的半导体装置的制造方法,其中,
在第一薄部中,所述第一方向上的所述第一基片悬吊引线的剖面具有V字型的槽。
22.如权利要求20所述的半导体装置的制造方法,其中,
在所述第一薄部中,所述第一方向上的所述第一基片悬吊引线的剖面具有半圆形的槽。
23.如权利要求19所述的半导体装置的制造方法,其中,
所述第一基片悬吊引线在俯视时具有沿所述第一方向延伸的第三边以及第四边,在所述第一薄部中,在所述第三边形成有第一切口。
24.如权利要求23所述的半导体装置的制造方法,其中,
在所述第一薄部中,在所述第四边形成有第二切口。
25.如权利要求19所述的半导体装置的制造方法,其中,
所述工序(d)具有以下工序:
工序(d-1),准备模具,该模具具有柱塞、与所述柱塞连通的第一腔以及经由所述第一腔而与所述柱塞连通的第二腔;
工序(d-2),在所述第一腔内配置所述第一半导体芯片,在所述第二腔内配置所述第二半导体芯片;以及
工序(d-3),在所述柱塞中注入密封树脂,用所述密封树脂依次填满所述第一腔以及所述第二腔。
CN201510881338.7A 2014-12-26 2015-12-03 半导体装置及半导体装置的制造方法 Active CN105742269B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014265184A JP6357415B2 (ja) 2014-12-26 2014-12-26 半導体装置の製造方法
JP2014-265184 2014-12-26

Publications (2)

Publication Number Publication Date
CN105742269A CN105742269A (zh) 2016-07-06
CN105742269B true CN105742269B (zh) 2019-04-09

Family

ID=56165112

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201520995315.4U Withdrawn - After Issue CN205452275U (zh) 2014-12-26 2015-12-03 半导体装置
CN201510881338.7A Active CN105742269B (zh) 2014-12-26 2015-12-03 半导体装置及半导体装置的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201520995315.4U Withdrawn - After Issue CN205452275U (zh) 2014-12-26 2015-12-03 半导体装置

Country Status (6)

Country Link
US (1) US9548285B2 (zh)
JP (1) JP6357415B2 (zh)
KR (1) KR20160079652A (zh)
CN (2) CN205452275U (zh)
HK (1) HK1223733A1 (zh)
TW (1) TW201635478A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6357415B2 (ja) * 2014-12-26 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102015100262A1 (de) * 2015-01-09 2016-07-14 Osram Opto Semiconductors Gmbh Leiterrahmen und Verfahren zum Herstellen eines Chipgehäuses sowie Verfahren zum Herstellen eines optoelektronischen Bauelements
DE112016006677B4 (de) * 2016-03-29 2021-12-16 Mitsubishi Electric Corporation Verfahren zum Herstellen einer mit Harz versiegelten Leistungs-Halbleitervorrichtung
CN107093595A (zh) * 2017-05-03 2017-08-25 广东气派科技有限公司 一种引线框单元、引线框架及基于引线框单元的封装器件
KR101862191B1 (ko) * 2017-12-07 2018-05-29 에스에스오트론 주식회사 반도체 제작용 리드와, 이 리드를 이송시키는 지그
CN110223967A (zh) * 2019-05-30 2019-09-10 无锡红光微电子股份有限公司 Dfn-6l三基岛封装框架

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56100456A (en) * 1980-01-16 1981-08-12 Hitachi Ltd Lead frame
JPS5890751A (ja) * 1982-11-15 1983-05-30 Hitachi Ltd リ−ドフレ−ムの製法
JPS63281453A (ja) * 1987-05-13 1988-11-17 Mitsubishi Electric Corp 半導体装置のリ−ド加工方法及びその装置
JP2724491B2 (ja) * 1989-02-01 1998-03-09 株式会社日立製作所 成形装置
JP2536184B2 (ja) 1989-09-19 1996-09-18 日本電気株式会社 半導体装置用リ―ドフレ―ム
JPH05315525A (ja) 1992-05-12 1993-11-26 Nec Corp 半導体装置用リードフレーム
JPH0669406A (ja) * 1992-05-28 1994-03-11 Nec Corp 集積回路装置
TW276357B (zh) * 1993-03-22 1996-05-21 Motorola Inc
US5920113A (en) * 1996-08-13 1999-07-06 Motorola, Inc. Leadframe structure having moveable sub-frame
JP5155890B2 (ja) * 2008-06-12 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5479247B2 (ja) * 2010-07-06 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2013239625A (ja) * 2012-05-16 2013-11-28 Renesas Electronics Corp 半導体装置の製造方法及びリードフレーム
JP6357415B2 (ja) * 2014-12-26 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
CN205452275U (zh) 2016-08-10
KR20160079652A (ko) 2016-07-06
HK1223733A1 (zh) 2017-08-04
JP2016127067A (ja) 2016-07-11
TW201635478A (zh) 2016-10-01
CN105742269A (zh) 2016-07-06
JP6357415B2 (ja) 2018-07-11
US20160190115A1 (en) 2016-06-30
US9548285B2 (en) 2017-01-17

Similar Documents

Publication Publication Date Title
CN105742269B (zh) 半导体装置及半导体装置的制造方法
CN103907185B (zh) 具有多材料印刷形成的包装部件的引线载体
US9076777B2 (en) Manufacturing method of semiconductor device and semiconductor device
JP2002261226A (ja) 樹脂封止型半導体装置およびその製造方法
US9363901B2 (en) Making a plurality of integrated circuit packages
JP6357371B2 (ja) リードフレーム、半導体装置及びリードフレームの製造方法
CN107112245A (zh) 具有经改进接触引脚的qfn封装
CN105304600A (zh) 半导体装置以及半导体装置的制造方法
US20120248590A1 (en) Semiconductor package and lead frame therefor
CN107112305A (zh) 具有经改进接触引脚的扁平无引线封装
JP2912134B2 (ja) 半導体装置
CN109727945A (zh) 衬底结构及半导体封装元件的制造方法
US20150014833A1 (en) Quad flat semiconductor device with additional contacts
CN205810805U (zh) 供引线上芯片封装使用的引线框架和引线上芯片封装
TW200939439A (en) Lead frame and manufacturing method of circuit device using the lead frame
CN104916599B (zh) 芯片封装方法和芯片封装结构
CN109244055A (zh) 引线框架、半导体封装体及其制造方法
CN210296344U (zh) 一种无引线框架的半导体封装结构
JP5037071B2 (ja) 樹脂封止型半導体装置の製造方法
CN204216033U (zh) 引线框架、半导体封装体
CN104347570B (zh) 无引线型半导体封装及其组装方法
JP4475785B2 (ja) 樹脂封止型半導体装置の製造方法
TWI249834B (en) Semiconductor device and its manufacturing method
CN208835050U (zh) 一种引线框架
JP3665609B2 (ja) 半導体装置及びその半導体装置を複数個実装した半導体装置ユニット

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1223733

Country of ref document: HK

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1223733

Country of ref document: HK