CN205810805U - 供引线上芯片封装使用的引线框架和引线上芯片封装 - Google Patents

供引线上芯片封装使用的引线框架和引线上芯片封装 Download PDF

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Abstract

本公开涉及供引线上芯片封装使用的引线框架和引线上芯片封装，所述引线框架包括多个引线，所述多个引线向内延伸到由所述多个引线围绕的开口中，其中除了至少一个引线以外的所述多个引线被配置为在半导体芯片的表面处机械地耦接，以及其中不被配置为在所述半导体芯片的表面处机械耦接的所述多个引线中的所述至少一个引线(减薄引线)包括与所述半导体芯片相邻的减薄部分并且被配置为与所述半导体芯片电耦接。本公开解决的一个技术问题是防止引线与芯片之间的高电压隔离发生故障。本公开的一个技术效果是在引线与芯片之间提供在高电压下的更好的长期可靠性。

Description

供引线上芯片封装使用的引线框架和引线上芯片封装
技术领域
本实用新型一般涉及引线框架，诸如用于封装半导体芯片的结构和器件。
背景技术
引线框架用于在半导体封装的硅管芯与电路板或者印刷电路板(PCB)之间形成电连接。各种引线框架包括将半导体管芯上的电焊盘或者连接器与电路板上的对应电焊盘或者连接器连接的引线，该引线是延伸穿过模塑材料或者包围半导体芯片的其它封装材料/结构的机械结构。对于各种封装类型，引线框架在导线接合期间以及在围绕管芯模塑封装/模塑复合物期间支撑管芯。
实用新型内容
本公开解决的一个技术问题是防止引线与芯片之间的高电压隔离发生故障。
引线框架的实施例可以包括：多个引线，向内延伸到由多个引线围绕的开口中，其中除至少一个引线以外的多个引线被配置为在半导体芯片的表面处机械地耦接。不被配置为在半导体芯片的表面处机械耦接的多个引线中的至少一个可以包括与半导体芯片相邻的减薄部分(减薄引线)并且可以被配置为与半导体芯片电耦接。
引线框架的实施例可以包括下列中的一个、全部或者一些：
可以对减薄引线的减薄部分进行半蚀刻。
减薄引线可以被配置为向半导体芯片传递高电压信号。
多个引线可以被配置为通过管芯接合材料在半导体芯片的表面处耦接以机械地支撑半导体芯片。
减薄引线可以不通过管芯接合材料在半导体芯片的表面处机械地耦接。
多个引线可以被配置为在多个引线中的每一个引线的与半导体芯片的表面相对的表面处与电路板耦接。
多个引线中的每一个引线的与半导体芯片的表面相对的表面的周界可以小于配置为在半导体芯片的表面处耦接的多个引线中的每一个的表面的周界。
可以对除减薄引线以外的多个引线中的每一个引线的与半导体芯片的表面相对的表面进行半蚀刻。
引线上芯片(chip-on-lead)封装的实施例可以包括耦接至半导体芯片的引线框架，其中引线框架包括多个引线，该多个引线向内延伸到由该多个引线围绕的开口中。多个引线中的至少一个可以包括与半导体芯片相邻的减薄部分(减薄引线)。减薄引线可以与半导体芯片的高电压连接器电耦接。除减薄引线以外的多个引线可以通过管芯接合材料机械地耦接至半导体芯片。
引线上芯片封装的实施例可以包括下列中的一个、全部或者一些：
可以对减薄引线的减薄部分进行半蚀刻。
多个引线可以被配置为在多个引线中的每一个引线的与半导体芯片的表面相对的表面处与电路板耦接。
除减薄引线以外的多个引线中的每一个引线的与半导体芯片的表面相对的表面的周界可以小于配置为在半导体芯片的表面处耦接的多个引线中的每一个的表面的周界。
可以对除减薄引线以外的多个引线中的每一个引线的与半导体芯片的表面相对的表面进行半蚀刻。
引线上芯片封装的实施例可以包括耦接至半导体芯片的引线框架，其中引线框架包括多个引线，该多个引线向内延伸到由该多个引线围绕的开口中。多个引线中的至少一个可以与半导体芯片的高电压连接器电耦接以及不通过管芯接合材料在半导体芯片的表面处机械地耦接。
引线上芯片封装的实施例可以包括下列中的一个、全部或者一些：
与高电压连接器电耦接的多个引线中的至少一个可以包括减薄部分。
可以对减薄部分进行半蚀刻。
根据一个实施例，提供一种供引线上芯片封装使用的引线框架，所述引线框架包括多个引线，所述多个引线向内延伸到由所述多个引线围绕的开口中，其中除了至少一个引线以外的所述多个引线被配置为在半导体芯片的表面处机械地耦接，以及其中不被配置为在所述半导体芯片的表面处机械耦接的所述多个引线中的所述至少一个引线包括与所述半导体芯片相邻的减薄部分并且被配置为与所述半导体芯片电耦接，其中所述多个引线中的不被配置为在所述半导体芯片的表面处机械耦接的所述至少一个引线是减薄引线。
根据一个实施例，所述减薄引线的所述减薄部分被半蚀刻或者被完全蚀刻。
根据一个实施例，所述减薄引线被配置为向所述半导体芯片传递电压信号。
根据一个实施例，所述多个引线被配置为通过管芯接合材料在所述半导体芯片的表面处耦接以机械地支撑所述半导体芯片。
根据一个实施例，提供一种引线上芯片封装，所述引线上芯片封装包括耦接至半导体芯片的引线框架，所述引线框架包括多个引线，所述多个引线向内延伸到由所述多个引线围绕的开口中，其中所述多个引线中的至少一个引线包括与所述半导体芯片相邻的减薄部分，其中所述多个引线中的包括与所述半导体芯片相邻的所述减薄部分的所述至少一个引线是减薄引线，其中所述减薄引线与所述半导体芯片的电压连接器电耦接，以及其中除所述减薄引线以外的所述多个引线通过管芯接合材料机械地耦接至所述半导体芯片。
根据一个实施例，除所述减薄引线以外的所述多个引线中的每一个引线的与所述半导体芯片的表面相对的表面的周界小于配置为在所述半导体芯片的表面处耦接的所述多个引线中的每一个的表面的周界。
根据一个实施例，除所述减薄引线以外的所述多个引线中的每一个引线的与所述半导体芯片的表面相对的表面被半蚀刻。
根据一个实施例，提供一种引线上芯片封装，所述引线上芯片封装包括耦接至半导体芯片的引线框架，所述引线框架包括多个引线，所述多个引线向内延伸到由所述多个引线围绕的开口中，其中所述多个引线中的至少一个引线与所述半导体芯片的电压连接器电耦接并且不通过管芯接合材料在所述半导体芯片的表面处机械地耦接。
根据一个实施例，与所述电压连接器电耦接的所述多个引线中的所述至少一个引线包括减薄部分。
本公开的一个实施例的一个技术效果是在引线与芯片之间提供在高电压下的更好的长期可靠性。
通过描述和附图以及权利要求，上述内容以及其它方面、特征和优点对本领域普通技术人员将是清晰的。
附图说明
将在下文中结合附图对实施例进行描述，其中相同的附图标记指示相同的元件，以及：
图1是具有以透明方式围绕引线的模塑复合物以及包括引线编号的常规的引线上芯片封装的俯视图；
图2是第一引线框架实施例的俯视图；
图3是第二引线框架实施例的俯视图；
图4是示出了接触电路板的引线表面的轮廓的图3的第二引线框架实施例的顶部透视图；
图5是相对于引线以虚线示出已完成封装的轮廓的图4的引线框架实施例的顶部透视图；
图6是示出了芯片的位置和使到单个引线的芯片连接部与芯片下面的引线的轮廓耦接的导线接合部的图4的引线框架实施例的顶部透视图，该芯片下面的引线的轮廓示出了芯片如何由引线机械地支撑。
具体实施方式
本公开的方面和实施例不限于此处公开的特定部件、组装程序或者方法要素。根据本公开，本领域中已知的符合预期的引线框架的许多额外的部件、组装程序和/或方法要素将显然可用于特定实施例。相应地，例如，尽管公开了特定实施例，但是这种实施例和实施部件可以包括用于这种引线框架以及符合预期操作和方法的实施部件和方法的任何形状、大小、样式、类型、型号、版本、尺寸、集中度、材料、数量、方法要素、步骤和/或本领域已知的类似物。
参照图1，图示了具有以虚线示出的围绕芯片(硅管芯)6(有源侧朝上)的模塑复合物4的常规的引线上芯片封装2的实施例。如所图示的，常规的引线上芯片封装包括延伸到开口12中以及芯片6下面(下方)的多个引线7、8、10。如由多个引线7、8、10上的虚线图示的，可以对与芯片6相对或者在芯片6的另一侧上的引线的表面进行半蚀刻以将它们的周界和大小减小至由虚线形成的形状。以这种方式，在封装之后，穿过模塑复合物4露出的引线7、8、10的唯一部分是以虚线表示的每个引线的形状的周界。这用来减小露出的引线大小并且节省在封装2下方与封装2耦接的电路板上的空间。如可以观察的，在常规封装2中，当从顶部看时，每个引线(引脚)在芯片6下方(下面)延伸、机械地支撑芯片6以及在芯片的底表面(各种实施例中的芯片的非有源侧)处机械地耦接。
参照图3，图示了引线框架14的实施例(第二实施例)。如所图示的，引线框架14包括向内延伸到开口22中的多个引线(引脚1-8)、16、18、20。如由引线框架14的所有四个侧上的延续线指示的，引线框架14的材料在制造期间以及在封装单切期间封装制造过程结尾处从引线框架14的其余部分修剪和分离引线之前延续到图片的视野外。如图3所图示的，引线24中的一个不像其它引线一样延伸到开口22中那么远(长度比其余部分短)。此外，引线24包括减薄部分26，该减薄部分26具有比引线24的其余部分薄的材料厚度。在特定实施例中，可以对减薄部分26进行半蚀刻或者减薄部分26可以是引线24的其余部分厚度的大致一半。在不使用蚀刻制造引线24的其它实施例中，可以使用其它技术(通过非限制性示例，诸如模塑、浇铸、切割以及用于在引线24上产生减薄部分26的任何其它技术)进行减薄。
在各种实施例中，可以沿着引线24的长度对引线24进行完全地或者部分地减薄。参照图2，图2是引线框架28的另一个实施例(第一实施例)，尽管引线30可以完全不包括减薄部分，但在长度上可以比图3中图示的引线框架14的引线24短。可以通过(通过非限制性示例)对引线30进行完全蚀刻、冲压、激光切割或者以其它方式单切以制造这种实施例。此后将对这样做的原因进行讨论。
参照图4，图示了引线16、18、20的暴露表面32、34、36的轮廓。这些暴露表面32、34、36表示引线16、18、20的形状，如一旦对引线框架14施加了模塑复合物它们就在封装的底表面上呈现。可以注意的是，暴露表面32、34、36各自具有以与每个引线的实线部分合并的虚线区域为边界的周界。这些表面小于引线中的每一个的上表面。在各种实施例中，可以在制造引线框架期间对暴露表面进行半蚀刻以产生这些表面。在尤其引线24是减薄引线的各种实施例中，引线24的暴露表面38的周界可以在形状上与其它引线16、18、20中的一个或者多个相同。这意味着对于外部观察者，在各种实施例中，一旦施加了模塑复合物，则引线24比其它引线16、18、20短的事实在视觉上对用户并不明显。这还意味着，在各种实施例中，可以像引线的其余部分那样不对引线24的暴露表面38进行半蚀刻。在这种实施例中，由于引线24的底侧具有与引线的其余部分(除为了在与PCB组装期间识别该引脚而具有不同尺寸的引线1外)相同的尺寸和位置，因此可以不需要对PCB布局进行改变。然而，在引线24不具有与引线的其余部分相同的形状和/或位置的其它实施例中，可以使用定制/更改的PCB布局实现引线24。
然而，如图2所图示的，在引线30比图1中图示的其它引线的暴露表面32、34、36的大小短的其它实施例中，用户将能够在视觉上看出引线30具有不同的暴露周界和形状。然而，在其它实施例中，引线24、30(无论是否减薄)还可以具有比其它引线大的暴露表面。
参照图5，图示了引线框架14上的模塑复合物40的轮廓，示出了在处理期间将每个封装与同时制造的引线框架组分离之后每个引线的端部将如何与模塑复合物40的轮廓齐平或者在模塑复合物40的轮廓内稍微凹陷。
参照图6，示出了与引线框架14耦接的半导体芯片(管芯)42。芯片42与引线框架14的耦接通过放置在多个引线16、18、20与芯片42的面向多个引线的表面(背表面)之间的管芯接合材料(未示出)发生。还图示了芯片42上的各种连接器/焊盘区域44和使连接器44与对应引线20电耦接的导线接合部46。在图6中以虚线图示了在芯片42下面延伸的多个引线16、18、20的轮廓。
如在加热可靠性封装测试(诸如，高温工作寿命(HTOL)可靠性试验)期间表明的，已经发现，对于利用高电压的芯片42，耦接至引线24的高电压连接器48易于随时间的过去而过早发生故障。在各种实施例中，管芯接合材料由在切割芯片之前施加至包括各种芯片的晶片的环氧树脂材料制成。以这种方式，管芯接合材料遍布在管芯的整个背表面上。在常规的引线上芯片封装(如图1中图示的引线上芯片封装)中，由于所有多个引线7、8、10在芯片42下面延伸并且通过管芯接合材料在芯片42的背表面处机械地耦接，因此相对于封装中的其它引线，处理高电压(例如，在大约100V以及更高的范围中)的那些引线遭受故障并且成为封装可靠性的风险所在。在不受任何理论束缚的情况下，如在HTOL可靠性测试期间表明的，当芯片接合材料中的小气泡和小金属块产生传导或者击穿路径并且使得接合材料无法在延长的时间段内隔离所施加的高电压时，可以看出，随着时间的过去，引线与芯片之间的高电压隔离将发生故障。
通过在图6中进行检查，可以看出，引线24不在芯片42下面延伸并且由于减薄部分26的存在而不物理地接触芯片42的背表面或者变得非常接近于(相对而言)物理地接触芯片42的背表面(与其它引线相比)。正因如此，不存在在芯片42的背表面处机械地耦接引线24的管芯接合材料。因此，引线24与芯片42的唯一机械耦接通过在模塑工艺期间桥接引线24与芯片42之间的间隙的模塑复合物发生。由于桥接间隙的模塑复合物具有比包括环氧树脂的芯片接合材料高得多的电压隔离性能，因此它们在存在高电压的情况下通常展示出好得多的长期可靠性。此外，引线24与芯片42之间的间隙距离比大约10微米到大约50微米厚度的芯片接合材料层(在各种实施例中)大得多，使直接接合到芯片的引线分离。
由于引线24不通过管芯接合材料在芯片42的背表面处机械地耦接，并且，实际上并不定位成相对紧邻于芯片42的背表面，因此它可以用于在芯片42与引线24之间传递高电压信号。这是由于机械耦接以及与芯片42背表面的接近度的缺少防止来自加热的负面效应影响引线与芯片42之间的接合，因为不存在直接接合。相应地，接合到引线24的非减薄部分的处理高电压信号的导线接合部50允许引线24处理高电压信号而不受由引线24与芯片42之间的接合故障引起的问题影响。在各种实施例中，由于引线24不通过管芯接合材料直接地机械耦接至芯片42，因此所使用的模塑复合物的特性可以足以防止由于在高电压操作期间引线24的热效应而产生的任何导线接合部故障。
尽管引线24不直接作用以机械地支撑芯片42，但是剩余的多个引线16、18、20对于提供机械支撑是足够的。尽管在图中已经将单个引线图示为具有较短长度和/或减薄部分，但是可以利用具有相同、相似或者不同长度的比其余多个引线短的多于一个引线。多种材料可以用于引线和引线框架，包括(通过非限制性示例)铜、铝、银、各种合金、它们的任何组合以及任何其它导电材料。
如此处描述的，在引线框架的各种实施例中，减薄引线不通过管芯接合材料在半导体芯片的表面处机械地耦接。
在各种实施例中，多个引线被配置为在多个引线中的每一个引线的与半导体芯片的表面相对的表面处与电路板耦接。
在实施例中，多个引线中的每一个引线的与半导体芯片的表面相对的表面的周界小于配置为在半导体芯片的表面处耦接的多个引线中的每一个的表面的周界。
在特定实施例中，对除减薄引线以外的多个引线中的每一个引线的与半导体芯片的表面相对的表面进行半蚀刻和完全蚀刻中的一个。
在各种实施例中，多个引线被配置为在多个引线中的每一个引线的与半导体芯片的表面相对的表面处与电路板耦接。
在实施例中，对减薄引线的减薄部分进行半蚀刻或者完全蚀刻。
在特定实施例中，对减薄部分进行半蚀刻。
在上述描述涉及引线框架的特定实施例和实施部件、子部件、方法和子方法之处，应当容易看出，可以在不背离本实用新型的精神的情况下进行许多修改，以及这些实施例、实施部件、子部件、方法和子方法可以适用于其它引线框架。

Claims (9)

1.一种供引线上芯片封装使用的引线框架，其特征在于，所述引线框架包括：
多个引线，向内延伸到由所述多个引线围绕的开口中；
其中除了至少一个引线以外的所述多个引线被配置为在半导体芯片的表面处机械地耦接；以及
其中不被配置为在所述半导体芯片的表面处机械耦接的所述多个引线中的所述至少一个引线包括与所述半导体芯片相邻的减薄部分并且被配置为与所述半导体芯片电耦接，其中所述多个引线中的不被配置为在所述半导体芯片的表面处机械耦接的所述至少一个引线是减薄引线。
2.根据权利要求1所述的引线框架，其特征在于所述减薄引线的所述减薄部分被半蚀刻或者被完全蚀刻。
3.根据权利要求1所述的引线框架，其特征在于所述减薄引线被配置为向所述半导体芯片传递电压信号。
4.根据权利要求1所述的引线框架，其特征在于所述多个引线被配置为通过管芯接合材料在所述半导体芯片的表面处耦接以机械地支撑所述半导体芯片。
5.一种引线上芯片封装，其特征在于包括：
耦接至半导体芯片的引线框架，所述引线框架包括多个引线，所述多个引线向内延伸到由所述多个引线围绕的开口中；
其中所述多个引线中的至少一个引线包括与所述半导体芯片相邻的减薄部分，其中所述多个引线中的包括与所述半导体芯片相邻的所述减薄部分的所述至少一个引线是减薄引线；
其中所述减薄引线与所述半导体芯片的电压连接器电耦接；以及
其中除所述减薄引线以外的所述多个引线，通过管芯接合材料机械地耦接至所述半导体芯片。
6.根据权利要求5所述的引线上芯片封装，其特征在于除所述减薄引线以外的所述多个引线中的每一个引线的与所述半导体芯片的表面相对的表面的周界小于配置为在所述半导体芯片的表面处耦接的所述多个引线中的每一个的表面的周界。
7.根据权利要求6所述的引线上芯片封装，其特征在于除所述减薄引线以外的所述多个引线中的每一个引线的与所述半导体芯片的表面相对的表面被半蚀刻。
8.一种引线上芯片封装，其特征在于包括：
耦接至半导体芯片的引线框架，所述引线框架包括多个引线，所述多个引线向内延伸到由所述多个引线围绕的开口中；
其中所述多个引线中的至少一个引线与所述半导体芯片的电压连接器电耦接并且不通过管芯接合材料在所述半导体芯片的表面处机械地耦接。
9.根据权利要求8所述的引线上芯片封装，其特征在于与所述电压连接器电耦接的所述多个引线中的所述至少一个引线包括减薄部分。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112670209A (zh) * 2020-12-23 2021-04-16 杰华特微电子（杭州）有限公司 一种加热治具及引线上芯片封装方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018483A1 (en) * 2015-07-17 2017-01-19 Texas Instruments Incorporated Integrated circuit chip fabrication leadframe
US20200035586A1 (en) * 2018-07-25 2020-01-30 Semiconductor Components Industries, Llc Chip-on-lead semiconductor device packages with electrically isolated signal leads

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005287A (en) * 1995-11-24 1999-12-21 Nec Corporation Semiconductor device, and lead frame used therefor
SG92624A1 (en) * 1999-02-09 2002-11-19 Inst Of Microelectronics Lead frame for an integrated circuit chip (integrated circuit peripheral support)
KR100319616B1 (ko) * 1999-04-17 2002-01-05 김영환 리드프레임 및 이를 이용한 버텀리드 반도체패키지
KR100656915B1 (ko) * 2000-09-08 2006-12-12 삼성전자주식회사 신호 전송용 필름, 이를 포함하는 제어 신호부 및 액정표시 장치
US6475834B2 (en) * 2000-12-04 2002-11-05 Semiconductor Components Industries Llc Method of manufacturing a semiconductor component and semiconductor component thereof
KR100639948B1 (ko) * 2005-08-22 2006-11-01 삼성전자주식회사 이원 리드 배치 형태를 가지는 리드프레임 패키지
US8796830B1 (en) * 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US7602054B2 (en) * 2005-10-05 2009-10-13 Semiconductor Components Industries, L.L.C. Method of forming a molded array package device having an exposed tab and structure
US7550828B2 (en) * 2007-01-03 2009-06-23 Stats Chippac, Inc. Leadframe package for MEMS microphone assembly
MY146344A (en) * 2007-10-23 2012-08-15 Semiconductor Components Ind Method of manufacturing a semiconductor component with a low cost leadframe using a non-metallic base structure
JP5147758B2 (ja) * 2008-09-30 2013-02-20 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法、半導体装置およびモールド金型
MY169839A (en) * 2011-12-29 2019-05-16 Semiconductor Components Ind Llc Chip-on-lead package and method of forming
US9536800B2 (en) * 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing
US9947636B2 (en) * 2014-06-02 2018-04-17 Stmicroelectronics, Inc. Method for making semiconductor device with lead frame made from top and bottom components and related devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112670209A (zh) * 2020-12-23 2021-04-16 杰华特微电子（杭州）有限公司 一种加热治具及引线上芯片封装方法
CN112670209B (zh) * 2020-12-23 2023-08-29 杰华特微电子股份有限公司 一种加热治具及引线上芯片封装方法

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