JP5147758B2 - 半導体装置の製造方法、半導体装置およびモールド金型 - Google Patents

半導体装置の製造方法、半導体装置およびモールド金型 Download PDF

Info

Publication number
JP5147758B2
JP5147758B2 JP2009046355A JP2009046355A JP5147758B2 JP 5147758 B2 JP5147758 B2 JP 5147758B2 JP 2009046355 A JP2009046355 A JP 2009046355A JP 2009046355 A JP2009046355 A JP 2009046355A JP 5147758 B2 JP5147758 B2 JP 5147758B2
Authority
JP
Japan
Prior art keywords
cavity
island
runner
semiconductor device
mold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009046355A
Other languages
English (en)
Other versions
JP2010109314A5 (ja
JP2010109314A (ja
Inventor
茂治 吉羽
浩和 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
On Semiconductor Trading Ltd
Original Assignee
On Semiconductor Trading Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by On Semiconductor Trading Ltd filed Critical On Semiconductor Trading Ltd
Priority to JP2009046355A priority Critical patent/JP5147758B2/ja
Priority to US12/568,486 priority patent/US8105883B2/en
Priority to CN200910179607XA priority patent/CN101930933B/zh
Publication of JP2010109314A publication Critical patent/JP2010109314A/ja
Publication of JP2010109314A5 publication Critical patent/JP2010109314A5/ja
Application granted granted Critical
Publication of JP5147758B2 publication Critical patent/JP5147758B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は半導体装置の製造方法に関する。
半導体装置の製造工程は、半導体ウェハに所望の素子を組み込む前工程と、半導体ウェハを分割して得られた半導体素子をパッケージングする後工程とに大別される。そして、後工程には、半導体素子を樹脂封止する工程がある。
この封止工程を図７を参照して説明する。この封止工程は、図７に示す様にアイランド１０６の裏面に樹脂を回りこませる事が要因で、樹脂圧のバランスが崩れ、色々な不具合が発生する場合がある。この点について以下に説明する。
例えば図５に示すスルーゲート方式は、ポット４２からランナー４４を介して複数のキャビティが直列に接続されている。これは、キャビティ間の距離を短くできる事から、消費されるモールド樹脂を大幅に削減でき、金型単位面積当たりの素子数の増加も可能となり生産効率の向上も可能となる優れた方法である。これは、例えば特開平１−２０５４３２号公報、佐伯準一らにより報告されている。
図７は、この方式に於いて、二つのキャビティの間を図示したものである。図７（Ａ）を参照して、モールド金型には複数のキャビティ１００Ａ、１００Ｂが設けられており、キャビティ１００Ａとキャビティ１００Ｂとはランナー１０２を経由して連通している。各キャビティ１００Ａ、１００Ｂには、上面に半導体素子１０４が実装されたアイランド１０６が収納されている。
図７（Ｂ）を参照して、次に、各キャビティ１００Ａ、１００Ｂに封止樹脂１１０を注入する。具体的には、キャビティ１００Ａの左側に、不図示のポッドが連続しており、ポッドから供給された液状の樹脂は、先ず、キャビティ１００Ａに注入され、次にランナー１０２を経由してキャビティ１００Ｂに供給される。この図では、封止樹脂１１０の流れを太い矢印にて示している。キャビティ１００Ａに注入された封止樹脂１１０は、一部がアイランド１０６の下方に注入され、残りの部分がアイランド１０６の上方に注入される。尚、アイランド１０６の裏面に薄く樹脂が入るため、どうしてもアイランド１０６が上方に押し上げられるため、押さえピンＰが設けられている。これは、例えば、ＴＯ２２０のパッケージでは、図５に示す丸×で示した部分に設けられている。
更に、上記したモールド金型を使用した樹脂封止の方法は、例えば以下の特許文献１に記載されている。
特開２００４−１５８５３９号公報
特開平１−２０５４３２号公報
本発明は、このスルーゲート方式に於いて、ランナー１０２の取り付け位置を調整することで、信頼性の高い製品を提供できるものである。
しかしながら、上記した封止樹脂の注入方法では、キャビティ１００Ａに注入された樹脂の注入圧力によりアイランド１０６が移動してしまう問題があった。
具体的には、図７（Ｂ）を参照して、ゲートＧ２からキャビティ１００Ａに入った樹脂１１０は、断面的に説明すれば、アイランド１０６の裏面と下金型の間に入っていく樹脂と、アイランド１０６の表面と上金型の間に向かって注入される樹脂の二つにおおよそ大別できる。そしてアイランド１０６の裏面と下金型との間は、体積が少ないため、先に充填され、その樹脂は、アイランド１０６に上向きに力を加える。しかしピンＰがあるため、上昇は抑えられる。
一方、アイランド１０６の表面と上金型の間の樹脂は、体積が多い事から、遅れて充填されていく。しかし、このゲートＧ２、Ｇ１は、アイランドの裏面に充填させることから、アイランド１０６の配置位置または若干下に配置されるため、充填された樹脂は、排出口Ｇ１に向かって下降し、結局下向きの矢印ＡＬ１如く、アイランドの右端に下向きの力が働く。つまり図７（Ｂ）に於いて、左のピンＰの当接点を支点とし、アイランド１０６の右側が下方に下降する。
この様になると、アイランド１０６の裏面を被覆する封止樹脂１１０の厚みが薄くなり、所定の耐圧が得られなくなる恐れがある。また耐湿性の悪化にも繋がる。
また図７（Ｃ）は、一般のＩＣパッケージを説明するもので、これもアイランド１０６Ａの裏面に樹脂が充填されるものである。この場合、図７（Ｂ）と同様の樹脂の動きがあり、Ｇ１に近い所の金属細線ＦＷは、樹脂圧で下方に押し下げられて変形し、ひどい場合チップの角に接触することもあった。またインナーリードが変形することもあった。
本発明の半導体装置の製造方法は、ランナーを介して互いに連通する複数のキャビティを有する金型を用意する工程と、前記金型にリードフレームを配置し、前記リードフレームに含まれるアイランド、前記アイランドの近傍に一端が配置されたリード、前記アイランドに固着された半導体素子および前記リードと前記半導体素子とを接続する金属細線を各々の前記キャビティに収納する工程と、前記ランナーを介して前記複数のキャビティに封止樹脂を注入し、前記アイランド、前記リード、前記半導体素子および前記金属細線を前記封止樹脂で封止する工程と、を具備する半導体装置の製造方法に於いて、前記封止する工程では、一の前記キャビティから排出口を経由して前記ランナーに排出された前記封止樹脂を、前記排出口よりも下方に配置された注入口を経由して前記ランナーから他の前記キャビティに注入することを特徴とする。
本発明は、半導体素子が実装されたアイランドを収納して樹脂封止するためのキャビティが複数個設けられるモールド金型であり、第１キャビティと、液状の封止樹脂が供給される経路に対して前記第１キャビティよりも下流側に配置された第２キャビティと、一端が前記第１キャビティと連続し、他端が前記第２キャビティと連続するランナーと、を具備し、前記ランナーと前記第２キャビティとが連続する箇所は、前記ランナーと前記第１キャビティが連続する箇所よりも、下方に配置されることを特徴とする。
更に本発明は、半導体素子が実装されたアイランドを収納して樹脂封止するためのキャビティが複数個設けられるモールド金型であり、第１キャビティと、液状の封止樹脂が供給される経路に対して前記第１キャビティよりも下流側に配置された第２キャビティと、一端が前記第１キャビティと連続し、他端が前記第２キャビティと連続するランナーと、を具備し、前記ランナーと前記第２キャビティとが連続する箇所は、前記ランナーと前記第１キャビティが連続する箇所よりも、前記キャビティの厚み方向に対して端部寄りに配置され、前記ランナーは、注入される封止樹脂の進行方向に対して傾斜して配置されることを特徴とする。
図６を参照して説明すれば、キャビティ３６Ａの中の樹脂は、後からアイランド１２と上型の間を埋めていく。その際、排出口Ｐ１に近い所では、樹脂の量が多い事から、アイランド１２に下向きの力が働く。しかしこの排出口Ｐ１の位置をアイランドよりも上方、更に言えば、ゲートＰ１の位置よりも更に上方に位置させることで、圧力を加える樹脂の量を積極的に次のキャビティへと送出できる。よってこの分の樹脂の圧力が減少することで、アイランド１２の傾きを減らすことができる。
本発明の半導体装置の製造方法を説明する図である。 本発明により製造される半導体装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。 本発明の半導体装置の製造方法を示す図であり、（Ａ）は平面図であり、（Ｂ）は拡大された平面図である。 本発明の半導体装置の製造方法を示す平面図である。 本発明の半導体装置の製造方法を示す平面図である。 本発明の半導体装置の製造方法を示す図である。 背景技術の半導体装置の製造方法における樹脂封止の工程を示す図である。 本発明の半導体装置を説明する図である。 本発明の半導体装置の製造方法に用いるリードフレームの図である。 本発明の半導体装置の製造方法を示す平面図である。 本発明の半導体装置を説明する図である。 本発明の半導体装置の製造方法に用いるリードフレームの図である。 本発明の半導体装置を説明する図である。
では、本発明の説明をしていく。まずは、基本的な原理について図１を参照して説明する。図１は、モールド金型の断面を説明する概略図であり、平面図を（Ｂ）に、（Ｃ）は、樹脂の流れについて具体的に説明したもので、（Ｄ）は、金型から取り出した半導体装置を示し、特に出入り口のゲートの切断跡を示すものである。
金型は、上金型ＵＤと下金型ＬＤで構成され、両者が合わさってキャビティ３６Ａ、３６Ｂ、・・・が形成される。この複数のキャビティは、ポット４２からランナーを介して直列に接続される。そしてポットに収納されたタブレットがプランジャーにより加熱・加圧され、融けた樹脂がポット４２から、ランナー４２、キャビティ３６Ａ、ランナー３８、キャビティ３６Ｂ・・・と流れていく。
ポット４２からの樹脂の流れ、またキャビティの接続方向は、図１（Ｂ）に示した。ここでは、ポット４２を中心に接続されたキャビティ列は、２本でコの字の形状になっている。しかしキャビティ列の本数も少なくとも一本あれば良く、１本のキャビティ列に於いて、キャビティの数も複数であれば良い。更に、平面的な配置も、ポットを中心に放射状でも良い。
図１（Ｃ）は、本発明のポイントを示すものである。つまりキャビティの間のランナー（スルーゲートとも言う）は、従来は、水平に配置されるが、本発明は斜めに配置される。具体的には、第１のキャビティ３６Ａを断面的に見て、樹脂の注入口Ｐ２の位置（高さ）よりも樹脂の排出口Ｐ１の位置（高さ）を高く設けることである。キャビティ３６Ａとキャビティ３６Ｂの間のランナーで見れば、左側の排出口Ｐ１の方が右側の注入口Ｐ２よりも高く設けられ、樹脂の流れに対して、流れの手前よりも先が下になる斜め配置になる。
図１（Ｄ）の様に、個別モールドされた半導体装置１０を上面、裏面、４側面の６面体として仮定し、その対向する側面に形成されるゲート跡Ｐ２、Ｐ１は、その位置が異なり、注入口Ｐ２の高さよりも排出口Ｐ１の高さの方が高く形成される。
キャビティ３６Ａは、アイランド１２が図示され、キャビティ３６Ｂは、リードＬが図示されている。本来この二つのキャビティには、同じものが封止されるが、ここでは図面の都合上、別のものを示した。
この二つのタイプは、図２で示すＴＯ２２０の如きディスクリート型のパッケージ、そして図８で示すＩＣパッケージで良い。
両方ともにアイランドを有し、そのアイランドの裏面が封止されるタイプである。よってアイランド１２の裏面と下金型ＬＤの間は、その隙間が狭く、未充填部分が無いようにするためにも、注入口Ｐ２は、アイランド１２の高さとほぼ同等か、または±１００μｍの間に位置する。また隙間が裏面にあると言う事は、その厚さ分変動し易いと言う事になる。
よって樹脂の排出口Ｐ１をＰ２の高さよりも高くする。またはＰ１をアイランド１２の高さよりも高い位置に設ければ、樹脂圧による変動が抑止できる。つまり樹脂がアイランドに圧力を加える手前で、樹脂を排出できるため、アイランドの水平度を維持できる。またインナーリードＬの夫々がほぼ同位置にできる。またインナーリードＬに接続される金属細線の変形も抑止できる。
図２を参照して、実施例１について説明する。図２（Ａ）は半導体装置１０を示す平面図であり、図２（Ｂ）は図（Ａ）のＢ−Ｂ’線に於ける断面図である。
半導体装置１０は、アイランド１２の裏面に樹脂が被覆されるディスクリート型のトランジスタであり、例えば３端子型のパッケージ、ＴＯ２２０等のパッケージである。この半導体装置１０は、アイランド１２と、アイランド１２の上面に実装された半導体素子２０と、外部接続端子として機能するリード１４と、これらを一体的に被覆して機械的に支持する封止樹脂１６とを主要に備えた構成となっている。リード１４Ｂは、アイランド１２と一体で延在され、電流の流出側（または流入側）電極となり、リード１４Ａおよび１４Ｃは、一方が制御電極、他方が電流の流入側（または流出側）電極となる。具体的には、半導体素子２０は、ＢＩＰ型のＴｒ、ＭＯＳ型のＴｒ、ＩＧＢＴ、ＧＴＢＴ等であり、１４Ｂ、１４Ａ、１４ＢＣが、コレクタ、ベース、エミッタであり、ソース、ゲート、ドレインなどと成る。
パッケージの形状は、図１３に示すもので、大まかに述べると、アイランド１２と、アイランド１２と一体のリード１４Ｂと、前記リード１４Ｂの両側に位置し、前記アイランド１２とは別体でなるリード１４Ａ、１４Ｃと、アイランド１２に設けられた半導体素子２０と、前記半導体素子と前記リード１４Ａ、１４Ｂとつなぐ金属細線２４と、前記アイランド１２裏面の少なくとも一部を覆い、アイランド表面、半導体素子、金属細線を被覆する封止樹脂からなるものである。
そして図１３（Ａ１）、（Ａ２）は、上面および側面図で、絶縁樹脂の外形が６面体で、アウターリード部が樹脂パッケージが露出するものである。また図１３（Ｂ１）、（Ｂ２）は、絶縁樹脂の外形が６面体で、アイランド１２の頭部が樹脂パッケージから露出し、アウターリード部が樹脂パッケージが露出するものである。更に図１３（Ｃ１）、（Ｃ２）は、図２と実質同形状で、図１３（Ｂ１）の露出したアイランドが薄く絶縁樹脂で被覆されているものである。またネジ止め等も必要により設けられている。
一例として、ＴＯ２２０で説明すれば、アイランド１２は、厚みが０．５ｍｍ〜０．６ｍｍ程度の銅を主材料とした金属から成り、エッチング加工やパンチング加工により成形したものである。アイランド１２は、例えば縦×横＝１２．０ｍｍ×１４．０ｍｍ程度の矩形であり、紙面上における上側の側辺を半円形に切り欠いた形状となっている。この様に切り欠いた形状を呈した部分には、固定用のビスが通される貫通孔２２が形成される。アイランド１２下側の側辺の中央部からは、一体で外部に連続してリード１４Ｂが延在している。図２（Ｂ）を参照すると、アイランド１２を外部と絶縁させるために、アイランド１２の裏面（下面）は封止樹脂１６により被覆されている。また、アイランド１２の裏面を被覆する封止樹脂１６の厚みは非常に薄いので、半導体素子２０が動作することにより発生する熱は、アイランド１２および薄い封止樹脂１６を経由して良好に外部に放出される。
リード１４は、内蔵された半導体素子２０とインナーリード部で電気的に接続され、一部が外部に、アウターリードとして露出して外部接続端子として機能している。また、半導体装置１０が実装基板等に実装される際には、リード１４の先端部を実装基板に設けた孔に挿入することにより差込実装される。また面実装用として、図１３（Ｄ）に示す様にアウターリード部でＺ字の形状に折り曲げられることもある。
半導体素子２０としては、裏面に主電極を備えた半導体素子であり、具体的には、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が採用される。一例として、ＭＯＳＦＥＴが半導体素子２０として採用されると、下面のドレイン電極が導電性固着材を介してアイランド１２の上面に接続され、上面のゲート電極は金属細線２４を経由してリード１４Ａと接続され、上面のソース電極は金属細線２４を経由してリード１４Ｃと接続される。
図３から図６を参照して、次に、半導体装置の製造方法を説明する。
図３（Ａ）を参照して、リードフレーム５０の外形は短冊形状であり、枠状の外枠５２の内部に複数個のユニット５６がマトリックス状に形成されている。
図３（Ｂ）は図３（Ａ）を部分的に拡大して示す平面図である。ここでは、上側の外枠５２と下側の外枠５２とを連続させるように、タイバー５８が延在している。紙面上では、左側にユニット５６Ａ−５６Ｄが一列に配置されてタイバー５８により連結され、右側にユニット５６Ｅ−５６Ｈが一列に配置されてタイバー５８により連結されている。各ユニットは、アイランド１２と、リード１４Ａ、１４Ｂ、１４Ｃから成る。そして、リード１４Ａ、１４Ｃの一端はアイランド１２に接近すると共に、リード１４Ｂはアイランド１２と一体的に導出している。ユニット５６Ａのリード１４Ａ、１４Ｂ、１４Ｃの中間部および端部は、タイバー５８と連続している。同様に、他のユニット５６Ｂ−５６Ｄもタイバー５８と連続している。また、右側に一列に配置されるユニット５６Ｅ−５６Ｈのリードもタイバー５８により連結されている。ここで、横方向に隣接するユニットのリードは、千鳥状に配置されても良い。この場合は、例えば、ユニット５６Ａのリード１４Ａ−１４Ｃと、ユニット５６Ｅのリード１４Ａ−１４Ｃが対向して千鳥状に配置される。
どちらにしても、アイランド１２は、細い首であるリード１４Ｂで支えられていることになる。そのため、後の工程の樹脂注入で圧力が加わると変形が発生することに成る。
図４を参照して、次に、各ユニットに半導体素子２０を接続する。ユニット５６Ａを参照すると、アイランド１２の上面に半導体素子２０を実装する。半導体素子２０は、半田またはＡｇペースト等の導電性の固着材を用いた接続または共晶結合により、裏面の電極がアイランド１２の上面に電気的に接続される。また、半導体素子２０の上面の電極は、金属細線２４を経由してリード１４Ａおよびリード１４Ｃに接続される。ここで、金属細線２４に替えて、銅やＡｌなどの金属から成る板状の金属接続板が使用されても良い。
次に、各ユニットを個別に樹脂封止する。図５（Ａ）を参照して、本工程では、各ユニットを個別にキャビティ３６に収納させて、射出成形を行っている。１つのキャビティ３６Ａには、アイランド１２、半導体素子２０、リード１４Ａ、１４Ｂ、１４Ｃの一部が収納される。そして、キャビティの側面に設けたゲートＰ２から、液状の封止樹脂をキャビティ３６の内部に注入し、加熱硬化することにより、樹脂封止の工程が行われる。ここでは、紙面上にて左側にキャビティ３６Ａ−キャビティ３６Ｄが整列して配置されており、これらのキャビティはランナー３８を経由して連通している。この様なランナーは、スルーゲートとも称されている。また、紙面上にて右側にキャビティ３６Ｅ−３６Ｈが整列して配置されており、これらのキャビティもランナー３８を経由して連通している。また、これらのキャビティには、ランナー４４を経由してポッド４２が接続しており、樹脂封止時にはポッド４２から液状の封止樹脂がこれらのキャビティに順次供給される。
図５（Ｂ）は、蛇行させたもので、図５（Ａ）のキャビティ３６Ａ、３６Ｂの所を取り上げている。つまりランナー４４からキャビティ３６Ａにつながる注入口Ｐ２がキャビティ側面の右側（または左側）にあったら、排出口Ｐ１は、対向する側面の左側に設けられる。そしてキャビティ３６Ｂでは、注入口Ｐ２がキャビティ側面の左側（または右側）に、排出口Ｐ１は、対向する側面の右側（または左側）に設けられ、樹脂は蛇行して流れる様にしても良い。
これは、図５（Ａ）または図５（Ｂ）のどちらでも良い。
図６（Ａ）を参照して、本工程にて用いられるモールド金型３０の構成を説明する。モールド金型３０は、上金型３２と下金型３４とからなり、両者を当接することによりキャビティ３６Ａ−３６Ｅおよびランナー３８が構成されている。金型３４にはポッド４２が設けられており、固形状の樹脂から成るタブレットをポッド４２に収納して加熱溶融した後に、溶融した封止樹脂をプランジャー４０にて加圧することにより、封止樹脂が各キャビティに供給される。具体的には、ポッド４２から供給される封止樹脂の流れの上流側から、キャビティ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３６Ｅの順番で、ポッド４２から液状の封止樹脂が供給される。上記したように、各キャビティはランナー３８を介して連通している。
図６（Ｂ）を参照して、各キャビティ３６Ａ、３６Ｂの内部には、半導体素子２０が上面に固着されたアイランド１２が収納される。そして、アイランド１２の上面には、上金型の内壁から下方に突出する押圧部６８（図５の符号Ｐで示すピン）の先端が接触している。アイランドの先端の両側に当接する２つピンと一体と成るリード１４Ｂで、溶融樹脂が流動して来ても、アイランド１２の上方への移動が防止される。押圧部６８は上下方向に可動のピンであり、封止樹脂１６が注入される段階では押圧部６８の下端はアイランド１２の上面に接触しており、封止樹脂１６が充填されて硬化される段階では押圧部６８は上昇してアイランド１２の上面から離間する。
本発明のポイントは、キャビティ３６Ａとキャビティ３６Ｂとを連通させるランナー３８を、封止樹脂１６が供給される経路に対して傾斜するように設ける事である。
すへ具体的には、キャビティ３６Ａのエアベントとランナー３８との接続箇所（排出口）Ｐ１は、キャビティ３６Ａの厚み方向において中央部付近に設けられている。更には、この接続箇所Ｐ１は、半導体素子２０が実装されるアイランド１２よりも上方に設けられている。それに対して、ランナー３８とキャビティ３６Ｂのゲートとの接続箇所（注入口）Ｐ２は、接続箇所Ｐ１よりも下方に配置されており、アイランド１２と同じ高さあるいは下方に配置されている。
Ｐ１をアイランド１２よりも上方に設けることにより、注入された封止樹脂１６の圧力によりアイランド１２が下方に移動することが抑制される。
Ｐ２から入った溶融樹脂は、下金型とアイランド１２との間、およびアイランドと上金型との間に注入されていく、ここで下金型とアイランド１２との間に入った樹脂は、アイランド１２を上向かせる力が働く。しかし前述した２つのピンとリード１４Ｂで押さえている。そしてアイランドと上金型との間に注入されていく溶融樹脂は、アイランド裏面が被覆された後に、排出口Ｐ１に近づいていく。従来では、このＰ１がＰ２の高さと同程度あるため、Ｐ１の近くでは、アイランドを下に傾かせる力が働く。（図７（Ｂ）とその説明を参照）
しかしながら本発明では、このＰ１を従来よりも押し上げ、溶融樹脂がアイランド１２に力を作用させる前で、隣のキャビティ３６Ｂに射出させている。このことにより、封止樹脂１６がアイランド１２に与える圧力が低減されて、結果的にアイランド１２の下方への移動が抑制される。
更にここでは、ランナー３８とキャビティ３６Ｂとの接続箇所Ｐ２を、上記したＰ１よりも下方（キャビティ３６Ａの厚み方向に対して端部寄り）に配置している。この様にすることで、ランナー３８を経由してキャビティ３６Ｂに注入される封止樹脂１６を、アイランド１２の下方のスペースに優先的に供給させることができる。結果的に、アイランド１２の下方の領域に封止樹脂１６が十分に供給されて、この領域にボイドが発生することが抑制される。アイランド１２の下方の空間に優先的に封止樹脂１６が充填されることで、アイランド１２を上方に持ち上げる圧力が作用するが、アイランド１２の上面は押圧部６８により支持されているので、この圧力によるアイランド１２の上方への移動は抑制されている。以上のことにより、薄型化のためにアイランド１２とキャビティ３６Ｂの下面との間隙を例えば４０μｍ以下に薄くしても、この間隙にボイド無く封止樹脂１６を充填させることができる。
更に本工程では、ランナー３８は、上方から下方側に向かって傾斜するように配置されている。従って、ランナー３８からキャビティ３６Ｂに供給される封止樹脂１６は、半導体素子２０の下方の領域に向かって射出され、この領域に優先的に充填される。更にまた、ランナー３８から供給される封止樹脂１６が、アイランド１２の下方に優先的に充填されることにより、アイランド１２の上方に充填される封止樹脂１６の量が抑制される。このことにより、充填された封止樹脂１６によりアイランド１２が下方に押圧される圧力が低減され、樹脂封止の工程に於けるアイランド１２の下方への移動が抑制される。
尚、図６（Ｂ）、（Ｃ）の太線は、上金型と下金型のパーティング面を示す。
上記工程により、各キャビティ３６Ａ−３６Ｅに封止樹脂１６を充填した後は、充填された封止樹脂１６を加熱硬化させ、金型３０からリードを取り出す。
更に、また、図３に示すリードフレーム５０のタイバーをカットすることにより、各ユニット５６のリード１４を、リードフレーム５０の外枠５２から分離する。
図６（Ｃ）に金型から取り出された封止樹脂１６を示す。ここでは、各アイランド１２を被覆する封止樹脂１６が、ランナー３８に充填された樹脂により連続している。そして、ランナー３８の封止樹脂を切断することにより、各回路装置の封止樹脂１６を個別に分離する。
ランナー３８に充填された封止樹脂の分離は、プレスによる打ち抜きでも良いし、封止樹脂１６とランナー３８との接続部分にレーザーを照射することにより行っても良い。
本工程では、ランナー３８の封止樹脂を除去することにより生成された切除痕が封止樹脂１６の外面に残る。この切除痕は左右非対称の位置にあり、紙面上にて封止樹脂１６の左側の面に生成される切除痕は、右側の面に形成される切除痕よりも１ｍｍ程度上方に形成される。これは、図１（Ｄ）に於いても、簡単に説明されている。
以上の工程を経て、図２に示す構成の半導体装置１０が製造される。
続いて図８〜図１２を用いて、ＩＣに於いても適用できる事を説明していく。図８（Ａ）は、絶縁樹脂を省略した半導体装置で、（Ｂ）は、絶縁樹脂１０６で封止したものの断面図であり、矩形のアイランド１００と、アイランド１００の左右の側辺に一端が近接した夫々のリード群１０１・・・、１０１・・・と、アイランド１００の上下側辺から外方に延在し、一体で保持する上と下の吊りリード１０２と、アイランド１００の上に固着されたＩＣチップ１０３と、チップ１０３のボンディングパッド１０４とリード１０１とを電気的につなぐ金属細線１０５とから成り、前記リードのアウターリードに相当する部分を除き、全てが絶縁樹脂１０６で被覆されている。ここで保持リード１０２は、２本開示されているが少なくとも一本あれば良い。尚、本発明のポイントでもあるように、アイランド１００の裏面は、絶縁樹脂１０６で被覆されている。
図９は、図８で示す素子の搭載部１１１がマトリツクス状に配置されたリードフレーム１１０を示し、全体としては短冊状を呈している。そしてスリット１１２、インデックス孔１１３等が設けられている。更に説明すれば、上側と下側の連結条帯１１４は、図８の保持リード１０２が一体で設けられている。よって上の第１の搭載部と下の第２の搭載部のアイランドが一体となり、この２つのアイランドの間には、少なくとも一つの別のアイランドが吊りリードで一体になっている。
更にアイランドの左右に延在するリード１０１を一体で保持するタイバー１１５が、上と下の連結条帯１１４と一体でなっている。また搭載部と左右の隣接する搭載部との間、また上下の隣接する搭載部との間は、第２の連結条帯１１６があることにより、アイランドの左右のリードフレーム、アイランド上下の保持リードが連結条帯一体で成っている。
図１０は、そのリードフレーム１１０を金型に配置したときの平面配置を示すものである。これは図５（Ｂ）で説明した蛇行配置である。一例としてキャビティは、１２０Ａ〜１２０Ｃの３つを図示し、ゲート部１２１の注入口Ｐ２からキャビティ１２０Ａに入り、排出口Ｐ１から出て行く。ここで、排出口側でアイランドの左右側辺にある（またはアイランドの下側辺にある）リードＡ、Ｂ、Ｃに着目する。従来は、このリードに相当する部分の排出口Ｐ１が、図７（Ｃ）の如くアイランドと同等の高さ、または注入口よりも下方であるため、インナーリードの先端が下方に圧力を受けてしまう。またこの部分に接続される金属細線の変形、または破断を発生させてしまう。これは、半導体パッケージの軽薄短小化により、リードやアイランドの厚みが薄くなっていること、金属細線も細くなっていること、また金以外に、ＡｌまたはＣｕ等の細いワイヤが採用されている事からも顕著に現れる。よって図６（Ｂ）に示す様なランナー構成であれば、その樹脂圧を低減させることが可能となる。
図１１は、ＥＣＨと呼ぶパッケージで、矩形のアイランド１３０の一方の長側辺には、アイランドと一体の複数のリード１３１があり、他方の側辺には、アイランド１３０と別体のリード１３２が複数本設けられている。アイランドの上には、半導体チップ１３３が固着され、インナーリード１３２と金属細線１３４を介して接続されている。そして点線で示す絶縁樹脂１３５でアイランドの裏面も含めて封止されている。
図１２は、その半導体装置に採用されるリードフレーム１４０である。点線はキャビティを示し、その中に位置するアイランド１３０、リード１３１、１３２が搭載部であり、矢印は樹脂の流れである。これも、前実施例と同様に、インナーリード１３２の変動および金属細線の変形を抑止できるものである。
つまり第１のアイランド１３０Ａの左側のランナーから注入口を介してキャビティに入り、排出口からスルーゲートを介して右隣のキャビティへと入る。
ここでも排出口に近い所のインナーリードまたはアイランドは、上からの樹脂の圧力を受け、変形されるが図６の様に、注入口よりも排出口を高くした（アイランドの高さよりも高くした）ために、その注入樹脂の圧力を軽減させることができる。
尚、全ての実施例でいえることであるが、上下の関係が全て逆であっても良い。よって以下に示す特許請求の範囲は、一方、他方の金型で表現してある。
スルーゲート方式でアイランドの裏面に絶縁樹脂を被覆する半導体パッケージに適用可能である。
１０ 半導体装置
１２ アイランド
１４，１４Ａ，１４Ｂ，１４Ｃ リード
１６ 封止樹脂
２０ 半導体素子
２２ 貫通孔
２４ 金属細線
３０ 金型
３２ 上金型
３４ 下金型
３６，３６Ａ，３６Ｂ，３６Ｃ，３６Ｄ，３６Ｅ キャビティ
３８ ランナー
４０ プランジャー
４２ ポッド
４４ ランナー
５０ リードフレーム
５２ 外枠
５４ ブロック
５６、５６Ａ、５６Ｂ、５６Ｃ、５６Ｄ、５６Ｅ、５６Ｆ、５６Ｇ、５６Ｈ ユニット
５８ タイバー

Claims (10)

  1. ランナーを介して互いに連通する複数のキャビティを有する金型を用意する工程と、
    前記金型にリードフレームを配置し、前記リードフレームに含まれるアイランド、前記アイランドの近傍に一端が配置されたリード、前記アイランドに固着された半導体素子および前記リードと前記半導体素子とを接続する金属細線を各々の前記キャビティに収納する工程と、
    前記ランナーを介して前記複数のキャビティに封止樹脂を注入し、前記アイランド、前記リード、前記半導体素子および前記金属細線を前記封止樹脂で封止する工程と、を具備する半導体装置の製造方法に於いて、
    前記封止する工程では、一の前記キャビティから排出口を経由して前記ランナーに排出された前記封止樹脂を、前記排出口よりも下方に配置された注入口を経由して前記ランナーから他の前記キャビティに注入することを特徴とする半導体装置の製造方法。
  2. 前記キャビティは平面視で４つの側辺から成る矩形を成し、前記排出口と前記注入口は、対向する前記側辺の側面に設けられることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記封止樹脂が硬化した後、前記金型から前記封止樹脂で封止された前記半導体装置を取り出し、前記ランナーに充填された前記封止樹脂を取り除き、前記半導体装置の側面に切除痕を設けることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記注入口は、前記キャビティに収納される前記アイランドよりも下方に設けられることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記封止する工程では、前記金型に設けた押圧部を前記アイランドに接触させることを特徴とする請求項１から請求項４の何れかに記載の半導体装置の製造方法。
  6. 前記金型は、上金型および下金型から成ることを特徴とする請求項１から請求項５のいずれかに記載の半導体装置の製造方法。
  7. 請求項１から請求項６の何れかに記載された製造方法により製造された半導体装置であり、
    前記ランナーに充填された前記封止樹脂を除去することにより半導体装置の側面には切除痕が形成され、一側面に形成された前記切除痕と、前記一側面に対向する他側面に形成された切除痕とが非対称に配置されることを特徴とする半導体装置。
  8. 半導体素子が実装されたアイランドを収納して樹脂封止するためのキャビティが複数個設けられるモールド金型であり、
    第１キャビティと、
    液状の封止樹脂が供給される経路に対して前記第１キャビティよりも下流側に配置された第２キャビティと、
    一端が前記第１キャビティと連続し、他端が前記第２キャビティと連続するランナーと、を具備し、
    前記ランナーと前記第２キャビティとが連続する箇所は、前記ランナーと前記第１キャビティが連続する箇所よりも、下方に配置されることを特徴とするモールド金型。
  9. 半導体素子が実装されたアイランドを収納して樹脂封止するためのキャビティが複数個設けられるモールド金型であり、
    第１キャビティと、
    液状の封止樹脂が供給される経路に対して前記第１キャビティよりも下流側に配置された第２キャビティと、
    一端が前記第１キャビティと連続し、他端が前記第２キャビティと連続するランナーと、を具備し、
    前記ランナーと前記第２キャビティとが連続する箇所は、前記ランナーと前記第１キャビティが連続する箇所よりも、前記キャビティの厚み方向に対して端部寄りに配置され、
    前記ランナーは、注入される封止樹脂の進行方向に対して傾斜して配置されることを特徴とするモールド金型。
  10. 前記アイランドの上面に接触する押圧部を更に備えることを特徴とする請求項８または請求項９に記載のモールド金型。

JP2009046355A 2008-09-30 2009-02-27 半導体装置の製造方法、半導体装置およびモールド金型 Active JP5147758B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009046355A JP5147758B2 (ja) 2008-09-30 2009-02-27 半導体装置の製造方法、半導体装置およびモールド金型
US12/568,486 US8105883B2 (en) 2008-09-30 2009-09-28 Molding die with tilted runner, method of manufacturing semiconductor device using the same, and semiconductor device made by the method
CN200910179607XA CN101930933B (zh) 2008-09-30 2009-09-29 半导体装置及其制造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008252996 2008-09-30
JP2008252996 2008-09-30
JP2009046355A JP5147758B2 (ja) 2008-09-30 2009-02-27 半導体装置の製造方法、半導体装置およびモールド金型

Publications (3)

Publication Number Publication Date
JP2010109314A JP2010109314A (ja) 2010-05-13
JP2010109314A5 JP2010109314A5 (ja) 2012-03-15
JP5147758B2 true JP5147758B2 (ja) 2013-02-20

Family

ID=42298426

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009046356A Active JP5341556B2 (ja) 2008-09-30 2009-02-27 半導体装置の製造方法
JP2009046355A Active JP5147758B2 (ja) 2008-09-30 2009-02-27 半導体装置の製造方法、半導体装置およびモールド金型

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2009046356A Active JP5341556B2 (ja) 2008-09-30 2009-02-27 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8105883B2 (ja)
JP (2) JP5341556B2 (ja)
CN (1) CN101930933B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5761585B2 (ja) * 2008-10-07 2015-08-12 国立研究開発法人情報通信研究機構 パルスレーダ装置
JP4852088B2 (ja) * 2008-11-04 2012-01-11 株式会社東芝 バイアス回路
JP5333402B2 (ja) * 2010-10-06 2013-11-06 三菱電機株式会社 半導体装置の製造方法
CN102856217B (zh) * 2011-06-30 2018-05-22 恩智浦美国有限公司 用于模塑半导体器件的装置和方法
DE102012207678A1 (de) * 2012-05-09 2013-11-14 Osram Opto Semiconductors Gmbh Vorrichtung zum formen einer gehäusestruktur für eine mehrzahl von elektronischen bauteilen und gehäusestruktur für eine mehrzahl von elektronischen bauteilen
US9911838B2 (en) * 2012-10-26 2018-03-06 Ixys Corporation IGBT die structure with auxiliary P well terminal
JP6619356B2 (ja) * 2014-11-07 2019-12-11 三菱電機株式会社 電力用半導体装置およびその製造方法
US9583421B2 (en) 2015-07-16 2017-02-28 Semiconductor Components Industries, Llc Recessed lead leadframe packages
CN107645874A (zh) * 2016-07-20 2018-01-30 珠海市声驰电器有限公司 一种密封电路结构及其灌封方法
CN107731775A (zh) * 2017-09-26 2018-02-23 铜陵中锐电子科技有限公司 适用于连续充填技术的to251型八排引线框架
CN110875410A (zh) * 2018-08-30 2020-03-10 深圳市聚飞光电股份有限公司 Led支架及其制作方法、led发光器件、发光装置
JP2020123691A (ja) * 2019-01-31 2020-08-13 株式会社三社電機製作所 半導体製品
US20210043466A1 (en) * 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds
US11515174B2 (en) * 2019-11-12 2022-11-29 Micron Technology, Inc. Semiconductor devices with package-level compartmental shielding and associated systems and methods
DE112021007793T5 (de) 2021-06-09 2024-04-18 Mitsubishi Electric Corporation Halbleiter-Herstellungseinrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP7528042B2 (ja) 2021-09-17 2024-08-05 株式会社東芝 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6315432A (ja) * 1986-07-08 1988-01-22 Fujitsu Ltd 樹脂パツケ−ジ成形用金型
JP2786197B2 (ja) 1987-04-27 1998-08-13 株式会社日立製作所 半導体装置の製造方法
US4946633A (en) * 1987-04-27 1990-08-07 Hitachi, Ltd. Method of producing semiconductor devices
JP2724491B2 (ja) * 1989-02-01 1998-03-09 株式会社日立製作所 成形装置
JPH04225241A (ja) * 1990-12-26 1992-08-14 Oki Electric Ind Co Ltd 樹脂封止半導体装置の製造方法及びリードフレーム
JP3828036B2 (ja) * 2002-03-28 2006-09-27 三菱電機株式会社 樹脂モールド型デバイスの製造方法及び製造装置
JP4121335B2 (ja) * 2002-08-28 2008-07-23 三洋電機株式会社 リードフレームおよびそれを用いた半導体装置の製造方法
JP2004158539A (ja) 2002-11-05 2004-06-03 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置の製造方法
JP4243177B2 (ja) * 2003-12-22 2009-03-25 株式会社ルネサステクノロジ 半導体装置の製造方法
WO2006129926A1 (en) * 2005-06-02 2006-12-07 Tsp Co., Ltd. Mold for manufacturing semiconductor device and semiconductor device manufactred using the same

Also Published As

Publication number Publication date
JP2010109315A (ja) 2010-05-13
US20100219517A1 (en) 2010-09-02
CN101930933A (zh) 2010-12-29
JP2010109314A (ja) 2010-05-13
US8105883B2 (en) 2012-01-31
CN101930933B (zh) 2012-04-18
JP5341556B2 (ja) 2013-11-13

Similar Documents

Publication Publication Date Title
JP5147758B2 (ja) 半導体装置の製造方法、半導体装置およびモールド金型
US9793197B2 (en) Low profile leaded semiconductor package
US7781262B2 (en) Method for producing semiconductor device and semiconductor device
TWI650840B (zh) 引線支架、半導體裝置及引線支架之製造方法
US20120181676A1 (en) Power semiconductor device packaging
US8633511B2 (en) Method of producing semiconductor device packaging having chips attached to islands separately and covered by encapsulation material
JP6539727B2 (ja) 分配機能タイバーを有するギャングクリップ
US20130017652A1 (en) Method of manufacturing a semiconductor device package with a heatsink
JP5180722B2 (ja) 半導体装置の製造方法
KR100781149B1 (ko) 리드프레임 스트립 및 이를 이용한 반도체 패키지 제조 방법
US6893898B2 (en) Semiconductor device and a method of manufacturing the same
JP3877409B2 (ja) 半導体装置の製造方法
JP3877453B2 (ja) 半導体装置の製造方法
JP3877410B2 (ja) 半導体装置の製造方法
JP3877402B2 (ja) 半導体装置の製造方法
JP3831504B2 (ja) リードフレーム
JP4784945B2 (ja) 半導体装置の製造方法
US20230038411A1 (en) Semiconductor package with raised dam on clip or leadframe
US11362023B2 (en) Package lead design with grooves for improved dambar separation
WO2006061673A1 (en) Semiconductor package having at least two semiconductor chips and method of assembling the semiconductor package
JP4887346B2 (ja) 半導体装置
JP5086315B2 (ja) 半導体装置の製造方法
JP5341473B2 (ja) 半導体装置およびその製造方法
US20220344302A1 (en) Split tie bar for clip stability
JP2009188149A (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110613

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121010

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121127

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5147758

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151207

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151207

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151207

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151207

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151207

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250