CN107112245A - 具有经改进接触引脚的qfn封装 - Google Patents

具有经改进接触引脚的qfn封装 Download PDF

Info

Publication number
CN107112245A
CN107112245A CN201580061929.8A CN201580061929A CN107112245A CN 107112245 A CN107112245 A CN 107112245A CN 201580061929 A CN201580061929 A CN 201580061929A CN 107112245 A CN107112245 A CN 107112245A
Authority
CN
China
Prior art keywords
package
lead frame
pin
sawing
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580061929.8A
Other languages
English (en)
Inventor
R·纪唐龙
W·诺克迪
P·蒲涅亚波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Inc
Original Assignee
Microchip Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Technology Inc filed Critical Microchip Technology Inc
Publication of CN107112245A publication Critical patent/CN107112245A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H01L21/4889—Connection or disconnection of other leads to or from wire-like parts, e.g. wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

根据本发明的实施例，一种用于制造集成电路IC装置的方法可包含：将IC芯片安装到引线框架的中心支撑结构上，将所述IC芯片接合到多个引脚中的至少一些引脚，囊封所述引线框架及经接合IC芯片，向所述经囊封引线框架中锯切阶状切口，对所述多个引脚的经暴露部分进行电镀，及切割所述IC封装以使其摆脱棒条。所述引线框架可包含：多个引脚，其从所述中心支撑结构延伸；及棒条，其连接所述多个引脚、远离所述中心支撑结构。可在不将所述经接合IC封装与所述棒条分离的情况下使用第一锯切宽度沿着一组切割线向所述经囊封引线框架中锯切所述阶状切口，借此暴露所述多个引脚的至少一部分。可通过使用小于所述第一锯切宽度的第二锯切宽度在所述组切割线处锯切穿过所述经囊封引线框架而切割所述IC封装以使其摆脱所述棒条。

Description

具有经改进接触引脚的QFN封装
相关专利申请案
本申请案主张于2014年11月20日提出申请的共同拥有的第62/082,338号美国临时专利申请案的优先权，所述美国临时专利申请案特此出于所有目的以引用方式并入本文中。
技术领域
本发明涉及集成电路封装，特定来说涉及针对集成电路的所谓的扁平无引线封装。
背景技术
扁平无引线封装是指具有集成引脚以用于表面安装到印刷电路板(PCB)的一种类型的集成电路(IC)封装。扁平无引线有时可被称作微引线框架(MLF)。扁平无引线封装(举例来说，包含四方扁平无引线(QFN)及双扁平无引线(DFN))提供经囊封IC组件与外部电路之间的物理及电连接(例如，连接到印刷电路板(PCB))。
一般来说，用于扁平无引线封装的接触引脚不延伸超出封装的边缘。引脚通常由单引线框架形成，所述单引线框架包含用于IC的裸片的中心支撑结构。引线框架及IC囊封于通常由塑料制成的外壳中。每一引线框架可是引线框架矩阵的一部分，所述矩阵经模制以囊封数个个别IC装置。通常，通过切割穿过引线框架的任何连结部件而所述矩阵锯切开以将个别IC装置分离。锯切或切割工艺还暴露沿着封装的边缘的接触引脚。
一旦经锯切，裸露的接触引脚可针对回流焊接提供不良连接或不提供连接。接触引脚的经暴露面可不提供用以提供可靠连接的充分可润湿侧面。回流焊接是用于将表面安装组件附接到PCB的优选方法，其打算熔融焊料且加热邻接表面而不使电组件过热，且借此减小对所述组件的损坏的风险。
发明内容
因此，改进用于回流焊接工艺(其用以将扁平无引线封装安装到外部电路)的扁平无引线接触引脚的可润湿表面的工艺或方法可提供QFN或其它扁平无引线封装中的IC的经改进电性能及机械性能。
根据本发明的实施例，一种用于制造集成电路(IC)装置的方法可包含：将IC芯片安装到引线框架的中心支撑结构上，将所述IC芯片接合到多个引脚中的至少一些引脚，囊封所述引线框架及经接合IC芯片，向所述经囊封引线框架中锯切阶状切口，对所述多个引脚的经暴露部分进行电镀，及切割所述IC封装以使其摆脱棒条。所述引线框架可包含：多个引脚，其从所述中心支撑结构延伸；及棒条，其连接所述多个引脚、远离所述中心支撑结构。可在不将所述经接合IC封装与所述棒条分离的情况下使用第一锯切宽度沿着一组切割线向所述经囊封引线框架中锯切所述阶状切口，借此暴露所述多个引脚的至少一部分。可通过使用小于所述第一锯切宽度的第二锯切宽度在所述组切割线处锯切穿过所述经囊封引线框架而切割所述IC封装以使其摆脱所述棒条。
根据另一实施例，一种用于将集成电路(IC)装置安装于印刷电路板(PCB)上的方法可包含：将IC芯片安装到引线框架的中心支撑结构上，将所述IC芯片接合到多个引脚中的至少一些引脚，囊封所述引线框架及经接合IC芯片，向所述经囊封引线框架中锯切阶状切口，对所述多个引脚的经暴露部分进行电镀，切割所述IC封装以使其摆脱棒条，及将所述扁平无引线IC封装附接到所述PCB。所述引线框架可包含：多个引脚，其从所述中心支撑结构延伸；及棒条，其连接所述多个引脚、远离所述中心支撑结构。可在不将所述经接合IC封装与所述棒条分离的情况下使用第一锯切宽度沿着一组切割线锯切所述阶状切口，借此暴露所述多个引脚的至少一部分。可通过使用小于所述第一锯切宽度的第二锯切宽度在所述组切割线处锯切穿过所述经囊封引线框架而切割所述IC封装以使其摆脱所述棒条。可使用回流焊接方法将所述IC封装的所述多个引脚连结到所述PCB上的相应接触点以将所述IC封装附接到所述PCB。
根据另一实施例，一种呈扁平无引线封装的集成电路(IC)装置可包含IC芯片，所述IC芯片安装到引线框架的中心支撑结构上且与所述引线框架囊封在一起以形成具有底部面及四个边的IC封装。所述IC装置可包含一组引脚，所述引脚具有沿着所述IC封装的所述四个边的下部边缘暴露的面。所述IC装置可包含沿着所述IC封装的所述底部面的周界深入到所述IC封装中的阶状切口，所述阶状切口包含所述组引脚的所述经暴露面。面对包含所述阶状切口的所述多个引脚的经暴露部分的底部可为经电镀的。
附图说明
图1是展示根据本发明的教示的穿过安装于印刷电路板(PCB)上的扁平无引线封装的实施例的横截面侧视图的示意图。
图2A是以侧视图与仰视图展示典型QFN封装的一部分的图片。图2B展示通过锯切穿过经囊封引线框架而暴露的沿着QFN封装的边缘的铜接触引脚的面的放大视图。
图3是展示在回流焊接工艺未能提供到PCB的充分机械连接及电连接之后的典型QFN封装的图片。
图4A及4B是展示在具有用于回流焊接的高可润湿侧面的扁平无引线封装中并入有本发明的教示的经封装IC装置的部分视图的图片。
图5A是在提供经改进焊料连接的回流焊接工艺之后的图4的经封装IC装置的图片；图5B是展示经改进焊料连接的放大细节的图式。
图6是展示可用于实践本发明的教示的引线框架的俯视图的图式。
图7是图解说明用于制造呈并入有本发明的教示的扁平无引线封装的集成电路(IC)装置的实例性方法的流程图。
图8A到8C是图解说明用于制造呈并入有本发明的教示的扁平无引线封装的集成电路(IC)装置的实例性方法的一部分的示意图。
图8D及8E是在完成图8A到8C的工艺步骤之后的IC装置封装的图片。
图9A是图解说明用于制造呈并入有本发明的教示的扁平无引线封装的集成电路(IC)装置的实例性方法的一部分的示意图。
图9B及9C是在完成图9A的工艺步骤之后的IC装置封装的图片。
图10A及10B是图解说明用于制造呈并入有本发明的教示的扁平无引线封装的集成电路(IC)装置的实例性方法的一部分的示意图。
图10C是在完成图10A及10B的工艺步骤之后的IC装置封装的图片。
图11A及11B是图解说明用于制造呈并入有本发明的教示的扁平无引线封装的集成电路(IC)装置的实例性方法的一部分的示意图。
图11C是在完成图11A及11B的工艺步骤之后的IC装置封装的图片。
具体实施方式
图1是展示穿过安装于印刷电路板(PCB)12上的扁平无引线封装10的横截面视图的侧视图。封装10包含接触引脚14a、14b，裸片16，引线框架18及囊封件20。裸片16可包含任何集成电路，无论其被称为IC、芯片及/或微芯片。裸片16可包含安置于半导体材料(例如硅)的衬底上的一组电子电路。
如图1中所展示，接触引脚14a是其中焊料20a未保持附接到接触引脚14a的经暴露面的失败的回流工艺的原因；通过锯切封装10以摆脱引线框架矩阵(图6中更详细地展示且在下文论述)而形成的接触引脚14a的裸露的铜面可促成此类失败。相比来说，接触引脚14b展示通过成功的回流过程形成的经改进焊接连接20b。此经改进连接提供电连通及机械支撑两者。接触引脚14b的面可能在回流过程之前已被电镀(例如，利用锡电镀)。
图2A是以侧视图与仰视图展示典型QFN封装10的一部分的图片。图2B展示通过锯切穿过经囊封引线框架18而暴露的沿着QFN封装10的边缘的铜接触引脚14a的面24的放大视图。如图2A中所展示，接触引脚14a的底部22被电镀(例如，利用锡电镀)但经暴露面24是裸铜。
图3是在回流焊接工艺未能提供到PCB 12的充分机械连接及电连接之后的典型QFN封装10的图片。如图3中所展示，接触引脚14a的裸铜面24在回流焊接之后可提供不良连接或不提供连接。接触引脚14a的经暴露面24可不提供用以提供可靠连接的充分可润湿侧面。
图4A及4B是展示并入有本发明的教示的经封装IC装置30的部分视图的图片，其中引脚32的经暴露面部分33及底部表面34两者已电镀有锡以产生呈扁平无引线封装的IC装置30，所述封装具有用于回流焊接的高可润湿侧面，从而提供如在图1中的接触引脚14b处所展示且在图5的图片中所示范的经改进焊料连接。如所展示，IC装置30可包括四方扁平无引线封装。在其它实施例中，IC装置30可包括双扁平无引线封装，或其中引线并不大大延伸超出封装的边缘且经配置以将IC表面安装到印刷电路板(PCB)的任何其它封装(例如，任何微引线框架(MLT))。
图5A是展示在于引脚32的经暴露面部分33及引脚32的底部表面34两者上进行电镀的情况下的经封装IC装置30的图片，其示范在回流焊接工艺之后连接到PCB 36的经改进连接。图5B是展示在使用回流焊接工艺附接到PCB 36之后的IC装置30的放大横截面细节的图式。如在图5A及5B中可见，焊料38沿着底部表面34及面部分33两者连接到引脚32。
图6展示可用于实践本发明的教示的引线框架40。如所展示，引线框架40可包含中心支撑结构42、从所述中心支撑结构延伸的多个引脚44，及连接所述多个引脚、远离所述中心支撑结构的一或多个棒条46。引线框架40可包含金属结构，所述金属结构提供通过引脚44与安装到中心支撑结构42的IC装置(图6中未展示)进行的电连通并且为所述IC装置提供机械支撑。在一些应用中，IC装置可胶合到中心支撑结构42。在一些实施例中，IC装置可被称为裸片。在一些实施例中，裸片或IC装置上的垫或接触点可通过接合(例如，线接合、球接合、楔接合、柔性接合、热超声接合或任何其它适当接合技术)连接到相应引脚。在一些实施例中，引线框架40可通过蚀刻或冲压制造。引线框架40可是引线框架40a、40b的矩阵的一部分以供在分批处理中使用。
图7是图解说明用于制造呈并入有本发明的教示的扁平无引线封装的集成电路(IC)装置的实例性方法50的流程图。方法50可提供用于将IC装置安装到PCB的经改进连接。
步骤52可包含对上面产生IC装置的半导体晶片进行背面研磨。典型的半导体或IC制造可使用大约750μm厚的晶片。此厚度可在高温处理期间提供抵抗翘曲的稳定性。相比来说，一旦完成IC装置，大约50μm到75μm的厚度可为优选的。背面研磨(还称作背面精磨(backlap)或晶片薄化)可从晶片的与IC装置相对的侧移除材料。
步骤54可包含锯切及/或切割晶片以将IC装置与形成于同一晶片上的其它组件分离。
步骤56可包含将IC裸片(或芯片)安装于引线框架的中心支撑结构上。所述IC裸片可通过胶合或任何其它适当方法由中心支撑结构附接。
在步骤58处，可将IC裸片连接到从引线框架的中心支撑结构延伸的个别引脚。在一些实施例中，裸片或IC装置上的垫及/或接触点可通过接合(例如，线接合、球接合、楔接合、柔性接合、热超声接合或任何其它适当接合技术)连接到相应引脚。
在步骤60处，可囊封IC装置与引线框架以形成组合件。在一些实施例中，此包含模制到塑料壳中。如果使用塑料模制，那么可后接后模制固化步骤以使外壳硬化及/或凝固。
在步骤62处，可向经囊封组合件中锯切阶状切口。可沿着被选择为与引线框架的至少一组引脚交叉的一组切割线做出所述阶状切口。可使用阶状切口锯切宽度做出所述阶状切口。在一些实施例中，所述阶状切口锯切宽度可为大约0.4mm。在一些实施例中，可向具有约0.2mm的厚度的引线框架中做出大约0.1mm到0.15mm深的第一阶状切口。因此，所述第一阶状切口并不完全切割穿过引脚。
图8图解说明可在步骤62处使用的阶状切口的一个实施例的工艺，其中图8A到8C包含展示步骤62的侧视图的示意图。如图8A中所展示，引脚44可囊封于塑料模制件48中。引线框架40中的引脚44及/或任何其它引线可具有厚度t。如图8B中所展示，阶状切口锯切宽度ws及深度d并不将引脚44与相邻封装完全分离。图8C展示沿着底部表面44a及阶状切口44b暴露的引脚44。图8D及8E是展示在步骤62已完成之后的引脚44的等角视图。
步骤64可包含化学去毛边及电镀工艺以覆盖连接引脚的经暴露底部区域。
图9图解说明可在步骤64处使用的电镀工艺的一个实施例的结果。图9A是展示囊封于塑料模制件48中的引脚44的呈横截面的示意性侧视图，所述引脚具有如关于步骤62所论述的阶状切口。另外，已在引脚44的经暴露表面(包含底部表面44a及阶状切口44b)上沉积电镀层45。图9B及9C是展示经电镀引脚44的图片。
步骤66可包含执行隔离切割。隔离切割可包含锯切穿过每一封装的引脚以将所述引脚彼此电隔离。可使用小于用于做出阶状切口的锯切宽度的锯切宽度进行隔离切割。在一些实施例中，可用具有大约0.24mm的厚度的刀片进行所述隔离切割。
图10图解说明可在步骤66处使用的隔离切割的一个实施例的工艺。图10A及10B是展示囊封于塑料模制件48中且在阶状切割及对经暴露表面的电镀之后的引脚44的横截面侧视图的示意图。在于步骤64中沉积电镀层45之后，进行超出引脚44的全厚度t的为宽度wi的隔离切割，如图10B中所展示。wi比ws窄，从而留下经电镀阶状切口的在隔离切割之后剩余的至少一部分。与步骤62相比来说，隔离切割的深度大于引脚44的总厚度t，使得引线框架40的个别引脚44与电路将不再通过引线框架矩阵及/或棒条46进行电连通。图10C是展示在完成步骤66之后的引脚44的图片。
一旦完成隔离切割，步骤68可包含对IC装置的测试及标记。可通过更改各种步骤的次序、添加步骤及/或消除步骤来改变方法50。举例来说，可在不执行隔离切割及/或对IC装置的测试的情况下根据本发明的教示产生扁平无引线IC封装。所属领域的技术人员将能够在不背离本发明的范围或意图的情况下使用这些教示开发替代方法。
步骤70可包含单个化切割以在其中引线框架40是引线框架矩阵40的一部分的实施例中将IC装置与棒条、引线框架及/或其它附近IC装置分离。单个化切割可包含以小于阶状切口锯切宽度的锯切宽度锯切穿过与阶状切割及/或隔离切割相同的切割线。在一些实施例中，单个化锯切宽度可为大约0.3mm。单个化切割仅暴露引线框架的引脚的裸铜的一部分。引脚的另一部分保持电镀且不受最后锯切步骤的影响。
图11图解说明可在步骤70处使用的单个化切割的一个实施例的工艺。图11A及11B是展示囊封于塑料模制件48中且在阶状切割、对经暴露表面的电镀以及隔离切割之后的引脚44的横截面侧视图的示意图。在步骤68中的任何测试及/或标记之后，穿过全封装进行宽度wf的单个化切割，如图11B中所展示。wf比ws窄，从而留下经电镀阶状切口的在单个化切割之后剩余的至少一部分。图11C是展示在完成步骤66之后的引脚44的图片。
步骤72可包含将经分离IC装置(在其封装中)附接到PCB或其它安装装置。在一些实施例中，IC装置可使用回流焊接工艺附接到PCB。图5B展示已安装于印刷电路板上且通过回流焊接工艺附接的IC装置的引脚区域的视图。本发明提供的半锯切切口或阶状切口可将可润湿侧面或圆角高度增加到占60％且满足(举例来说)汽车消费者要求。因此，根据本发明的各种教示，可改进扁平无引线装置的“可润湿侧面”且通过回流焊接工艺做出的每一焊接接点可在视觉及/或性能测试期间提供经改进性能及/或增加的接受率。
相比来说，用于扁平无引线集成电路封装的常规制造工艺可使引脚连接不具有用于回流焊接工艺的充分可润湿表面。即便在将封装与引线框架或矩阵分离之前电镀经暴露引脚，典型工艺中所使用的最后的锯切步骤也仅留下引脚的经暴露面上的裸铜。

Claims (20)

1.一种用于制造呈扁平无引线封装的集成电路IC装置的方法，所述方法包括：
将IC芯片安装到引线框架的中心支撑结构上，所述引线框架包含：
多个引脚，其从所述中心支撑结构延伸；及
棒条，其连接所述多个引脚、远离所述中心支撑结构；
将所述IC芯片接合到所述多个引脚中的至少一些引脚；
囊封所述引线框架及经接合IC芯片；
在不将所述经接合IC封装与所述棒条分离的情况下使用第一锯切宽度沿着一组切割线向所述经囊封引线框架中锯切阶状切口，借此暴露所述多个引脚的至少一部分；
对所述多个引脚的所述经暴露部分进行电镀；及
通过使用小于所述第一锯切宽度的第二锯切宽度在所述组切割线处锯切穿过所述经囊封引线框架而切割所述IC封装以使其摆脱所述棒条。
2.根据权利要求1所述的方法，其进一步包括：
执行隔离切割以在不将所述IC封装与所述引线框架分离的情况下将所述IC封装的个别引脚隔离；及
在所述隔离切割之后执行对所述经隔离个别引脚的电路测试。
3.根据权利要求1或2所述的方法，其进一步包括：
执行隔离切割以在不将所述IC封装与所述引线框架分离的情况下隔离所述IC封装的个别引脚，其中所述隔离切割是以小于所述第一锯切宽度的第三锯切宽度执行；及
在所述隔离切割之后执行对所述经隔离个别引脚的电路测试。
4.根据权利要求3所述的方法，其进一步包括使用线接合将所述IC芯片接合到所述多个引脚中的至少一些引脚。
5.根据前述权利要求中任一权利要求所述的方法，其中所述第一锯切宽度是大约0.40mm。
6.根据前述权利要求中任一权利要求所述的方法，其中所述第二锯切宽度是大约0.30mm。
7.根据前述权利要求中任一权利要求所述的方法，其中所述第三锯切宽度大约介于0.24mm与0.30mm之间。
8.根据前述权利要求中任一权利要求所述的方法，其中所述阶状切口的深度是大约0.1mm到0.15mm且所述引线框架具有大约0.20mm的厚度。
9.一种用于将呈扁平无引线封装的集成电路IC装置安装到印刷电路板PCB上的方法，所述方法包括：
将IC芯片安装到引线框架的中心支撑结构上，所述引线框架包含：
多个引脚，其从所述中心支撑结构延伸；及
棒条，其连接所述多个引脚、远离所述中心支撑结构；
将所述IC芯片接合到所述多个引脚中的至少一些引脚；
囊封所述引线框架及经接合IC芯片；
在不将所述经接合IC封装与所述棒条分离的情况下使用第一锯切宽度沿着一组切割线向所述经囊封引线框架中锯切阶状切口，借此暴露所述多个引脚的至少一部分；
对所述多个引脚的所述经暴露部分进行电镀；
通过使用小于所述第一锯切宽度的第二锯切宽度在所述组切割线处锯切穿过所述经囊封引线框架而切割所述IC封装以使其摆脱所述棒条；及
使用回流焊接方法将所述IC封装的所述多个引脚连结到所述PCB上的相应接触点以将所述扁平无引线IC封装附接到所述PCB。
10.根据权利要求9所述的方法，其进一步包括：
执行隔离切割以在不将所述IC封装与所述棒条分离的情况下将所述IC封装的个别引脚隔离；及
在所述隔离切割之后执行对所述经隔离个别引脚的电路测试。
11.根据权利要求9或10所述的方法，其进一步包括：
执行隔离切割以在不将所述IC封装与所述棒条分离的情况下隔离所述IC封装的个别引脚，其中所述隔离切割是以小于所述第一锯切宽度的第三锯切宽度执行；及
在所述隔离切割之后执行对所述经隔离个别引脚的电路测试。
12.根据权利要求11所述的方法，其进一步包括使用线接合将所述IC芯片接合到所述多个引脚中的至少一些引脚。
13.根据前述权利要求9到12中任一权利要求所述的方法，其中所述第一锯切宽度是大约0.40mm。
14.根据前述权利要求9到13中任一权利要求所述的方法，其中所述第二锯切宽度是大约0.30mm。
15.根据前述权利要求9到14中任一权利要求所述的方法，其中所述第三锯切宽度大约介于0.24mm与0.30mm之间。
16.根据前述权利要求9到15中任一权利要求所述的方法，其中所述阶状切口的深度是大约0.1mm到0.15mm且所述引线框架具有大约0.20mm的厚度。
17.根据前述权利要求9到16中任一权利要求所述的方法，其中所述回流焊接工艺提供占所述引脚的经暴露表面的大约60％的圆角高度。
18.一种呈扁平无引线封装的集成电路IC装置，其包括：
IC芯片，其安装到引线框架的中心支撑结构上且与所述引线框架囊封在一起以形成具有底部面及四个边的IC封装；
一组引脚，其具有沿着所述IC封装的所述四个边的下部边缘暴露的面；及
阶状切口，其沿着所述IC封装的所述底部面的周界深入到所述IC封装中、包含所述组引脚的所述经暴露面；
其中面对包含所述阶状切口的所述多个引脚的经暴露部分的底部是经电镀的。
19.根据权利要求18所述的IC装置，其中所述阶状切口的深度是大约0.10mm到0.15mm。
20.根据权利要求18或19所述的IC装置，其中所述多个引脚以大约60％的圆角高度附接到印刷电路板。
CN201580061929.8A 2014-11-20 2015-11-20 具有经改进接触引脚的qfn封装 Pending CN107112245A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201462082338P 2014-11-20 2014-11-20
US62/082,338 2014-11-20
US14/946,024 US20160148877A1 (en) 2014-11-20 2015-11-19 Qfn package with improved contact pins
US14/946,024 2015-11-19
PCT/US2015/061778 WO2016081806A1 (en) 2014-11-20 2015-11-20 Qfn package with improved contact pins

Publications (1)

Publication Number Publication Date
CN107112245A true CN107112245A (zh) 2017-08-29

Family

ID=56010957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580061929.8A Pending CN107112245A (zh) 2014-11-20 2015-11-20 具有经改进接触引脚的qfn封装

Country Status (6)

Country Link
US (1) US20160148877A1 (zh)
EP (1) EP3243216A1 (zh)
KR (1) KR20170085500A (zh)
CN (1) CN107112245A (zh)
TW (1) TW201626473A (zh)
WO (1) WO2016081806A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109950159A (zh) * 2019-03-11 2019-06-28 嘉盛半导体(苏州)有限公司 一种半导体封装方法
CN112042286A (zh) * 2018-05-14 2020-12-04 株式会社富士 安装机
CN114649305A (zh) * 2022-03-17 2022-06-21 长电科技管理有限公司 半导体封装结构及其形成方法、导电治具及电镀设备

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170294367A1 (en) * 2016-04-07 2017-10-12 Microchip Technology Incorporated Flat No-Leads Package With Improved Contact Pins
US10269751B2 (en) * 2016-11-03 2019-04-23 Nexperia B.V. Leadless package with non-collapsible bump
TWM539698U (zh) * 2016-12-29 2017-04-11 Chang Wah Technology Co Ltd 具改良式引腳的導線架預成形體
US10636729B2 (en) * 2017-06-19 2020-04-28 Texas Instruments Incorporated Integrated circuit package with pre-wetted contact sidewall surfaces
CN108614941B (zh) * 2018-05-08 2022-04-12 湖南城市学院 一种针对集成qfn芯片的板级封装设计优化方法
TWM578020U (zh) 2019-01-31 2019-05-11 長華科技股份有限公司 預成形填錫溝槽導線架及其封裝元件
US11373936B2 (en) 2019-11-14 2022-06-28 Rohde & Schwarz Gmbh & Co. Kg Flat no-leads package, packaged electronic component, printed circuit board and measurement device
US11887864B2 (en) 2021-04-26 2024-01-30 Microchip Technology Incorporated Method of forming a surface-mount integrated circuit package with solder enhanced leadframe terminals

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7008825B1 (en) * 2003-05-27 2006-03-07 Amkor Technology, Inc. Leadframe strip having enhanced testability
JP2005191240A (ja) * 2003-12-25 2005-07-14 Renesas Technology Corp 半導体装置及びその製造方法
US7125747B2 (en) * 2004-06-23 2006-10-24 Advanced Semiconductor Engineering, Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
US8071427B2 (en) * 2009-01-29 2011-12-06 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure therefor
CN102117753A (zh) * 2010-01-05 2011-07-06 飞思卡尔半导体公司 封装半导体器件的方法
US8329509B2 (en) * 2010-04-01 2012-12-11 Freescale Semiconductor, Inc. Packaging process to create wettable lead flank during board assembly
US8017447B1 (en) * 2010-08-03 2011-09-13 Linear Technology Corporation Laser process for side plating of terminals
CN102789994B (zh) * 2011-05-18 2016-08-10 飞思卡尔半导体公司 侧面可浸润半导体器件
US8890301B2 (en) * 2012-08-01 2014-11-18 Analog Devices, Inc. Packaging and methods for packaging
US20140357022A1 (en) * 2013-06-04 2014-12-04 Cambridge Silicon Radio Limited A qfn with wettable flank

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112042286A (zh) * 2018-05-14 2020-12-04 株式会社富士 安装机
CN112042286B (zh) * 2018-05-14 2021-09-17 株式会社富士 安装机
CN109950159A (zh) * 2019-03-11 2019-06-28 嘉盛半导体(苏州)有限公司 一种半导体封装方法
CN114649305A (zh) * 2022-03-17 2022-06-21 长电科技管理有限公司 半导体封装结构及其形成方法、导电治具及电镀设备
CN114649305B (zh) * 2022-03-17 2023-03-07 长电科技管理有限公司 半导体封装结构及其形成方法、导电治具及电镀设备

Also Published As

Publication number Publication date
WO2016081806A1 (en) 2016-05-26
KR20170085500A (ko) 2017-07-24
TW201626473A (zh) 2016-07-16
US20160148877A1 (en) 2016-05-26
EP3243216A1 (en) 2017-11-15

Similar Documents

Publication Publication Date Title
CN107112245A (zh) 具有经改进接触引脚的qfn封装
TWI587457B (zh) 樹脂密封型半導體裝置及其製造方法
CN107112305A (zh) 具有经改进接触引脚的扁平无引线封装
JP6840466B2 (ja) 半導体パッケージ及び半導体パッケージの製造方法
CN108463886A (zh) 具有改进接触引线的扁平无引线封装
US8076181B1 (en) Lead plating technique for singulated IC packages
US9363901B2 (en) Making a plurality of integrated circuit packages
EP2980845B1 (en) A leadless semiconductor package and method
JP2015527753A (ja) 印刷形成による端子パッドを有するリードキャリア
US8525305B1 (en) Lead carrier with print-formed package components
JP6357415B2 (ja) 半導体装置の製造方法
JP2010283303A (ja) 半導体装置及びその製造方法
CN113035722A (zh) 具有选择性模制的用于镀覆的封装工艺
CN113614879A (zh) 具有侧壁镀层的半导体封装
JP2007088160A (ja) 半導体デバイスの製造方法、半導体デバイス、及び電子機器
TWI833739B (zh) 半導體封裝及製造其之方法
US8736038B2 (en) Lead frame having increased stability due to reinforced die pads and packaging method using such lead frame
US9214447B2 (en) Non-leaded type semiconductor package and method of assembling same
JP2014049682A (ja) 半導体装置の製造方法
JP2006100651A (ja) 半導体装置の製造方法
JP2011124283A (ja) モールドパッケージの製造方法及びモールドパッケージ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170829