KR20170085500A - 개선된 컨택 핀을 구비한 qfn 패키지 - Google Patents

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KR20170085500A
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랑선 키트나롱
와차라퐁 녹디
프라키트 푼야포르
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

본 발명의 실시형태에 따르면, 집적 회로(IC) 디바이스를 제조하기 위한 방법은 리드프레임의 중앙 지지 구조체에 IC 칩을 실장하는 것, IC 칩을 복수 핀들 중 적어도 일부에 결합시키는 것, 리드프레임과 결합된 IC 칩을 캡슐화하는 것, 캡슐화된 리드프레임 내로 스텝 커트부(step cut)을 소잉하는 것, 복수의 핀들의 노출된 부분을 도금하는 것, 및 바(bar)로부터 분리하여 IC 패키지를 컷팅하는 것을 포함할 수 있다. 리드프레임은 중앙 지지 구조체로부터 연장되는 복수의 핀, 및 중앙 지지 구조체로부터 이격된 복수의 핀들을 연결하는 바(bar)를 포함할 수 있다. 스텝 커트부는 바(bar)로부터 결합된 IC 패키지를 분리하지 않고 제1 톱(saw) 폭을 사용하여 커팅 라인들의 세트를 따라 캡슐화된 리드프레임 내로 소잉하여 복수의 핀들의 적어도 일부를 노출시킬 수 있다. IC 패키지는 제1 톱 폭보다 작은 제2 톱 폭을 사용하여 커팅 라인들의 세트에서 캡슐화된 리드프레임을 컷팅하여 바(bar)로부터 분리하여 컷팅될 수 있다.

Description

개선된 컨택 핀을 구비한 QFN 패키지{QFN PACKAGE WITH IMPROVED CONTACT PINS}
관련 특허 출원
본 출원은 2014년 11월 20일 출원되고, 공유하는 미국 가특허 출원 제62/082,338호의 우선권의 이익을 주장하고, 그 전체가 참조로 여기에 통합된다.
기술 분야
본 출원은 집적 회로 패키징, 특히 소위 집적 회로용 플랫 노-리드 패키징(flat no-leads packaging)에 관한 것이다.
플랫 노-리드 패키징은 인쇄 회로 기판(printed circuit board; PCB)에의 표면-실장을 위한 집적된 핀들(integrated pins)을 갖는 집적 회로(integrated circuit; IC) 패키징의 한 유형을 의미한다. 플랫 노-리드는 종종 마이크로 리드프레임(micro leadframes; MLF)이라고 지칭된다. 예를 들어, 쿼드-플랫 노-리드(quad-flat no-leads; QFN)와 듀얼-플랫 노-리드(dual-flat no-leads; DFN)를 포함하는 플랫 노-리드 패키지들은 캡슐화된 IC 부품과 외부 회로(예, 인쇄 회로 기판(PCB)) 사이에 물리적 및 전기적 연결을 제공한다.
일반적으로, 플랫 노-리드 패키지용 컨택 핀들은 패키지의 가장자리를 넘어 연장되지 않는다. 그 핀들은 보통 IC의 다이용 중앙 지지 구조체를 포함하는 단일 리드프레임에 의해 형성된다. 리드프레임 및 IC는 전형적으로 플라스틱으로 만들어진 하우징에 캡슐화된다. 각각의 리드프레임은 수개의 개별 IC 디바이스들을 캡슐화하도록 몰딩되어 있는 리드프레임들의 매트릭스의 일부일 수 있다. 일반적으로, 매트릭스를 소잉하여 리드프레임의 임의의 접합 부재들(joining members)을 컷팅함으로써 개별 IC 디바이스들이 분리된다. 소잉(sawing) 또는 컷팅 공정은 또한 패키지들의 가장자리를 따라 컨택 핀들을 노출시킨다.
일단 소잉되면, 생(bare) 컨택 핀들은 리플로우 솔더링에 불량한 연결을 제공하거나 또는 어떠한 연결도 제공하지 못할 수 있다. 컨택 핀들의 노출 면은 신뢰할 수 있는 연결을 제공할 정도로 충분한 젖음성 플랭크(wettable flanks)를 제공하지 않을 수 있다. 리플로우 솔더링은 전기 부품들의 과열없이 솔더(solder)을 용융시키고 인접한 표면들을 가열하여 표면 실장 부품들의 손상 위험을 줄이기 위한, PCB에 표면 실장 부품들을 부착하는 바람직한 방법이다.
따라서, 리플로우 솔더링 공정을 위한 플랫 노-리드 컨택 핀의 젖음성 표면(wettable surface)을 개선하여 플랫 노-리드 패키지를 외부 회로에 실장시키는 공정 또는 방법은 QFN 또는 다른 플랫 노-리드 패키지 내의 IC의 개선된 전기적 및 기계적 성능을 제공할 수 있다.
본 발명의 실시형태에 따르면, 집적 회로(IC) 디바이스를 제조하는 방법은 리드프레임의 중앙 지지 구조체에 IC 칩을 실장하는 것, 상기 IC 칩을 복수 핀들 중 적어도 일부에 결합시키는 것, 상기 리드프레임 및 상기 결합된 IC 칩을 캡슐화하는 것, 상기 캡슐화된 리드프레임 내로 스텝 커트부(step cut)를 소잉하는 것, 복수의 핀들의 노출된 부분을 도금하는 것, 및 바(bar)로부터 분리하여(free) IC 패키지를 컷팅하는 것을 포함할 수 있다. 리드프레임은 중앙 지지 구조체로부터 연장되는 복수의 핀, 및 중앙 지지 구조체로부터 이격된 복수의 핀들을 연결하는 바(bar)를 포함할 수 있다. 스텝 커트부는 바(bar)로부터 결합된 IC 패키지를 분리하지 않고 제1 톱(saw) 폭을 사용하여 커팅 라인들의 세트를 따라 캡슐화된 리드프레임 내로 소잉하여 복수의 핀들의 적어도 일부를 노출시킬 수 있다. IC 패키지는 제1 톱 폭보다 작은 제2 톱 폭을 사용하여 커팅 라인들의 세트에서 캡슐화된 리드프레임을 소잉하여 바(bar)로부터 분리하여 커팅될 수 있다.
추가 실시형태에 따르면, 인쇄 회로 기판(PCB) 상에 집적회로(IC) 디바이스를 설치하는 방법은 리드프레임의 중앙 지지 구조체에 IC 칩을 실장하는 것, IC 칩을 복수 핀들 중 적어도 일부에 결합시키는 것, 리드프레임 및 결합된 IC 칩을 캡슐화하는 것, 캡슐화된 리드프레임 내로 스텝 커트부(step cut)을 소잉하는 것, 복수의 핀들의 노출된 부분을 도금하는 것, 바(bar)로부터 분리하여 IC 패키지를 컷팅하는 것, 및 플랫 노-리드 IC 패키지를 PCB에 부착하는 것을 포함할 수 있다. 리드프레임은 중앙 지지 구조체로부터 연장되는 복수의 핀, 및 중앙 지지 구조체로부터 이격된 복수의 핀들을 연결하는 바(bar)를 포함할 수 있다. 스텝 커트부는 바(bar)로부터 결합된 IC 패키지를 분리하지 않고 제1 톱 폭을 사용하여 커팅 라인들의 세트를 따라 소잉하여 복수의 핀들의 적어도 일부를 노출시킬 수 있다. IC 패키지는 제1 톱 폭보다 작은 제2 톱 폭을 사용하여 커팅 라인들의 세트에서 캡슐화된 리드프레임을 소잉하여 바(bar)로부터 분리하여 컷팅될 수 있다. 리플로우 솔더링 방법을 사용하여 IC 패키지를 PCB에 부착하여 IC 패키지의 복수의 핀들을 PCB 상의 각각의 컨택 포인트에 결합시킬 수 있다.
또 다른 실시형태에 따르면, 플랫 노-리드 패키지의 집적 회로(IC) 디바이스는 리드프레임의 중앙 지지 구조체에 실장되고 리드프레임으로 캡슐화된 IC 칩을 포함하여 바닥 면과 4개의 옆면을 갖는 IC 패키지를 형성할 수 있다. IC 디바이스는 IC 패키지의 4개의 옆면의 바닥 가장자리를 따라 노출된 면들을 갖는 핀들의 세트를 포함할 수 있다. IC 디바이스는 핀들의 세트의 노출 면들을 포함하는, IC 패키지의 바닥 면의 경계(perimeter)를 따라 IC 패키지 내로 스텝 커트부를 포함할 수 있다. 스텝 커트부를 포함하는 복수의 핀들의 노출된 부분에 대면하는 바닥은 도금될 수 있다.
도 1은 본 발명의 교시에 따른 인쇄 회로 기판(PCB)에 실장된 플랫 노-리드 패키지의 실시형태에 따른 개략적인 측단면도이다.
도 2a는 전형적 QFN 패키지의 일부를 측면도 및 저면도로 나타내는 사진이다. 도 2b는 캡슐화된 리드프레임을 소잉하여 노출된 QFN 패키지의 가장자리를 따르는 구리 컨택 핀들의 면의 확대도이다.
도 3은 리플로우 솔더링 공정이 PCB에 충분한 기계적 및 전기적 연결을 제공하는 데 실패한 후의 전형적인 QFN 패키지(10)를 나타내는 사진이다.
도 4a 및 4b는 리플로우 솔더링에 사용하기 위한 고 젖음성 플랭크를 갖는 플랫 노-리드 패키지 내에 본 발명의 교시를 구체화하는 패키지된 IC 디바이스의 부분도를 보여주는 도면이다.
도 5a는 개선된 솔더 연결을 제공한 리플로우 솔더링 공정 후의 도 4의 패키지된 IC 디바이스의 사진이다; 도 5b는 개선된 솔더 연결의 확대된 단면 상세도를 보여주는 도면이다.
도 6은 본 발명의 교시를 실행하는데 사용될 수 있는 리드프레임의 평면도를 나타내는 도면이다.
도 7은 본 발명의 교시를 구체화하는 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스를 제조하기 위한 예시적인 방법을 도시한 흐름도이다.
도 8a 내지 8c는 본 발명의 교시를 구체화하는 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스를 제조하기 위한 예시 방법의 일부를 나타내는 개략도이다.
도 8d 및 8e는 도 8a 내지 8c의 공정 단계를 완료한 후 IC 디바이스 패키지의 도면이다.
도 9a는 본 발명의 교시를 구체화하는 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스를 제조하기 위한 예시 방법의 일부를 나타내는 개략도이다.
도 9b 및 9c는 도 9a의 공정 단계를 완료한 후 IC 디바이스 패키지의 도면이다.
도 10a 및 10b는 본 발명의 교시를 구체화하는 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스를 제조하기 위한 예시 방법의 일부를 나타내는 개략도이다.
도 10c는 도 10a 및 10b의 공정 단계를 완료한 후 IC 디바이스 패키지의 도면이다.
도 11a 및 11b는 본 발명의 교시를 구체화하는 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스를 제조하기 위한 예시 방법의 일부를 나타내는 개략도이다.
도 11c는 도 11a 및 11b의 공정 단계를 완료한 후 IC 디바이스 패키지의 도면이다.
도 1은 인쇄 회로 기판(PCB)(12)에 실장된 플랫 노-리드 패키지(10)의 측단면도이다. 패키지(10)는 컨택 핀들(14a, 14b), 다이(16), 리드프레임(18), 및 캡슐봉입체(encapsulation)(20)를 포함한다. 다이(16)는 IC, 칩, 및/또는 마이크로칩으로 지칭되는, 임의의 집적 회로를 포함할 수 있다. 다이(16)는 실리콘과 같은 반도체 재료의 기판 상에 배치된 전자 회로의 세트를 포함할 수 있다.
도 1에 나타낸 바와 같이, 컨택 핀(14a)은 솔더(solder)(20a)가 컨택 핀(14a)의 노출 면에 부착된 채로 유지되지 않은 실패한 리플로우 공정의 대상물이다; 리드프레임 매트릭스(도 6에서 보다 상세히 나타내고, 후술됨)로부터 패키지(10)를 소잉하여 분리함으로써(free) 생성된 컨택 핀(14a)의 생(bare) 구리 면은 이러한 실패에 기여할 수 있다. 대조적으로, 컨택 핀(14b)은 성공적인 리플로우 절차에 의해 생성된 개선된 솔더링된 연결부(20b)를 나타낸다. 이 개선된 연결부는 전기적 통신 및 기계적 지지 둘 다를 제공한다. 컨택 핀(14b)의 면은 리플로우 과정 전에 (예를 들어, 주석 도금으로) 도금될 수 있다.
도 2a는 전형적 QFN 패키지(10)의 일부를 측면도 및 저면도로 나타내는 사진이다. 도 2b는 캡슐화된 리드프레임(18)을 소잉하여 노출된 QFN 패키지(10)의 가장자리를 따르는 구리 컨택 핀들(14a)의 면(24)의 확대도이다. 도 2a에서 도시된 바와 같이, 컨택 핀(14a)의 바닥부(22)는 (예, 주석 도금으로) 도금되었으나, 노출 면(24)은 생(bare) 구리이다.
도 3은 리플로우 솔더링 공정이 PCB(12)에 충분한 기계적 및 전기적 연결을 제공하는 데 실패한 후의 전형적인 QFN 패키지(10)를 나타내는 사진이다. 도 3에서 도시된 바와 같이, 컨택 핀(14a)의 생 구리 면(24)은 리플로우 솔더링 후에 불량한 연결을 제공하거나 또는 어떠한 연결도 제공하지 못할 수 있다. 컨택 핀들(14a)의 노출 면(24)은 신뢰할 수 있는 연결을 제공할 정도의 충분한 젖음성 플랭크를 제공하지 않을 수 있다.
도 4a 및 4b는 본 발명의 교시들을 구체화하는 패키지된 IC 디바이스(30)의 부분도를 나타내는 사진들이고, 여기에서 핀들(32)의 노출된 면의 부분(33)과 바닥 표면(34) 양자는 리플로우 솔더링에 사용되는 높은 젖음성 플랭크를 갖는 플랫 노-리드 패키지 내의 IC 디바이스(30)를 제작하기 위하여 주석으로 도금되었다. 따라서 도 1의 컨택 핀(14b)에 보여지고 도 5의 도면에서 설명한 것처럼, 개선된 솔더 연결을 제공한다. 나타낸 바와 같이, IC 디바이스(30)는 쿼드-플랫 노-리드 패키징을 포함할 수 있다. 다른 실시형태들에서, IC 디바이스(30)는 리드들이 패키징의 가장자리를 훨씬 초과하게 연장되지 않고, 또한 IC를 인쇄회로 기판(PCB)에 표면 실장하도록 구성된, 임의의 다른 패키징(예, 임의의 마이크로 리드프레임(MLT)) 또는 듀얼-플랫 노-리드 패키징을 포함할 수 있다.
도 5a는 핀들(32)의 노출된 면 부분(33)과 핀들(32)의 바닥 표면(34) 양자를 도금하여 패키지된 IC 디바이스(30)를 나타내는 사진으로, PCB(36)에 연결하는 리플로우 솔더링 공정 후에 있어서 개선된 연결을 명시한다. 도 5b는 리플로우 솔더링 공정을 사용하여 PCB(36)에 부착한 후의 IC 디바이스(30)의 확대된 단면 상세도를 나타내는 도면이다. 도 5a 및 5b에서 볼 수 있는 바와 같이, 솔더(38)는 바닥 표면(34)과 면 부분(33) 양자를 따라 핀들(32)에 연결된다.
도 6은 본 발명의 교시를 실행하는 데 사용할 수 있는 리드프레임(40)을 나타낸다. 나타낸 바와 같이, 리드프레임(40)은 중앙 지지 구조체(42), 중앙 지지 구조체로부터 연장된 복수의 핀들(44), 및 상기 중앙 지지 구조체로부터 멀리 이격된 복수의 핀들을 연결하는 1개 이상의 바들(bars)(46)을 포함할 수 있다. 리드프레임(40)은 중앙 지지 구조체(42)에 실장된 IC 디바이스(도 6에 도시하지 않음)로부터 핀들(44)을 통한 전기 통신을 제공하고 또한 IC 디바이스를 위한 기계적 지지를 제공하는 금속 구조체를 포함할 수 있다. 일부 적용에서, IC 디바이스는 중앙 지지 구조체(42)에 접착될 수 있다. 일부 실시형태에서, IC 디바이스는 다이라고 일컬어 질 수 있다. 일부 실시형태에서, 다이 또는 IC 디바이스 상의 패드들 또는 컨택 포인트들은 본딩(예, 와이어 본딩, 볼 본딩, 웨지(wedge) 본딩, 컴플라이언트(compliant) 본딩, 열초음파 본딩, 또는 임의의 다른 적절한 본딩 기술)에 의해 각각의 핀들에 연결될 수 있다. 일부 실시형태에서, 리드프레임(40)은 에칭 또는 스탬핑(stamping)에 의해 제조될 수 있다. 리드프레임(40)은 배치 처리(batch processing)에 사용하기 위한 리드프레임들(40a, 40b)의 매트릭스의 일부일 수 있다.
도 7은 본 발명의 교시를 구체화하는 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스를 제조하기 위한 예시적인 방법(50)을 나타내는 흐름도이다. 방법(50)은 PCB에 IC 디바이스를 실장하기 위한 개선된 연결을 제공할 수 있다.
단계 52는 IC 디바이스가 제조되어 있는 반도체 웨이퍼를 백그라인딩(backgrinding)하는 것을 포함할 수 있다. 전형적인 반도체 또는 IC 제조는 대략 750 μm 두께의 웨이퍼들을 사용할 수 있다. 이 두께는 고온 처리 동안 휨(warping)에 대한 안정성을 제공할 수 있다. 대조적으로, IC 디바이스가 완성되면, 두께는 대략 50 μm 내지 75 μm가 바람직할 수 있다. 백그라인딩(백랩(backlap) 또는 웨이퍼 시닝(wafer thinning)이라고 칭함)은 IC 디바이스의 반대쪽의 웨이퍼의 측면으로부터 재료를 제거할 수 있다.
단계 54는 동일한 웨이퍼에 형성된 다른 컴포넌트들로부터 IC 디바이스를 분리하기 위해 소잉 및/또는 컷팅하는 것을 포함할 수 있다.
단계 56은 리드프레임의 중앙 지지 구조체에 IC 다이(또는 칩)을 실장하는 것을 포함할 수 있다. IC 다이는 접착(gluing) 또는 기타 적절한 방법에 의해 중앙 지지 구조체에 의해 부착될 수 있다.
단계 58에서, IC 다이는 리드프레임의 중앙 지지 구조체로부터 연장된 개별 핀들에 연결될 수 있다. 일부 실시형태에서, 다이 또는 IC 디바이스 상에 있는 패드들 및/또는 컨택 포인트들은 본딩(예, 와이어 본딩, 볼 본딩, 웨지 본딩, 컴플라이언트 본딩, 열초음파 본딩, 또는 임의의 다른 적절한 본딩 기술)에 의해 각각의 핀들에 연결될 수 있다.
단계 60에서, IC 디바이스와 리드프레임은 캡슐화되어 조립체(assembly)를 형성할 수 있다. 일부 실시형태들에서, 이것은 플라스틱 케이스로 몰딩하는 것을 포함한다. 만약 플라스틱 몰딩이 사용된다면, 몰딩 후 경화(cure) 단계가 이어져 하우징을 경화(harden) 및/또는 고화(set)할 수 있다.
단계 62에서, 스텝 커트부는 캡슐화된 조립체로 소잉될 수 있다. 리드프레임의 핀들의 적어도 일련의 세트를 가로지르도록 선택된 일련의 커팅 라인들을 따라, 스텝 커트부가 제조될 수 있다. 스텝 커트부는 스텝 커트부 톱 폭(step cut saw width)을 사용하여 이루어질 수 있다. 일부 실시형태에서, 스텝 커트부 톱 폭은 대략 0.4 mm일 수 있다. 일부 실시형태에서, 제1 스텝 커트부는 대략 0.1 내지 0.15 mm 깊이로 만들어져서 약 0.2 mm의 두께를 갖는 리드프레임이 된다. 따라서, 제1 스텝 커트부는 핀들의 처음부터 끝까지 컷팅되지는 않는다.
도 8은 단계 62에서 사용될 수 있는 스텝 커트부의 일 실시형태의 공정을 도면으로 나타내며, 도 8a 내지 8c는 단계 62의 측면도를 나타내는 개략도를 포함한다. 도 8a에 나타낸 바와 같이, 핀들(44)은 플라스틱 몰딩(48) 안에 캡슐화될 수 있다. 핀들(44) 및/또는 리드프레임(40) 내의 임의의 다른 리드들은 두께 t를 가질 수 있다. 도 8b에 나타낸 바와 같이, 톱 폭 ws 및 깊이 d의 스텝 커트부는 핀들(44)을 인접한 패키지들로부터 완전히 분리시키지는 않는다. 도 8c는 바닥 표면부(44a) 및 스텝 커트부(44b)을 따라 노출된 핀들(44)을 나타낸다. 도 8d 및 8e는 단계 62가 완료된 후의 핀들(44)을 나타내는 등각도(isometric view)이다.
단계 64는 연결 핀들의 노출된 바닥 영역들을 덮기 위해 화학적 디-플래싱(chemical de-flashing) 및 도금 공정을 포함할 수 있다.
도 9는 단계 64에 사용될 수 있는 도금 공정의 일 실시형태의 결과를 도면으로 나타낸다. 도 9a는 단계 62와 관련하여 논의된 것처럼 스텝 커트부를 갖는, 플라스틱 몰딩(48) 내에 캡슐화된 핀들(44)을 보여주는 개략적 수직단면도이다. 또한, 도금부(45)는 바닥 표면부(44a)와 스텝 커트부(44b)를 포함하는, 핀들(44)의 노출 표면 상에 침착된다. 도 9b 및 9c는 도금된 핀들(44)을 나타내는 도면이다.
단계 66은 분리 컷팅(isolation cut)을 수행하는 것을 포함할 수 있다. 분리 컷팅은 각 패키지의 핀들을 컷팅하여 핀을 서로 전기적으로 분리하는 것을 포함할 수 있다. 분리 커트부는 스텝 커트부를 제조하는데 사용되는 톱 폭보다 적은 톱 폭을 사용하여 제조될 수 있다. 일부 실시형태에서, 분리 커트는 대략 0.24 mm의 두께를 갖는 블레이드를 구비하도록 제조될 수 있다.
도 10은 단계 66에서 사용될 수 있는 분리 커트의 일 실시형태의 공정을 도면으로 나타낸다. 도 10a 및 10b는 스텝 커트부와 노출된 표면들의 도금 후 플라스틱 몰딩(48) 내에 캡슐화된 핀들(44)의 개략적인 수직 단면도이다. 단계 64에서 도금부(45)가 침착된 후, 도 10b에 도시된 바와 같이, 핀들(44)의 전체 두께 t를 초과한 폭 wi의 분리 커트부가 형성된다. wi는 ws보다 좁으며, 분리 컷팅 후 남아있는 도금된 스텝 커트부의 적어도 일부를 남겨둔다. 단계 62와는 대조적으로, 분리 커트부의 깊이는 핀들(44)의 전체 두께 t보다 크기 때문에, 개별 핀들(44)과 리드프레임(40)의 회로들이 리드프레임들의 매트릭스 및/또는 바(46)를 통해 더 이상 전기 통신을 하지 못할 것이다. 도 10c는 단계 66이 완료된 후 핀들(44)을 나타내는 도면이다.
단계 68은 분리 컷팅이 완료되었을 때, IC 디바이스를 테스트하고 마킹을 하는 것을 포함할 수 있다. 방법(50)은 다양한 단계들의 순서의 변경, 단계들의 추가 및/또는 단계들의 제거에 의해 변경될 수 있다. 예를 들어, 플랫 노-리드 IC 패키지들은 분리 컷팅의 수행 및/또는 IC 디바이스의 테스팅없이 본 발명의 교시에 따라 제조될 수 있다. 당업자는 본 발명의 범위 또는 의도를 벗어나지 않고 이 교시들을 이용하여 대안적 방법들을 개발할 수 있을 것이다.
단계 70은 실시형태들에서 바(bar), 리드프레임, 및/또는 다른 근접한 IC 디바이스들로부터 IC 디바이스를 분리하기 위해 싱귤레이션 컷팅(singulation cut)을 포함할 수 있고, 여기에서 리드프레임(40)은 리드프레임들(40)의 매트릭스의 일부이다. 싱귤레이션 컷팅은 스텝 커트와 동일한 커팅 라인을 따라 소잉하는 것 및/또는 스텝 커트부 톱 폭보다 적은 톱 폭을 갖는 분리 커트와 동일한 커팅 라인을 따라 컷팅하는 것을 포함할 수 있다. 일부 실시형태에서, 싱귤레이션 톱 폭은 대략 0.3 mm일 수 있다. 싱귤레이션 컷팅은 리드프레임의 핀들의 생(bare) 구리의 일부만을 노출시킨다. 핀들의 또 하나의 부분은 도금된 상태로 남아있고, 최종 소잉 단계에 영향을 받지 않는다.
도 11은 단계 70에서 사용될 수 있는 싱귤레이션 컷팅의 일 실시형태의 공정을 도면으로 나타낸다. 도 11a 및 11b는 스텝 커트부, 노출된 표면들의 도금 및 분리 컷팅 후, 플라스틱 몰딩(48) 내에 캡슐화된 핀들(44)의 개략적인 수직 단면도이다. 단계 68에서 임의의 테스팅 및/또는 마킹 후, 폭 wf의 싱귤레이션 커트부는 도 11b에 나타낸 바와 같이 전체 패키지를 통과하여 형성된다. wf는 ws보다 좁으며, 싱귤레이션 컷팅 후 남아있는 도금된 스텝 커트부의 적어도 일부를 남겨둔다. 도 11c는 단계 66이 완료된 후 핀들(44)을 나타내는 도면이다.
단계 72는 분리된 IC 디바이스를 그의 패키지 내에서 PCB 또는 다른 실장 디바이스에 부착하는 것을 포함할 수 있다. 일부 실시형태에서, IC 디바이스는 리플로우 솔더링 공정을 이용하여 PCB에 부착될 수 있다. 도 5b는 인쇄 회로 기판 상에 실장되고 리플로우 솔더 공정으로 부착된 IC 디바이스의 핀 영역의 도면이다. 본 발명에 의해 제공되는 반 톱질 커트부(half sawn cut) 또는 스텝 커트부는 젖음성 플랭크들 또는 필릿(fillet) 높이를 60%까지 증가시키고, 예를 들어 자동차 고객 요구사항을 충족시킬 수 있다. 따라서, 본 발명의 다양한 교시에 따라, 플랫 노-리드 디바이스의 "젖음성 플랭크들(wettable flanks)"은 개선될 수 있고, 리플로우 솔더링 공정에 의해 형성된 각 솔더 조인트(solder joint)는 시각 및/또는 성능 테스팅 시에 성능의 개선 및/또는 합격률의 증가를 제공할 수 있다.
대조적으로, 플랫 노-리드 집적 회로 패키지에 대한 종래 제조 공정은 리플로우 솔더링 공정을 위한 충분한 젖음성 표면이 없는 상태로 핀 연결부들을 남길 수 있다. 리드프레임 또는 매트릭스로부터 패키지를 분리하기 전에 노출된 핀들을 도금하더라도, 전형적인 공정에서 사용되는 최종 소잉 단계는 핀들의 노출된 면들 상에 생(bare) 구리만 남긴다.

Claims (20)

  1. 플랫 노-리드 패키지 내에 집적 회로(IC) 디바이스를 제조하기 위한 방법으로서,
    리드프레임의 중앙 지지 구조체에 IC 칩을 실장하는 단계 -상기 리드프레임은 상기 중앙 지지 구조체로부터 연장된 복수의 핀들; 및 상기 중앙 지지 구조체로부터 멀리 이격된 복수의 핀들을 연결하는 바(bar)를 포함함-;
    상기 IC 칩을 복수 핀들 중 적어도 일부에 결합시키는 단계;
    상기 리드프레임 및 결합된 IC 칩을 캡슐화하는 단계;
    상기 바(bar)로부터 결합된 IC 패키지를 분리하지 않고 제1 톱(saw) 폭을 이용하여 커팅 라인들의 세트를 따라 캡슐화된 리드프레임 내로 스텝 커트부(step cut)을 소잉하여 복수의 핀들의 적어도 일부를 노출시키는 단계;
    복수의 핀들의 노출된 부분을 도금하는 단계; 및
    제1 톱 폭보다 작은 제2 톱 폭을 이용하여 커팅 라인들의 세트에서 캡슐화된 리드프레임을 컷팅하여 바(bar)로부터 분리하여 IC 패키지를 컷팅하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 리드프레임으로부터 IC 패키지를 분리하지 않고 IC 패키지의 개별 핀들을 분리하기 위해 분리 컷팅을 수행하는 단계; 및
    분리 컷팅 후 분리된 개별 핀들의 회로 테스트를 수행하는 단계를 추가로 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 리드프레임으로부터 IC 패키지를 분리하지 않고 IC 패키지의 개별 핀들을 분리하기 위해 분리 컷팅을 수행하는 단계-여기에서 분리 컷팅은 제1 톱 폭보다 작은 제3 톱 폭으로 수행됨-; 및
    분리 컷팅 후 분리된 개별 핀들의 회로 테스트를 수행하는 단계를 추가로 포함하는, 방법.
  4. 제3항에 있어서,
    와이어 본딩을 사용하여 복수의 핀들의 적어도 일부에 IC 칩을 결합하는 단계를 추가로 포함하는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 톱 폭은 대략 0.40 mm인, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 톱 폭은 대략 0.30 mm인, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    제3 톱 폭은 대략 0.24 mm 내지 0.30 mm인, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 스텝 커트부는 대략 0.1 mm 내지 0.15 mm 깊이이고, 상기 리드프레임은 대략 0.20 mm 두께인, 방법.
  9. 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스를 인쇄 회로 기판(PCB)에 설치하는 방법으로서,
    리드프레임의 중앙 지지 구조체에 IC 칩을 실장하는 단계 -상기 리드프레임은 상기 중앙 지지 구조체로부터 연장된 복수의 핀들; 및 상기 중앙 지지 구조체로부터 이격된 복수의 핀들을 연결하는 바(bar)를 포함함-;
    상기 IC 칩을 복수 핀들 중 적어도 일부에 결합시키는 단계;
    상기 리드프레임 및 결합된 IC 칩을 캡슐화하는 단계;
    상기 바(bar)로부터 결합된 IC 패키지를 분리하지 않고 제1 톱(saw) 폭을 이용하여 커팅 라인들의 세트를 따라 캡슐화된 리드프레임 내로 스텝 커트부(step cut)을 소잉하여 복수의 핀들의 적어도 일부를 노출시키는 단계;
    복수의 핀들의 노출된 부분을 도금하는 단계;
    제1 톱 폭보다 작은 제2 톱 폭을 이용하여 커팅 라인들의 세트에서 캡슐화된 리드프레임을 소잉하여 바(bar)로부터 분리하여 IC 패키지를 컷팅하는 단계; 및
    리플로우 솔더링 방법을 이용하여 플랫 노-리드 IC 패키지를 PCB에 부착하여 IC 패키지의 복수의 핀들을 PCB 상의 각각의 컨택 포인트에 결합시키는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 바(bar)로부터 IC 패키지를 분리하지 않고 IC 패키지의 개별 핀들을 분리하기 위해 분리 컷팅을 수행하는 단계; 및
    분리 컷팅 후 분리된 개별 핀들의 회로 테스트를 수행하는 단계를 추가로 포함하는, 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 바(bar)로부터 IC 패키지를 분리하지 않고 IC 패키지의 개별 핀들을 분리하기 위해 분리 컷팅을 수행하는 단계-여기에서 분리 컷팅은 제1 톱 폭보다 작은 제3 톱 폭으로 수행됨-; 및
    분리 컷팅 후 분리된 개별 핀들의 회로 테스트를 수행하는 단계를 추가로 포함하는, 방법.
  12. 제11항에 있어서,
    와이어 본딩을 사용하여 복수의 핀들의 적어도 일부에 IC 칩을 결합하는 단계를 추가로 포함하는, 방법.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 톱 폭은 대략 0.40 mm인, 방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 톱 폭은 대략 0.30 mm인, 방법.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    제3 톱 폭은 대략 0.24 mm 내지 0.30 mm인, 방법.
  16. 제9항 내지 제15항 중 어느 한 항에 있어서,
    상기 스텝 커트부는 대략 0.1 mm 내지 0.15 mm 깊이이고, 상기 리드프레임은 대략 0.20 mm 두께인, 방법.
  17. 제9항 내지 제16항 중 어느 한 항에 있어서,
    리플로우 솔더링 공정은 핀들의 노출된 표면의 대략 60%의 필릿(fillet) 높이를 제공하는, 방법.
  18. 플랫 노-리드 패키지 내의 집적 회로(IC) 디바이스로서,
    리드프레임의 중앙 지지 구조체 상에 실장되고, 바닥 면과 4개의 옆면을 갖는 IC 패키지를 형성하기 위해 리드프레임으로 캡슐화된 IC 칩;
    IC 패키지의 4개의 옆면의 하부 가장자리를 따라 노출된 면들을 갖는 핀들의 세트; 및
    핀들의 세트의 노출된 면들을 포함하는 IC 패키지의 바닥 면의 경계를 따라 IC 패키지 내로 스텝 커트부를 포함하고,
    스텝 커트부를 포함하는 복수의 핀들의 노출된 부분에 대면하는 바닥은 도금되는 것인, IC 디바이스.
  19. 제18항에 있어서,
    상기 스텝 커트부는 대략 0.10 mm 내지 0.15 mm 깊이인, IC 디바이스.
  20. 제18항 또는 제19항에 있어서,
    상기 복수의 핀들은 대략 60%의 필릿 높이를 갖는 인쇄 회로 기판에 부착되는 것인, IC 디바이스.
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