JP2011124283A - モールドパッケージの製造方法及びモールドパッケージ - Google Patents
モールドパッケージの製造方法及びモールドパッケージ Download PDFInfo
- Publication number
- JP2011124283A JP2011124283A JP2009278729A JP2009278729A JP2011124283A JP 2011124283 A JP2011124283 A JP 2011124283A JP 2009278729 A JP2009278729 A JP 2009278729A JP 2009278729 A JP2009278729 A JP 2009278729A JP 2011124283 A JP2011124283 A JP 2011124283A
- Authority
- JP
- Japan
- Prior art keywords
- mold
- lead
- back surface
- package
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
【解決手段】図6(b)に示されるように、共通リード12の中心軸付近を、その長さ方向と平行にハーフカット加工を行う(裏面溝形成工程)。この工程により、裏面において共通リード12の中心付近に裏面溝30が形成される。次に、図6(d)に示されるように、上方のモールド材24側から、横セクションバー13のある箇所を、横セクションバー13と平行に、ブレード102を用いたハーフカット加工を行う(モールド分離工程)。この工程により、中心付近でモールド材24が大きく除去されたモールド溝31が形成される。次に、図6(f)に示されるように、モールド溝31の底面を、横セクションバー13あるいはモールド溝31と平行に、ブレード103でフルカット加工する(切断工程)。
【選択図】図6
Description
本発明のモールドパッケージの製造方法は、モールド材中に電子部品が封止され前記電子部品と電気的に接続されたリードが底面の端部に設けられた構造を具備する複数のモールドパッケージを、単一の金属パターンを用いて構成した後に切断することによって得る、モールドパッケージの製造方法であって、前記金属パターンにおいて、隣接して製造される2つのモールドパッケージとなる部分の間に、2つに分離されることによってそれぞれ前記2つのモールドパッケージの前記リードとなる共通リードを設け、前記金属パターン上に前記電子部品を搭載した後に、前記金属パターンにおける前記電子部品が搭載された側と反対側の面が裏面に露出するように、前記モールド材を前記金属パターン上に形成するモールド工程と、前記裏面側から、前記共通リード中に、前記共通リードと略平行かつ前記共通リードよりも細く、前記共通リードの厚さよりも浅くハーフカット加工した裏面溝を形成する裏面溝形成工程と、前記裏面と反対側から、前記隣接して製造される2つのモールドパッケージとなる部分の間において、前記裏面溝と略垂直に、前記モールド材及び前記共通リードを、前記裏面溝に達しかつ裏面には達さない深さまでハーフカット加工したモールド溝を形成するモールド分離工程と、前記モールド溝の底面を、前記モールド溝よりも狭い幅で、前記モールド溝と略平行に切断して前記共通リードを分断する切断工程と、を具備することを特徴とする。
本発明のモールドパッケージの製造方法において、前記金属パターンは、前記共通リードと略直交し前記共通リードと一体に形成されたセクションバーを具備し、前記切断工程において、前記セクションバーを除去するように切断を行うことを特徴とする。
本発明のモールドパッケージの製造方法は、前記金属パターンにおいて、複数の前記共通リードが並列して形成され、該複数の共通リードは、共通の前記セクションバーで接続されることを特徴とする。
本発明のモールドパッケージの製造方法は、前記切断工程後に、切断された前記複数の共通リード間に残存したモールド材を除去することを特徴とする。
本発明のモールドパッケージは、前記モールドパッケージの製造方法によって製造されたことを特徴とする。
本発明のモールドパッケージは、SON(Small Outline Non−lead)型、パッケージ、QFN(Quad Flat Non−lead)型パッケージのいずれかであることを特徴とする。
上下方向に隣接するSON型パッケージを分離するためには、図4の構造における縦セクションバー15と平行に、縦セクションバー15の存在する箇所においてフルカット加工を別途行う。この際、上記の切断工程と同様に、その幅よりも厚いブレードを用いてこのフルカット加工を行うことにより、縦セクションバー15を除去することができる。この工程においては、図5、6に示された構造は全く影響を受けない。
11 リードフレーム
12 共通リード
13 横セクションバー(セクションバー)
14 リードフレーム固定バー
15 縦セクションバー(セクションバー)
21、50、51、92 リード
22 半導体チップ
23 ボンディングワイヤ
24、91 モールド材
25、40 スリット
30 裏面溝
31 モールド溝
70、90 SON型パッケージ
100 金属パターン
101、102、103 ブレード
Claims (6)
- モールド材中に電子部品が封止され前記電子部品と電気的に接続されたリードが底面の端部に設けられた構造を具備する複数のモールドパッケージを、単一の金属パターンを用いて構成した後に切断することによって得る、モールドパッケージの製造方法であって、
前記金属パターンにおいて、隣接して製造される2つのモールドパッケージとなる部分の間に、2つに分離されることによってそれぞれ前記2つのモールドパッケージの前記リードとなる共通リードを設け、
前記金属パターン上に前記電子部品を搭載した後に、前記金属パターンにおける前記電子部品が搭載された側と反対側の面が裏面に露出するように、前記モールド材を前記金属パターン上に形成するモールド工程と、
前記裏面側から、前記共通リード中に、前記共通リードと略平行かつ前記共通リードよりも細く、前記共通リードの厚さよりも浅くハーフカット加工した裏面溝を形成する裏面溝形成工程と、
前記裏面と反対側から、前記隣接して製造される2つのモールドパッケージとなる部分の間において、前記裏面溝と略垂直に、前記モールド材及び前記共通リードを、前記裏面溝に達しかつ裏面には達さない深さまでハーフカット加工したモールド溝を形成するモールド分離工程と、
前記モールド溝の底面を、前記モールド溝よりも狭い幅で、前記モールド溝と略平行に切断して前記共通リードを分断する切断工程と、
を具備することを特徴とするモールドパッケージの製造方法。 - 前記金属パターンは、前記共通リードと略直交し前記共通リードと一体に形成されたセクションバーを具備し、
前記切断工程において、前記セクションバーを除去するように切断を行うことを特徴とする請求項1に記載のモールドパッケージの製造方法。 - 前記金属パターンにおいて、
複数の前記共通リードが並列して形成され、該複数の共通リードは、共通の前記セクションバーで接続されることを特徴とする請求項2に記載のモールドパッケージの製造方法。 - 前記切断工程後に、
切断された前記複数の共通リード間に残存したモールド材を除去することを特徴とする請求項3に記載のモールドパッケージの製造方法。 - 請求項1から請求項4までのいずれか1項に記載のモールドパッケージの製造方法によって製造されたことを特徴とするモールドパッケージ。
- SON(Small Outline Non−lead)型、パッケージ、QFN(Quad Flat Non−lead)型パッケージのいずれかであることを特徴とする請求項5に記載のモールドパッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009278729A JP5347933B2 (ja) | 2009-12-08 | 2009-12-08 | モールドパッケージの製造方法及びモールドパッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009278729A JP5347933B2 (ja) | 2009-12-08 | 2009-12-08 | モールドパッケージの製造方法及びモールドパッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011124283A true JP2011124283A (ja) | 2011-06-23 |
JP5347933B2 JP5347933B2 (ja) | 2013-11-20 |
Family
ID=44287914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009278729A Active JP5347933B2 (ja) | 2009-12-08 | 2009-12-08 | モールドパッケージの製造方法及びモールドパッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5347933B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016212360A1 (de) | 2015-07-27 | 2017-02-02 | Mitsubishi Electric Corporation | Halbleiteranordnung |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0982741A (ja) * | 1995-09-19 | 1997-03-28 | Seiko Epson Corp | チップキャリアの構造およびその製造方法 |
JP2002359336A (ja) * | 2001-05-31 | 2002-12-13 | Sony Corp | 半導体装置 |
US20040084757A1 (en) * | 2002-10-29 | 2004-05-06 | Signetics Korea Co., Ltd. | Micro leadframe package having oblique etching |
JP2008108872A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | モールドパッケージおよびその製造方法 |
US20090206459A1 (en) * | 2008-02-20 | 2009-08-20 | Chipmos Technologies Inc. | Quad flat non-leaded package structure |
-
2009
- 2009-12-08 JP JP2009278729A patent/JP5347933B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0982741A (ja) * | 1995-09-19 | 1997-03-28 | Seiko Epson Corp | チップキャリアの構造およびその製造方法 |
JP2002359336A (ja) * | 2001-05-31 | 2002-12-13 | Sony Corp | 半導体装置 |
US20040084757A1 (en) * | 2002-10-29 | 2004-05-06 | Signetics Korea Co., Ltd. | Micro leadframe package having oblique etching |
JP2008108872A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | モールドパッケージおよびその製造方法 |
US20090206459A1 (en) * | 2008-02-20 | 2009-08-20 | Chipmos Technologies Inc. | Quad flat non-leaded package structure |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016212360A1 (de) | 2015-07-27 | 2017-02-02 | Mitsubishi Electric Corporation | Halbleiteranordnung |
DE102016212360B4 (de) | 2015-07-27 | 2022-04-28 | Mitsubishi Electric Corporation | Halbleiteranordnung |
US11323041B2 (en) | 2015-07-27 | 2022-05-03 | Mitsubishi Electric Corporation | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP5347933B2 (ja) | 2013-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5634033B2 (ja) | 樹脂封止型半導体装置とその製造方法 | |
US20050116321A1 (en) | Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP) | |
US8133759B2 (en) | Leadframe | |
US9363901B2 (en) | Making a plurality of integrated circuit packages | |
US9013030B2 (en) | Leadframe, semiconductor package including a leadframe and method for producing a leadframe | |
JP6284397B2 (ja) | 半導体装置及びその製造方法 | |
KR20170085500A (ko) | 개선된 컨택 핀을 구비한 qfn 패키지 | |
TWI611539B (zh) | 半導體裝置及其製造方法 | |
JP2006203052A (ja) | 表面実装型半導体素子 | |
JP6394634B2 (ja) | リードフレーム、パッケージ及び発光装置、並びにこれらの製造方法 | |
JP6357371B2 (ja) | リードフレーム、半導体装置及びリードフレームの製造方法 | |
JP2017037898A (ja) | リードフレーム、半導体装置及びリードフレームの製造方法 | |
CN107112305A (zh) | 具有经改进接触引脚的扁平无引线封装 | |
KR20190002931U (ko) | 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지 | |
JP7311226B2 (ja) | リードフレーム | |
JP7144157B2 (ja) | 半導体装置およびその製造方法 | |
CN113614879A (zh) | 具有侧壁镀层的半导体封装 | |
JP5347933B2 (ja) | モールドパッケージの製造方法及びモールドパッケージ | |
JP5347934B2 (ja) | モールドパッケージの製造方法及びモールドパッケージ | |
JP6856199B2 (ja) | 半導体装置の製造方法 | |
JP5534559B2 (ja) | モールドパッケージの製造方法 | |
JP2010087173A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP6143726B2 (ja) | 樹脂封止型半導体装置とその製造方法、リードフレーム | |
JP5083348B2 (ja) | モールドパッケージの製造方法 | |
JP5895033B2 (ja) | 電子デバイスの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130712 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130723 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130805 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5347933 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |