CN105206587A - 预涂底胶 - Google Patents

预涂底胶 Download PDF

Info

Publication number
CN105206587A
CN105206587A CN201510351312.1A CN201510351312A CN105206587A CN 105206587 A CN105206587 A CN 105206587A CN 201510351312 A CN201510351312 A CN 201510351312A CN 105206587 A CN105206587 A CN 105206587A
Authority
CN
China
Prior art keywords
layer
primer
polymer
viscosity
inorganic filler
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510351312.1A
Other languages
English (en)
Inventor
R·K·巴尔
E·安左斯
J·M·卡尔弗特
H·雷
D·弗莱明
A·V·多保尔
A·丘贝伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm and Haas Electronic Materials LLC
Original Assignee
Rohm and Haas Electronic Materials LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm and Haas Electronic Materials LLC filed Critical Rohm and Haas Electronic Materials LLC
Publication of CN105206587A publication Critical patent/CN105206587A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/06—Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B32B27/08—Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material of synthetic resin
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00—Layered products comprising a layer of synthetic resin
    • B32B27/18—Layered products comprising a layer of synthetic resin characterised by the use of special additives
    • B32B27/20—Layered products comprising a layer of synthetic resin characterised by the use of special additives using fillers, pigments, thixotroping agents
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B7/00—Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
    • B32B7/04—Interconnection of layers
    • B32B7/12—Interconnection of layers using interposed adhesives or interposed materials with bonding properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2260/00—Layered product comprising an impregnated, embedded, or bonded layer wherein the layer comprises an impregnation, embedding, or binder material
    • B32B2260/02—Composition of the impregnated, bonded or embedded layer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2260/00—Layered product comprising an impregnated, embedded, or bonded layer wherein the layer comprises an impregnation, embedding, or binder material
    • B32B2260/04—Impregnation, embedding, or binder material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/2908—Plural core members being stacked
    • H01L2224/29082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32501—Material at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24851—Intermediate layer is discontinuous or differential

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Laminated Bodies (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Adhesive Tapes (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Abstract

本发明涉及适用作预涂底胶材料的底胶结构包含聚合物层，所述聚合物层具有第一填充聚合物区域和第二填充聚合物区域，所述第一填充聚合物区域具有第一粘度并且所述第二填充聚合物区域具有第二粘度，其中第一粘度小于第二粘度。使用这类多层结构化预涂底胶形成包含晶片或裸片和基板的电子总成。

Description

预涂底胶
技术领域
本发明大体上涉及电子包装领域，并且更具体地说，涉及预涂底胶领域。
背景技术
近年来，发现倒装晶片技术(其中集成电路(IC)晶片基本上倒装并且使用可焊互连件与基板结合)在半导体包装领域快速发展。对这种技术的需求的关键驱使因素是I/O连接增加可以实现更快的速度和更短的连接，产生改良的信号完整性。底胶材料，其占据倒装IC晶片与基板之间的空间，对于倒装晶片包装的可靠性是重要的。底胶材料支撑电连接，保护其免受环境影响，并且降低倒装晶片连接上的热机械应力。通常，底胶材料(其以聚合物为主)具有与晶片和基板组件(如焊料连接)不同的热膨胀系数(CTE)。这种CTE失配可产生热机械应力，其可引起装置失效，如当装置经历温度循环时。为了降低这种CTE失配，底胶材料典型地含有无机填充剂，如二氧化硅。
将底胶分配在基板上晶片的边缘并且使其在毛细作用下流入晶片与基板之间的间隙已成为最常用的在包装中并入底胶的方法。在某些情形中，毛细流动可以是缓慢的，如当向底胶材料中添加大量填充剂和/或包装中空隙产生不完全，以及聚合物与填充剂之间的底胶中由于填充剂在毛细流动期间的沉淀而存在可能的非均匀性时。这一问题甚至可以随着晶片尺寸增加和/或倒装晶片裸片上互连结构的间距尺寸减小而更加严重。
已研发预涂底胶作为毛细底胶的替代物。可通过多种技术将底胶材料涂覆到晶片或安装基板上，如薄膜层合、旋涂或丝网印刷方法。美国专利第6,861,285号描述一种方法，其中将多个底胶层涂覆到凸起晶片上，其中至少1个底胶层含有填充剂材料并且至少1个底胶层不含或实质上不含填充物材料，其中每一个底胶材料层是个别地涂覆。首先在晶片上涂覆含有填充剂的底胶层。在涂覆所需数目的这类填充底胶层之后，接着使用化学和/或机械方法从凸块顶部移除底胶材料并且暴露凸块的顶部表面。这类方法包括抛光或碾磨、干式或湿式蚀刻、化学机械抛光、反应性离子蚀刻、激光研磨和激光切除。随后，将不含或实质上不含填充剂材料的底胶材料层涂覆到填充底胶层的表面以及被暴露的焊料凸块的顶部表面上。最后，晶片与基板接合，其中使焊料凸块与基板上的相应结合垫接触。这一专利中描述的方法需要化学和/或机械移除步骤，在此期间焊料凸块可易于受损坏，引起潜在高装置故障率。仍然需要改良的用于在制造IC总成中涂覆底胶材料的方法。
美国专利申请公开案第2008/0314618号披露一种用于印刷电路板的绝缘层合材料，其中这种层合材料具有顶层和任选的第二层，所述顶层具有适用于无电极电镀的≤0.5μm的平均表面粗糙度。顶层包含某种具有硅氧烷结构的聚酰亚胺树脂，并且第二层是具有比顶层更好的结合于内电路板的能力的热固性树脂。因此，顶层和任选的第二层是由不同类型的聚合材料组成。顶层可含有0到30重量％填充剂，并且任选的第二层与顶层相比具有更高的填充剂含量。任选的第二层具有≤≤20000Pa-S的熔融粘度，并且被设计以填充电线之间的间隙，以便为内电路板层提供足够的粘合力。顶层与第二层的线性膨胀性(即CTE)不同，因为每个层是被设计以具有不同特性。这种层合结构不适用于使IC附着到基板。
发明内容
本发明提供一种底胶结构，其依序包含：顶部薄膜层、聚合物层和底部薄膜层，其中聚合物层按任何次序包含具有第一粘度的第一填充聚合物区域和具有第二粘度的第二填充聚合物区域，其中第二粘度≥第一粘度的1.5倍。优选的是，第一填充聚合物区域中无机填充剂的总量(以重量百分比计)与第二填充聚合物区域中无机填充剂的总量(以重量百分比计)实质上相同。
本发明还提供形成电子包装的方法，其包含：提供在表面上具有互连结构的组件；提供在表面上具有导电结合垫的基板；提供上述底胶结构；从底胶结构移除底部薄膜；使底胶结构与上面具有互连结构的组件表面或上面具有导电结合垫的基板表面层合；移除顶部薄膜层；将导电结合垫安置在互连结构的顶部以形成一个单元；和使互连结构与导电结合垫电连接。优选的是，排列底胶结构使得第一填充聚合物区域与基板表面直接相邻。
附图说明
图1A和1B是本发明的底胶结构的替代实施例的横截面示意图。
图2是展示在具有金属支柱互连结构的组件上安置本发明的底胶结构的层合方法的示意图。
图3A和3B是展示层合在具有金属支柱互连结构的组件上的本发明底胶结构的替代实施例的横截面示意图。
图4A和4B是说明层合在具有导电结合垫的基板上的本发明的底胶结构的横截面示意图。
图5是展示由本发明的层合结构制备的电子包装的横截面示意图。
图6是展示由本发明的层合结构形成的电子包装的光学图像。
图7是展示由比较性层合结构形成的电子包装的光学图像。
具体实施方式
如遍及本说明书所使用，除非上下文另作明确指示，否则以下缩写应具有以下含义：℃＝摄氏度；g＝克；kg＝千克；μm＝微米；mm＝毫米；min.＝分钟；DI＝去离子；mol＝摩尔；并且rpm＝转/分钟。除非另外指出，否则所有量皆是重量百分比(“重量％”)并且所有比率皆是重量比率。除非另外指出，否则所有重量百分比皆是以组合物的总重量计。所有数值范围是包括性的并且可按任何顺序组合，但显然这类数值范围被限制于总计共100％。在图式中，相同参考数字是指相同元件。除非上下文以其它方式指出，否则冠词“一”和“所述”是指单个或多个。“烷基”是指直链、支链和环状烷基。“芳基”是指芳香族碳环和芳香族杂环。术语“(甲基)丙烯酸酯”包括丙烯酸酯和甲基丙烯酸酯。类似地，术语“(甲基)丙烯酸系”包括丙烯酸系和甲基丙烯酸系。
应理解，当一个元件被称为“位于另一元件上”或“与另一元件相邻”时，其可直接位于所述另一元件上或与所述另一元件直接相邻，或其间可存在插入元件。当元件被称为“直接位于另一元件上”或“与另一元件直接相邻”时，不存在插入元件。
还将理解，尽管术语第一、第二、第三等在本文中可用于描述不同元件、组件、区域、层、部分或区段，但这些元件、组件、区域、层、部分或区段不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或区段与另一个元件、组件、区域、层、部分或区段。因此，在不偏离本发明的教示内容的情况下，可将第一元件、组件、区域、层、部分或区段称为第二元件、组件、区域、层或区段。
此外，相关术语，如“下部”或“底部”和“上部”或“顶部”在本文中可用于描述一个元件与另一个元件的关系，如图式中可说明。应理解，相关术语欲涵盖除图式中所描绘的定向以外的装置的不同定向。例如，如果一个图式中的装置翻转，那么描述成位于其它元件的“下部”侧面上的元件将定向在所述其它元件的“上部”侧面上。因此，视图式的具体定向而定，例示性术语“下部”可涵盖“下部”和“上部”两种定向。类似地，如果一个图式中的装置翻转，那么描述成位于其它元件“之下”或“下方”的元件将定向在所述其它元件“上方”。因此，例示性术语“之下”或“下方”可涵盖上方及下方两种定向。
本发明提供适用于在电总成中形成预涂底胶的干燥薄膜结构。本发明的结构依序包含：顶部薄膜层、聚合物层和底部薄膜层，其中聚合物层按任何次序包含具有第一粘度的第一填充聚合物区域和具有第二粘度的第二填充聚合物区域，其中第二粘度≥第一粘度的1.5倍。如本文中所使用，关于聚合物区域的术语“填充”意谓具体聚合物区域包含一定量的无机填充剂。结构可任选地包含一或多个其它材料的层，如缓冲层、脱模层等。优选的是，结构包含缓冲层，并且更优选的是，缓冲层安置在顶部薄膜层与聚合物层之间。任选的是，结构可包括安置在底部薄膜层与聚合物层之间的脱模层。
在本发明结构的一个实施例中，顶部薄膜层安置在聚合物层的第一填充聚合物区域上，并且优选的是，缓冲层安置在顶部薄膜层与第一填充聚合物区域之间。图1A说明本发明的一个实施例的横截面示意图，所述实施例依序具有顶部薄膜部分17(由顶部薄膜层10和任选的缓冲层15组成)、聚合物层PL和底部薄膜40，其中聚合物层PL由安置在第二填充聚合物区域30上的包含无机填充剂21的第一填充聚合物区域20组成，第二聚合物区域30包含无机填充剂31。在图1A中，任选的缓冲层15安置在顶部薄膜层10与聚合物层的第一填充聚合物区域20之间，并且聚合物层的第二填充聚合物区域30直接安置在底部薄膜40上。在替代实施例中，顶部薄膜层安置在第二聚合物区域上，并且优选的是，缓冲层安置在顶部薄膜层与第二填充聚合物区域之间。图1B说明本发明的这一替代性实施例的横截面示意图，所述实施例依序具有顶部薄膜部分17(由顶部薄膜层10和任选的缓冲层15组成)、聚合物层PL(由安置在包含无机填充剂21的第一填充聚合物区域20上的包含无机填充剂31的第二填充聚合物区域30组成)，其中第一填充聚合物区域20安置在底部薄膜层40上。图1A和1B的结构中的任一者可任选地含有安置在聚合物层PL与底部薄膜层40之间的脱模层(未图示)。在使用时，在结构与表面层合之前从底胶结构移除底部薄膜，并且在与表面层合之后，接着移除顶部薄膜层以在表面上提供聚合物层作为预涂底胶。
顶部薄膜层用于在储存和操作期间保护聚合物层，并且帮助在层合期间在互连结构之间安置聚合物层。顶部薄膜层具有足够的薄膜完整性，使得能够通过剥离从聚合物移除顶部薄膜层。因为从底胶结构移除顶部薄膜层，如通过剥离，顶部薄膜层与聚合物层之间的粘合力通常是低到中等。可使用广泛多种聚合物作为顶部薄膜层，只要其符合以上准则即可，包括自由基聚合聚合物、接枝共聚物、逐步生长聚合的聚合物等。适用作顶部薄膜层的聚合物包括以下各者的共聚物：聚烯烃；聚烯烃共聚物；聚氯乙烯；聚氯乙烯共聚物；聚偏二氯乙烯；聚氨基甲酸酯；聚氨基甲酸酯共聚物；聚(甲基)丙烯酸酯；和聚(甲基)丙烯酸酯共聚物。较佳聚烯烃包括聚乙烯、聚丙烯、聚丁烯、聚异丁烯、聚丁二烯和聚异戊二烯。弹性体是另一种适用作顶部薄膜层的优选类型的聚合材料。这类弹性体包括(但不限于)：聚烯烃弹性体；乙烯乙酸乙烯酯；聚醚嵌段酰胺；聚丙烯酸橡胶、乙烯丙烯橡胶；三元乙丙橡胶；聚异丁烯聚丁二烯；硅酮-氨基甲酸酯共聚物；聚丁二烯-聚氨基甲酸酯共聚物；苯乙烯-嵌段共聚物；苯乙烯-丁二烯共聚物；和聚氯乙烯弹性体。聚烯烃弹性体在所属领域中是众所周知的并且通常是乙烯和另一种α-烯烃的共聚物。此外，优选顶部薄膜层的可弯曲度足够高，以便在层合期间在不引起互连结构变形的情况下变形。顶部薄膜层可具有任何适合的厚度，如5到250μm，并且优选的是10到150μm。
任选的是，缓冲层安置在顶部薄膜层与聚合物层之间。尽管不希望受理论约束，但相信缓冲层在层合期间充当顶部薄膜层与互连结构之间的缓冲物或衬垫，使得层合期间顶部薄膜层的运动不会引起互连结构变形。任何可弯曲度充分高以允许顶部薄膜层在层合期间的运动或顶部薄膜层在层合期间变形而不引起互连结构变形的聚合材料皆可用作缓冲层。缓冲层还可以起作用以改良顶部薄膜层与聚合物层之间的粘合力。缓冲层优选是粘合材料。可使用本领域中已知的广泛多种粘合材料作为缓冲层，只要粘合材料是可剥离并且非永久性的即可。粘合材料优选是压敏性粘合剂(PSA)。压敏性粘合剂是所属领域中众所周知的并且通常包含弹性体，如橡胶、(甲基)丙烯酸酯或硅酮。当使用缓冲层时，优选的是当从结构移除顶部薄膜层时，缓冲层与顶部薄膜层实质上保持在一起，并且更优选的是聚合物层上不留存缓冲层残余物。任何在移除顶部薄膜层之后留存在聚合物层上的缓冲层残余物可通过与适合的移除剂(如适合的有机溶剂)接触来移除。优选的是缓冲层安置在顶部薄膜层与聚合物层之间，并且更优选的是PSA层安置在顶部薄膜层与聚合物层之间。当用于本发明时，缓冲层的厚度并不关键，但通常在5到100μm，并且优选的10到50μm范围内。缓冲层的优点在于其还可以调节顶层与聚合物层之间粘合能量。
在优选实施例中，在本发明结构中使用PSA条带以形成顶部薄膜层和缓冲层。PSA条带由直接安置在聚合物薄膜上的PSA层组成。PSA条带的聚合物薄膜充当本发明结构中的顶部薄膜层，而PSA层充当缓冲层。广泛多种PSA条带是可商购的并且可用于本发明中。尤其适用的PSA条带是背磨带。例示性PSA条带是以商品名称BG条带(BGTape)(可自林特克公司(LintecCorp.)购得)、BG-HTCR100-PET(可自AI技术公司(AITechnology，Inc.)购得)、ICROSTM条带(ICROSTMTape)(可自三井化工(MitsuiChemicals)购得)、ELEGRIPTM条带(ELEGRIPTMTape)(可自登卡公司(Denka)购得)出售的条带，以及可自东洋技术公司(ToyoAdtec)、古川电工业公司(FurukawaElectric)和其它商业供应商购得的其它背磨带。优选的是，条带具有UV光敏感性粘合层，其在暴露于适合的UV辐射之前对表面具有相对强的粘合，并且在暴露于适合的UV辐射之后具有相对弱的粘合。也就是说，在暴露于UV辐射之后，条带变得更易于脱模。因此，当使用具有UV敏感性粘合剂的薄膜时，可在顶部薄膜移除步骤中使用UV辐射暴露的步骤。
本发明底胶结构的聚合物层由多个聚合物区域组成。聚合物层包含至少2个填充聚合物区域，即具有第一粘度的第一填充聚合物区域和具有第二粘度的第二填充聚合物区域，其中第二粘度≥第一粘度的1.5倍。优选的是，聚合物层由2个填充聚合物区域组成。应了解，可使用超过2个填充聚合物区域，但这类额外聚合物区域可增加制程成本。聚合物层可由具有至少2个不同填充区域的单一聚合物层组成，或者，聚合物层可由多个个别聚合物层组成，其中这类多个个别聚合物层形成至少2个不同填充区域。每个聚合物区域可由单一聚合物层组成或可由多个个别聚合物层组成。优选的是聚合物层由2个个别聚合物层组成，每个个别聚合物层形成不同填充聚合物区域。
聚合物层可包含任何适用作底胶的适合聚合物。每个聚合物区域包含一或多种可固化聚合物、一或多种交联剂、一或多种热固化剂(催化剂)、一或多种无机填充剂和任选的一或多种选自以下各者的群的添加剂：助熔剂、助流剂、增韧剂、溶剂、消泡剂、抗冲改性剂、表面活性剂、助粘剂和其混合物。可在任何聚合物区域中使用任何适合的可固化聚合物、交联剂、热固化剂和任选的添加剂。适合的可固化聚合物是适用作底胶的聚合物。可固化聚合物优选是环氧化物，并且更优选是环氧化物与双功能性胺单体的聚合物。更有选的是，使用双功能性环氧化物单体。可使用由三功能性环氧化物单体形成的聚合物，只要三功能性环氧化物的量≤用于形成聚合物的单体的总重量的5重量％并且优选≤3重量％即可。适用于形成可固化聚合物的例示性环氧树脂包括(但不限于)：双酚A的二缩水甘油醚；双酚F的二缩水甘油醚；双酚S的二缩水甘油醚；蒽的二缩水甘油醚；二环戊二烯的二缩水甘油醚；萘的二缩水甘油醚；联二苯的二缩水甘油醚；丙二醇的二缩水甘油醚；和二丙二醇的二缩水甘油醚。适用于形成环氧化物/胺聚合物的胺包括(但不限于)：1，8-二氨基甲烷；2，6-二氨基-2，6-二甲基-5-苯基庚-3-醇；2，6-二氨基-2，5，6-三甲基庚-3-醇；二-对氨基苯甲酸丙二醇酯；和寡聚二胺聚环丁烷氧化物-二-对氨基苯甲酸酯。适合的交联剂是任何具有两个或更多个选自羧酸、羟基和胺的官能团的脂肪族或芳香族物质。优选交联剂包括酚硬化剂，如酚醛清漆树脂和二苯酚联二苯，和二酰肼硬化剂。适合的酚醛清漆树脂包括(但不限于)酚类酚醛清漆、甲酚类酚醛清漆和甲阶酚醛树脂类酚醛清漆。例示性酚硬化剂是可以商品名称DL-92、MEH7800-4S、MEH7851SS和MEH7500从明和化成株式会社(MeiwaPlasticIndustries)购得的硬化剂。例示性二酰肼硬化剂包括己二酸二酰肼、间苯二甲酸二酰肼、癸二酸二酰肼，以及可以商品名称AjicureLDH和AjicureVDH自味之素精细化学株式会社(AjinomotoFine-TechnoCo.，Inc.)购得的硬化剂。交联剂可以0到70重量％，优选2.5到50重量％并且更优选2.5到25重量％的量存在。适合的热固化剂包括(但不限于)氮或磷化合物。优选固化剂是：六氟磷酸四丁基膦、四苯基硼酸四苯基膦、四苯基硼酸四丁基膦、六氟磷酸四乙基膦、四氟硼酸四丁基膦；咪唑盐，如可以CurezolTM品牌从空气产品公司(AirProducts)购得的咪唑盐；三芳基膦，如三苯基膦；叔胺，如苯甲基二甲基胺；脲化合物，如N-(4-氯苯基)-N，N-二甲基脲，2，4-甲苯-双-二甲基脲、苯基二甲基脲、甲苯-双-二甲基脲、4，4′-亚甲基-双(苯基二甲基脲)，和环脂肪族双脲；以及双氰胺。热固化剂可以0到10重量％，优选0到5重量％并且更优选0.01到3重量％的量存在。优选的是，第一和第二聚合物区域中的每一者包含助熔剂。适合的助熔剂是含有羧酸、酚或胺官能团的物质。助熔剂可以0到50重量％，优选0.01到20重量％并且更优选0.01到10重量％的量存在于每个聚合物区域中。还优选的是，形成具体聚合物区域的可固化聚合物还充当助熔剂。充当助熔剂的优选聚合物典型地包含仲胺部分，其中这类聚合物以0.1到70重量％，更优选20到70重量％并且甚至更优选30到70重量％的量存在于第一聚合物区域中。优选任选的添加剂是双功能性、三功能性和四功能性环氧化物单体，部分视单体中环氧基的数目而定，其尤其可充当增韧剂或硬化剂。
可使用广泛多种可固化聚合物、交联剂和热固化剂形成本发明的聚合物区域中的每一者。优选的是，所选择的用于第一聚合物区域的聚合物与所选择的用于第二聚合物区域的聚合物是相容的，即在加热时，如当互连结构电连接到结合垫时(任选地在压力存在下)，两个不同聚合物区域将形成单式聚合物区域。还优选的是，用于第一聚合物区域中的可固化聚合物与用于第二聚合物区域中的可固化聚合物是相同类型。甚至更优选的是，用于形成第一聚合物区域的可固化聚合物与用于形成第二聚合物区域的可固化聚合物相同。用于第一聚合物区域中的交联剂可与用于第二聚合物区域的交联剂相同或不同。用于第二聚合物区域中的固化剂可与用于第一聚合物区域中的固化剂相同或不同。用于第一聚合物区域中的组分(如可固化聚合物、交联剂或热固化剂)的量可与用于第二聚合物区域中的所述组分的量相同或不同。任何适合的溶剂皆可用于第二聚合物区域中。
使用无机填充剂降低聚合物层且因此底胶的整体热膨胀系数(CTE)。本发明中使用的无机填充剂是非导电性和惰性的，即其不与聚合物层反应或使聚合物层去稳定化。在聚合物层中使用一定量的无机填充剂以使底胶的CTE接近用于硅与硅结合的组分(例如在硅晶片情况下，硅)的相对较低CTE，或介于组分(例如硅)的相对较低CTE与有机基板(如电路板，例如FR4)的相对较高CTE之间。在电子总成的制造和后续使用期间，必须适当选择CTE以用于应力缓解。
优选的是，第一和第二填充聚合物区域中使用的无机填充剂是选自二氧化硅、金属氧化物或陶瓷。适合的陶瓷无机填充剂是结晶氧化物、氮化物或碳化物。优选的是，无机填充剂选自二氧化硅、氧化铝、氧化锆、氧化铍、氧化铈、氧化锌、氮化硅、氮化铝、涂有二氧化硅的氮化铝、氮化硼和碳化硅，并且更优选的是二氧化硅、氧化铝、氧化锆、氮化硅、氮化铝、氮化硼和碳化硅。可使用无机填充剂的混合物。无机填充剂可具有任何适合的形状和尺寸。优选的是，无机填充剂具有球形或实质上球形形状。这类球形形状使表面积最小化并且实现聚合物区域中填充剂的更高装载量。优选的是无机填充剂具有将不妨碍互连结构在任一聚合物区域中的渗透的尺寸，如平均粒度。无机填充剂优选具有0.005到10μm，更优选0.005到5μm并且更优选0.01到3μm的平均粒度。聚合物区域中可使用无机填充剂粒度的混合物。例如，本发明的聚合物区域可包含具有第一平均粒度的第一二氧化硅填充剂和具有第二平均粒度的第二二氧化硅填充剂。适用于本发明的无机填充剂包括具有核-壳结构的陶瓷，其中陶瓷材料核心由无机材料外壳(如徒有二氧化硅的氮化铝)围绕。可任选地用助粘剂处理无机填充剂以使填充剂粒子的表面化学反应改性，例如允许无机填充剂粒子与聚合物区域中所使用的聚合物或交联剂反应。填充剂的表面化学反应的改性可改良断裂韧性并且可改良聚合物区域中填充剂的分散。
无机填充剂以≥30重量％，优选＞30重量％，更优选≥35重量％，更优选≥40重量％，甚至更优选30到80重量％，更优选35到80重量％且更优选40到75重量％的量存在于第一填充聚合物区域中。无机填充剂以≥30重量％，优选＞30重量％，更优选≥35重量％，更优选≥40重量％，甚至更优选30到80重量％，更优选35到80重量％并且更优选40到75重量％的量存在于第二填充聚合物区域中。优选的是，第一填充聚合物区域中无机填充剂的总量(以重量百分比计)与第二填充聚合物区域中无机填充剂的总量(以重量百分比计)实质上相同。如本文中所使用，术语“实质上相同”量的无机填充剂意谓第一填充聚合物区域中无机填充剂的总量与第二填充聚合物区域中无机填充剂的总量(以重量百分比计)相差不超过10％，优选不超过5％，更优选不超过3％并且甚至更优选不超过2％。更优选的是，第一聚合物区域中无机填充剂的总量与第二聚合物区域中无机填充剂的总量相同。本领域的普通技术人员应了解，可通过在各别聚合物区域中使用多个个别聚合物层来实现第一和第二聚合物区域中的任一者或两者中无机填充剂的梯度，其中个别聚合物层具有不同含量的无机填充剂。然而，优选的是，本发明的层合结构在第一或第二聚合物区域中，并且优选在第一和第二聚合物区域中不具有这类无机填充剂梯度。本领域的普通技术人员应了解，关于聚合物区域所选择的无机填充剂的量是优先于其它参数而尤其部分基于聚合物层的所需CTE、聚合物层的所需透明度和聚合物层的所需流动特征。
第一填充聚合物区域与第二填充聚合物区域相比具有更低的粘度。第二填充聚合物区域的粘度≥第一聚合物区域的粘度的1.5倍，优选≥第一聚合物区域的粘度的2倍，更优选≥第一聚合物区域的粘度的2.5倍，更优选≥第一聚合物区域的粘度的3倍并且甚至更优选≥第一聚合物区域的粘度的4倍。通常，第二聚合物区域的粘度是第一聚合物区域的粘度的1.5到1000倍，并且优选是1.5到500倍。第一填充聚合物区域在125℃下具有0.1到1000Pa-S范围内的粘度，如使用平行板流变仪测量，优选的是1到1000Pa-S并且更优选的是1到500Pa-S。第二填充聚合物区域在125℃下具有1000到100,000Pa-S范围内的粘度，如使用平行板流变仪测量，优选的是5000到100,000Pa-S并且更优选的是5000到50,00Pa-S。这类黏度可容易地实现，如通过优先于本领域的普通技术人员已知的其它变数而：适当选择特定无机填充剂或无机填充剂混合物；选择填充剂粒度；表面处理无机填充剂；在聚合物区域中装载填充剂；特定聚合物区域中所使用的可固化聚合物的尺寸(分子量和/或支化度)；添加触变剂。例如，增加聚合物区域中的填充剂装载量将增加所述区域的粘度，而降低无机填充剂的平均粒度将增加特定聚合物区域的粘度。增加用于形成聚合物区域的可固化聚合物的分子量和/或支化度还将增加所述聚合物区域的粘度。例示性触变剂是与无机填充剂相互作用或结合的触变剂，如由阿尔塔纳公司(AltanaAG)以商品名称BYK405、BYK410和BYK415出售的触变剂。
因为在形成电子总成之前从本发明底胶结构移除顶部和底部薄膜层，所以底胶结构中的唯一关键尺寸是聚合物层的厚度。因为互连结构的高度主要视所使用的特定结构而变化，因此不存在关于本发明结构中的聚合物层的厚度的特定范围。聚合物层的总厚度，即第一和第二聚合物区域的组合厚度，可大于、等于或小于用于形成电子总成的互连结构的高度。第二聚合物区域的高度是关键的并且等于或小于互连结构的高度，并且优选的是小于互连结构的高度。第一聚合物区域，其还可以充当助熔剂，可覆盖互连结构的顶部。如果聚合物层的高度显著大于互连结构的高度，那么存在聚合物层将沿基板渗出或蔓延到晶片侧壁上的风险。还存在其将阻碍互连结构与其所电连接的导电垫之间的良好接触的可能。如果聚合物层的高度显著小于互连结构的高度，那么在将组件装配到基板上之后，聚合物层与基板或组件之间可能保持不合意的间隙。互连结构的顶部与聚合物层的顶部表面之间的高度差应足以考虑到互连结构和底胶在电子装置装配(如使组件与基板接触并且加热以将组件焊接到基板上，即使互连结构与导电结合垫电连接)期间的扩散。在这类装配之后，聚合物层应填充组件表面与基板表面之间的空间并且沿组件边缘形成嵌条(fillet)。
通常，第一聚合物区域和第二聚合物区域中的每一者可具有任何适合的厚度，其限制条件是第二聚合物区域的厚度大于或等于第一聚合物区域的厚度。优选的是，第一聚合物区域的厚度与第二聚合物区域的厚度的比是0.1∶9.9到1∶1，并且更优选的是1∶9到1∶1。适合的是，对于仅第一和第二聚合物区域的聚合物层，第一聚合物区域的厚度占底胶结构中聚合物层的厚度的0.1到50％，并且优选是1到50％，并且第二聚合物区域的厚度占聚合物层的厚度的99.9到50％，并且优选是99到50％。优选的是，第二聚合物区域的厚度远大于第一聚合物区域的厚度。作为实例，第一聚合物区域的厚度可在0.1到10μm(或更大)范围内，并且第二聚合物区域的厚度可为5到200μm(或更大)，但本发明底胶结构可使用广泛多种厚度。
本发明底胶结构中的底部薄膜层通常在制造、储存和后续加工期间充当聚合物层和干燥薄膜底胶结构的任何其它层的支撑物。通常，从干燥薄膜(聚合物层)移除底部薄膜层，如通过剥离，并且通常在本发明底胶结构与表面层合之前移除。因此，底部薄膜层与聚合物层之间的粘合通常是低到中等，以便易于分离。通常，在顶部薄膜层之前移除底部薄膜层，由此底部薄膜层与聚合物层之间的粘合相对低于顶部薄膜层与聚合物层之间的粘合。用于底部薄膜层的具体材料可广泛变化并且所使用的具体材料并不关键。用于底部薄膜层的材料可以是刚性或柔性的，并且通常呈卷形物或薄片形式。适合的底部薄膜层材料包括(但不限于)：聚酯，如聚对苯二甲酸乙二醇酯(PET)；纸；尼龙；玻璃；乙酸纤维素；聚烯烃；聚酰亚胺；聚氨基甲酸酯；聚(甲基)丙烯酸酯；金属片；环氧树脂层合物；涂有铜的纤维板等。可以不同方式涂布如PET、纸等材料。例如，PET可涂有树脂、经过火焰或静电放电处理或滑动处理。用作底部薄膜的纸通常涂有树脂，如涂有聚乙烯的纸或涂有聚乙烯醇的纸。优选的是，底部薄膜层是聚烯烃，并且更优选是聚乙烯。尽管底部薄膜层通常具有5到250μm的厚度，但底部薄膜层的精确厚度并不关键，只要其可支撑底胶结构中的其它层即可。
任选的是，可在底部薄膜层与聚合物层之间安置脱模层。通常在以下情况下使用脱模层：底部薄膜层与聚合物层之间的粘合相对过高，使得不易于在不损坏聚合物层或底胶结构中的其它层的情况下从聚合物层移除底部薄膜层。任何所使用的脱模层需要使底部薄膜层可从聚合物层剥离。当使用脱模层时，优选的是，当从底胶结构移除底部薄膜层时，脱模层与底部薄膜层实质上保持在一起，并且聚合物层上不残留脱模层残余物。可任选地移除在移除底部薄膜层之后剩余的任何脱模层残余物，如通过与适合的有机溶剂接触。优选不使用脱模层。
本发明的底胶结构可通过在底部薄膜(如PET薄膜)上沉积聚合物层来形成。聚合物层是通过首先形成聚合物区域来形成，所述聚合物区域是通过在薄膜的顶部表面上安置填充聚合材料而形成。填充聚合材料层可与底部薄膜层合或可使用槽模、刀辊(knifeoverroll)或通过本领域的普通技术人员已知的另一种适合的涂布方法涂布，并且接着通常在进一步加工之前干燥。可视需要沉积其它填充聚合材料层以实现填充聚合物区域(其可为第一或第二聚合物区域)的所需厚度。随后，通过凹版涂布或本领域的普通技术人员已知的其它适合的涂布方法，将用于形成不同聚合物区域的具有与先前沉积的聚合材料不同的粘度的填充聚合材料的一或多个层层合到涂布到填充材料层上。接着任选地在加热下，使用压力将顶部薄膜层层合到聚合物层的表面上。当本发明底胶结构中使用缓冲层时，优选首先通过本领域中所使用的任何适合的方法将缓冲层涂布到顶部薄膜层上，并且接着使用压力和任选地热，使含有缓冲层的顶部薄膜层与未被填充的聚合物层层合。
本领域中已知广泛多种干式薄膜层合技术并且这些技术中的任一种皆适用于使本发明底胶结构与表面层合，尤其如热辊层合、真空层合、湿式层合以及前述技术的组合。参见例如美国专利申请案第14/017,264号中所公开的层合技术。优选真空层合。图2说明使用图1A的底胶结构的真空层合技术。首先，使用任何适合的方法从底胶结构移除底部薄膜层40(步骤未图示)，接着使底胶结构与表面上安置有金属柱(互连结构)65的组件55的表面层合。可使用真空层合机械(未图示)中的硅酮橡胶隔膜，使用热和压力将底胶结构按压和粘着到组件55的表面上。可使用真空室内的真空将隔膜下拉到组件表面上并且还可以在隔膜后方施加压力(由图2中的箭头指示)。在隔膜后方施加的任何压力与真空下拉结合起作用，以便将聚合物层PL推入金属支柱65之间。聚合物层PL由第一填充聚合物区域20和第二填充聚合物区域30组成，其中第二聚合物区域的粘度≥第一聚合物区域的粘度的1.5倍。聚合物层PL(第一聚合物区域20+第二聚合物区域30)的总高度可小于(未图示)、等于(未图示)或大于(图示)金属柱65的高度，而第二聚合物区域30的高度小于金属柱65的高度。在图2中，第一聚合物区域20覆盖金属柱65的顶部。在将大气引入真空室之后，使用任何适合的方法从结构移除顶部薄膜部分17(包含顶部薄膜层10和任选的粘合层15)，在组件55的表面上产生安置在金属柱65之间的预涂底胶(聚合物层PL)。
如上文参考图2所论述，聚合物层的总高度(h)小于、等于或大于与底胶结构层合的表面上的互连结构的高度，而第二聚合物区域的高度小于或等于互连结构的高度，并且优选是小于互连结构的高度。在图2中，顶部薄膜部分17由弹性顶部薄膜层和缓冲层(PSA)组成。金属柱65不因层合方法或顶部薄膜部分17而变形。尽管不希望受理论约束，相信顶部薄膜部分17的可弯性，并且具体地说，顶部薄膜部分17的缓冲层的可弯性允许这类层合在不使互连结构实质上变形的情况下进行。当聚合物层的总高度h足够接近金属柱65的高度时，顶部薄膜部分17在层合期间因金属柱而变形，但不被金属柱穿透。本领域的普通技术人员应了解，当第一聚合物区域的高度使得其覆盖互连结构的顶部时，变形部分的高度可降低或甚至消除变形。
本发明的底胶结构可与多种基板层合，如具有有源装置的组件和具有导电结合垫的基板。适合的组件尤其包括(但不限于)集成电路。适合的基板包括印刷电路板(PCB)、包装基板等。例如，可将倒装晶片安装在包装基板上并且将所得包装安装在PCB上，或者，可将倒装晶片直接安装到PCB上。本发明底胶结构可在广泛多种互连结构上使用，如焊料凸块、金属柱等。互连结构可由焊料组成，如在焊料凸块情况下，或由具有可焊接盖的非焊接材料组成。用于形成焊料凸块的例示性焊料包括(但不限于)锡、锡-铅、锡-银、锡-铋、锡-铜、锡-银-铜等。例示性金属柱是铜柱。金属柱具有可焊接盖部分，其中这类可焊接盖可以是任何适合的焊料。金属柱还可包含安置在金属与可焊接顶盖层之间的一或多个金属层，如镍层。视组件的设计而定，这类互连结构具有广泛多种尺寸。
在底胶结构与基板表面层合之后，移除顶部薄膜层以及任何任选的缓冲层，以便在基板表面上提供预涂底胶。图3A和3B说明一种排列，其中图1A和1B的底胶结构分别与具有互连结构的组件层合。在移除顶部薄膜层之后，互连结构(金属柱)的上部可在聚合物层的表面上暴露或可由聚合物层的第一或第二聚合物区域覆盖，以便在组件上提供预涂底胶。互连结构是否由聚合物层覆盖取决于与互连结构高度有关的聚合物层的高度。图3A展示优选排列，其中图1A的底胶结构与上面具有互连结构65的组件(有源装置)55层合，其中互连结构具有可焊接顶盖层66，使得具有相对较高粘度的第二填充聚合物区域30与组件表面直接相邻。图3B展示替代性排雷，其中图1B的底胶结构与上面具有互连结构65的组件(有源装置)55层合，其中互连结构具有可焊接顶盖层66，使得具有相对较低粘度的第一填充聚合物区域20与组件表面直接相邻。在图3A和3B中，展示聚合物层高于互连结构65和可焊接顶盖层66的总高度，但聚合物层可具有与互连结构的总高度相同的高度或比互连结构的总高度低的高度。随后，将组件安装到基板上。将互连结构65的顶部，即可焊接顶盖层66，与导电结合垫85一起安置在基板(如PCB)80上，并且使可焊接顶盖层66与导电结合垫85接触，如图3A和3B中的箭头所指示，以便形成一个单元。
图4A和4B说明替代性排列，其中图1B和1A的底胶结构分别与表面上具有导电结合垫的基板层合。在移除顶部薄膜层之后，获得在导电结合垫上具有预涂底胶结构的基板。通过所使用的互连结构的总高度改变图4A和4B中聚合物层的高度(第一聚合物区域20和第二聚合物区域30的组合高度)，并且因此远高于导电结合垫85的高度。图4A展示优选排列，其中图1B的底胶结构与表面上具有导电结合垫85的基板(如PCB)80层合，使得具有相对较低粘度的第一聚合物区域与基板表面直接相邻。图4B展示替代性排列，其中图1A的底胶结构与表面上具有导电结合垫85的基板(如PCB)80层合，使得具有相对较高粘度的第二聚合物区域与基板表面直接相邻。接着，将上面具有互连结构65的组件(有源装置)55安装到上面具有涂底胶的基板上，其中互连结构具有可焊接顶盖层66。将互连结构65的顶部，即可焊接顶盖层66，与导电结合垫85一起安置在基板(如PCB)80上，并且使可焊接顶盖层66与导电结合垫85接触，如图4A和4B中的箭头所指示，以便形成一个单元。
在使组件的互连结构与安装基板上的导电结合垫接触以形成一个单元之后，使所述单元经历使互连结构与导电结合垫电连接的条件。这类条件包括(但不限于)热压结合和加热所述单元(通常同时对组件、安装基板或其两者施加压力)以使互连结构至少部分熔融并且将互连结构电连接(焊接)到导电结合垫。在这一加热步骤期间，预涂底胶(聚合物层)进一步固化(聚合)。通常通过加热足够长时段以引起聚合物层聚合来使聚合物层固化。这类时段将部分取决于所使用的可固化聚合物、所使用的交联剂、是否使用任何热固化剂以及全部聚合物层的厚度，但通常是5分钟到5小时，并且优选是10分钟到2小时。当使用热固化剂时，应将底胶加热到等于或高于使固化剂活化所需的温度的温度。优选的是，通过加热到100到250℃，更优选100到200℃并且更优选125到200℃范围内的温度使底胶固化。尤其优选固化条件是在150到175℃下加热底胶30分钟到2小时。
在互连结构电连接到导电结合垫并且底胶固化之后，获得电子包装。图5说明根据本发明形成的电子包装，其具有安装在基板80上的组件55，其中互连结构65电连接到结合垫85。图5的电子包装可从如图3A、3B、4A和4B中的任一者中所展示而形成的单元获得。在聚合物层的固化期间，第一聚合物区域(与第二聚合物区域相比粘性相关较低)的流动程度大于第二聚合物区域。随着第一聚合物区域流动，其离开互连结构与导电结合垫之间的成形电连接，并且从组件与基板之间流出，形成图5中围绕组件55的珠粒或嵌条91。在固化之后，第一和第二聚合物区域形成图5中的单式主体区域90。尽管不希望受理论约束，相信这类单式主体区域在整个主体中具有实质上均匀的无机填充剂浓度。也就是说，单式主体区域实质上不含无机填充剂浓度梯度，并且优选不含这类浓度梯度。本发明的固化底胶在整个底胶中具有实质上均匀的填充剂浓度和实质上均匀的CTE。至少部分通过选择彼此相容的用于第一和第二聚合物区域的聚合物来辅助形成单式主体结构。当在固化时不形成离散区域，而是实际上形成单一固化区域时，认为混合物中的两种或更多种聚合物是相容的。图6是安装到基板的组件在光学图像中的角点，所述组件使用本发明的底胶结构并且具有沿组件边缘形成的相对均匀嵌条。图7是使用仅具有一个聚合物区域的比较性底胶结构安装到基板的组件在光学图像中的角点，所述聚合物区域具有相对高粘度，产生均匀性较低并且具有更加弯曲、不理想的形状的嵌条。
本发明提供许多优点。本发明的相对较高粘度填充聚合物区域尤其适用于减少底胶中的空隙。相对较低粘度填充聚合物区域尤其适用于嵌条形成以及用于降低互连结构与导电结合垫之间的电连接中填充剂的截留。本发明底胶结构具有第一填充聚合物区域和第二填充聚合物区域，所述第一填充聚合物区域具有第一粘度并且所述第二填充聚合物区域具有第二粘度，其中第二粘度≥第一粘度的1.5倍，从而提供单式主体结构，所述单式主体结构具有减少的空隙、良好的嵌条形成、降低的导电接合点(在结合过程期间形成)中填充剂的截留和实质上均匀的CTE。由本发明底胶结构形成的电子包装具有固化底胶，其实质上不含空隙，并且优选是不含空隙。另外，这类电子包装优选具有良好的嵌条形成。相对较低粘度聚合物区域中填充剂的量提供具有与主体底胶相同的CTE的嵌条。
实例1-制备聚合物1.向配备有顶置式搅拌器、温度计和冷凝器的夹套3L反应器中添加2000g(11.3mol)双酚A的二缩水甘油醚(来自陶氏化学公司(TheDowChemicalCompany)的DER332，EEW：177)和545.7g丙二醇单甲基醚(PGME)。溶液加热到50℃并且搅拌10分钟以确保充分混合。在充分搅拌之后，在搅拌下添加182.8g(4.3mol)份的1，8-孟烷二胺(来自陶氏化学公司的PrimineMD)并且将所得混合物加热到100℃。一旦在100℃下稳定，搅拌混合物1小时，随后进一步加热升高到130℃并且再搅拌所述物质4小时。在反应完成之后，降低温度并且将b阶段聚合物滴入4L玻璃瓶中以用于储存。
实例2-制备聚合物2.向配备有顶置式搅拌器、温度计和冷凝器的夹套3L反应器中添加1100.8g(6.2mol)双酚A的二缩水甘油醚(DER332，EEW：177)、820.9g(1.9mol)具有环氧基官能团的增韧剂(EPICLONTMEXA-4850-150，大日本油墨化学工业公司(DICCorporation)，EEW450)和675.0gPGME。溶液加热到50℃并且搅拌10分钟以确保充分混合。在充分搅拌之后，在搅拌下添加103.3g(2.4mol)份的1，8-孟烷二胺并且将所得混合物加热到100℃。一旦在100℃下稳定，搅拌混合物1小时，随后进一步加热升高到130℃并且再搅拌所述物质4小时。在反应完成之后，降低温度并且将b阶段聚合物滴入4L玻璃瓶中以用于储存。
实例3-制备聚合物.除了用等摩尔量的表1中列举的双功能性环氧化物单体替代双酚A环氧化物以外，通过重复实例1或实例2的程序制备不同聚合材料。
表1
聚合物样品 环氧化物 程序
3 双酚S的二缩水甘油醚 实例1
4 蒽的二缩水甘油醚 实例1
5 萘的二缩水甘油醚 实例2
6 双酚F的二缩水甘油醚 实例1
7 二环戊二烯的二缩水甘油醚 实例2
实例4-制备聚合物.除了使用表2中报导的环氧化物单体和胺交联剂以外，通过重复实例1或实例2的程序来制备不同聚合物材料。
表2
聚合物样品 环氧化物 胺交联剂 程序
8 双酚S的二缩水甘油醚 EHGE-Primene MD加合物 实例2
9 双酚A的二缩水甘油醚 2，6-二氨基-2，5，6-三甲基庚-3-醇 实例2
10 双酚F的二缩水甘油醚 2，6-二氨基-2，6-二甲基-5-苯基庚-3-醇 实例1
11 萘的二缩水甘油醚 2，6-二氨基-2，6-二甲基-5-苯基庚-3-醇 实例2
12 二环戊二烯的二缩水甘油醚 聚环丁烷氧化物-二-对氨基苯甲酸酯 实例1
13 二环戊二烯的二缩水甘油醚 二-对氨基苯甲酸丙二醇酯 实例1
14 双酚S的二缩水甘油醚 2，6-二氨基-2，5，6-三甲基庚-3-醇 实例2
实例5-聚合物配方的一般制备方法.使用以下一般程序制备实例6-8的组合物，使用实例1-4的聚合物样品、来自表3的无机填充剂和其它来自表4的组分。首先将无机填充剂与湿润剂(HYPERMERTMKDI，来自禾大公司(Croda，Inc.))组合并且使用双重行星混合器装置历时5分钟且在2000rpm下分散于溶剂混合物中，所述溶剂混合物由乙酸正丁酯/PGME之50：50掺合物组成。向这一填充剂浆料中添加聚合物样品和任何单体并且将所得混合物再次在双重行星混合器中以2000rpm的速度旋转5分钟。接着添加所有流动添加剂(TEGOFLOWTM370，来自赢创工业公司(EvonikIndustriesAG))、硬化剂和韧化剂(BTA753ER，来自陶氏化学公司)并且所得混合物在双重行星混合器中以2000rpm的速度旋转5分钟。最后，添加催化剂并且所得配方再次在双重行星混合器中以2000rpm的速度旋转5分钟。一旦所有材料混合在一起，便使所得配方通过含有0.8mm氧化锆研磨介质的耐驰(Netzsch)介质研磨机，以便确保任何填充剂聚结物破碎，从而产生粘稠、自由流动液体。
表3
无极填充剂样品 填充剂(平均粒度)
1 熔融二氧化硅(80μm)
2 二氧化硅(10μm)
3 氮化铝(50μm)
4 氮化铝(10μm)
5 氧化锆(＜100μm)
6 氮化硼(11μm)
7 氧化铝(85μm)
8 氧化铝(8μm)
表4
实例6-高粘度聚合物配方.通过根据实例5的一般程序，按表5中所展示的量(克)组合组分来制备高粘度聚合物配方(HVF)。
表5
HVF： 1 2 3 4 5 6 7
聚合物1 20 20 20 20 20 20 20
单体1 9 9 9 9 - - 9
无机填充剂1 15.4 11.6 40 35.6 22.8 23.4 74.1
无机填充剂2 3.9 7.7 20 9.3 5.7 5.8 18.5
硬化剂1 2.5 2.5 2.5 2.5 1.6 1.6 2.5
催化剂1 0.7 0.7 - 0.7 - 0.5 0.7
流动添加剂 0.2 0.2 0.4 0.4 0.4 0.4 0.6
韧化剂 1 1 1.5 1.5 1.5 1.5 2.5
湿润剂 0.1 0.1 0.2 0.2 0.1 0.1 0.4
溶剂 20.7 20.7 31.1 31.9 20.4 20.9 53.1
实例7-高粘度聚合物配方.通过根据实例5的一般程序，按表6和7中所展示的量(克)组合组分来制备高粘度聚合物配方(HVF)。
表6
HVF； 8 9 10 11 12 13 14 15
聚合物1 - 15 20 - 20 - - -
聚合物2 20 5 - 20 - 15 - -
聚合物4 - - - - - - 20 -
聚合物6 - - - - - 5 - 20
单体1 6.8 - - - - - 6.8 6.8
无机填充剂1 13.7 - - 23.2 48.5 - - -
无机填充剂2 3.4 - - 6.3 15 - - -
无机填充剂3 - 9.7 7.3 - - - - 67.5
无机填充剂4 - 2.4 4.9 - - - - 16.9
无机填充剂7 - - - - - 49.1 14.1 -
无机填充剂8 - - - - - 12.3 3.5 -
硬化剂1 2.2 1.6 1.6 1.6 1.6 1.6 2.2 2.2
催化剂1 - - - 0.5 - 0.5 0.7 0.7
流动添加剂 0.2 0.2 0.2 0.4 0.6 0.6 0.2 0.6
韧化剂 0.9 0.9 0.9 1.4 2.5 2.3 0.9 2.3
湿润剂 0.1 0.1 0.1 0.1 0.2 0.2 0.1 0.3
溶剂 18.4 13 13.1 20.8 34.7 35.2 18.8 48.4
表7
HVF： 16 17 18 19 20 21 22 23
聚合物1 20 20 15 - - - - 5
聚合物2 - - 5 - - 10 15 -
聚合物4 - - - 20 - - 5 15
聚合物6 - - - - 20 10 - -
单体2 - 10.8 - 10.8 - - 10.8 10.8
无机填充剂1 15 23.7 11.3 - - - - -
无机填充剂2 3.8 5.9 7.5 - - - 29.3 -
无机填充剂3 - - - - 34.8 73.7 111 -
无机填充剂4 - - - - 8.7 18.4 - -
无机填充剂7 - - - 55.2 - - - 17.8
无机填充剂8 - - - 13.8 - - - 11.9
硬化剂2 10.8 15.5 10.8 15.5 10.8 10.8 15.5 15.5
催化剂2 0.5 - - 1.1 - - - -
催化剂3 - 0.7 0.5 - 0.7 1.2 1.9 0.7
流动添加剂 0.3 0.4 0.3 0.6 0.4 0.6 1 0.4
韧化剂 1 1.5 1 2.4 1.5 2.5 4 1.5
湿润剂 0.1 0.1 0.1 0.3 0.2 0.4 0.6 0.1
溶剂 20.2 31.8 20.2 49.4 31.1 52.8 52.8 31.8
实例8-低粘度聚合物调配物.通过根据实例5的一般程序，按表8和9中所展示的量(克)组合组分来制备低粘度聚合物配方(LVF)。
表8
LVF： 1 2 3 4 5 6 7 8
聚合物1 - 20 10 - - - - -
聚合物2 20 - 10 - - 15 10 20
聚合物4 - - - 20 - - 10 -
聚合物6 - - - - 20 5 - -
单体1 6.8 9 - 9 6.8 9 - -
无机填充剂1 17.1 19.3 - - - - - 61.4
无机填充剂3 - - 12.5 - 40.5 - - -
无机填充剂5 - - - 44.9 - - 59.9 -
无机填充剂7 - - - - - 90.4 - -
硬化剂1 2.2 2.5 1.6 2.5 2.2 2.5 1.6 1.6
催化剂1 - 0.7 0.5 0.7 0.7 - - 0.5
流动添加剂 0.2 0.2 0.2 0.4 0.4 0.6 0.6 0.6
韧化剂 0.9 1 0.9 1.5 1.4 2.5 2.3 2.3
湿润剂 0.1 0.1 0.1 0.2 0.2 0.4 0.2 0.2
溶剂 18.4 20.7 13.4 31.9 29 51.8 34.4 35.2
表9
LVF： 9 10 11 12 13 14 15
聚合物1 20 - - - - - 20
聚合物2 - 20 - 10 - 5 -
聚合物9 - - - - 20 15 -
聚合物14 - - 20 10 - - -
单体2 - 10.8 10.8 - - 10.8 10.8
无机填充剂1 18.8 - - - 92.1 - 69
无机填充剂3 - 29.6 - - - - -
无机填充剂5 - - - 43.5 - 140.3 -
无机填充剂7 - - 69 - - - -
硬化剂2 10.8 15.5 15.5 10.8 10.8 15.5 15.5
催化剂2 0.5 - 1.1 - 1.2 - -
催化剂3 - 0.7 - 0.7 - 1.9 1.1
流动添加剂 0.3 0.4 0.6 0.4 0.6 1 0.6
韧化剂 1 1.5 2.4 1.5 2.5 4 2.4
湿润剂 0.1 0.1 0.3 0.2 0.4 0.6 0.3
溶剂 20.2 31.8 49.4 31.1 52.8 52.8 49.4
实例9-制备底胶结构.使用槽模在PET载体薄膜(底部薄膜)上涂布来自表5到7的高粘度配方。这一涂层通过多阶段烘炉(峰值温度为110℃)以去除溶剂，产生干燥薄膜。将来自表8或9的低粘度配方涂布到PET载体上并且与高粘度配方类似地进行处理。接着使用热辊层合机将两种干燥薄膜材料层合在一起并且移除邻近低粘度材料的PET覆盖片。接着使用热辊层合机使这一总成与具有PSA层的背磨带(顶部薄膜层)层合，其中低粘度材料层粘附到背磨带上的粘合层。将与高粘度材料相邻的PET载体薄膜(底部薄膜)剥离并且接着使用真空层合机使高粘度材料的暴露表面层合到晶片上。
实例10.使用槽模涂布机在PET载剂薄膜(底部薄膜)上涂布来自表5的高粘度配方3并且根据实例9的程序干燥。将来自表9的低粘度调配物15涂布到PET载体上并且类似地处理。接着使用热辊层合机将两种干燥薄膜材料层合在一起并且移除邻近低粘度材料的PET覆盖片。接着使使用热辊层合机使总成与具有PSA层的背磨带(顶部薄膜层)层合，其中低粘度材料层粘附到背磨带上的粘合层。将邻近高粘度材料的PET载体薄膜(底部薄膜)剥离并且接着使高粘度材料的暴露表面层合到PCB基板上，以便提供上面安置有预涂底胶材料的PCB基板。接着从预涂底胶移除顶部薄膜层以便暴露低粘度区域的表面。接着将半导体裸片安置在预涂底胶上，安装到PCB基板上，并且接着在175℃下固化预涂底胶材料90分钟。在安装裸片期间，底胶材料从裸片与基板之间流出，以便形成围绕晶片的固化底胶珠粒。图6展示这一电子包装的光学图像的边缘。
实例11-比较.除了使用高粘度配方4而非低粘度配方以外，重复实例10的程序。即底胶结构含有聚合物层，所述聚合物层具有单一高粘度聚合物区域并且不具有低粘度聚合物区域。图7展示这一电子包装的光学图像的边缘。可从图7(比较性)发现，围绕裸片的底胶珠粒的均匀度小于图6(本发明)中所展示的底胶珠粒。

Claims (14)

1.一种底胶结构，其依序包含：顶部薄膜层；聚合物层，和底部薄膜层，其中所述聚合物层包含具有第一粘度的第一填充聚合物区域和具有第二粘度的第二填充聚合物区域，其中所述第二粘度≥所述第一粘度的1.5倍。
2.根据权利要求1所述的底胶结构，其中所述第一粘度在120℃下在0.1到1000Pa-S范围内。
3.根据权利要求1所述的底胶结构，其中所述第二粘度在120℃下在1000到100,000Pa-S范围内。
4.根据权利要求1所述的底胶结构，其中所述第二粘度≥所述第一粘度的2倍。
5.根据权利要求1所述的底胶结构，其中所述第一填充聚合物区域包含第一份量的无机填充剂并且所述第二填充聚合物区域包含第二份量的无机填充剂，其中所述无机填充剂的第一份量与所述无机填充剂的第二份量实质上相同。
6.根据权利要求1所述的底胶结构，其中粘合层安置在所述顶部薄膜层与所述聚合物层之间。
7.根据权利要求1所述的底胶结构，其中所述顶部薄膜层由弹性体组成。
8.根据权利要求1所述的底胶结构，其中所述顶部薄膜层为选自以下各者的聚合物：聚烯烃、聚酯、聚氨基甲酸酯、聚(氯乙烯)、聚(偏二氯乙烯)、乙烯乙酸乙烯酯和聚(甲基)丙烯酸酯。
9.根据权利要求1所述的底胶结构，其中所述底部薄膜层是选自聚酯、聚酰胺、聚酰亚胺、聚烯烃、聚丙烯酸酯、聚氨基甲酸酯和金属。
10.根据权利要求1所述的底胶结构，其中所述第一填充聚合物区域和第二填充聚合物区域中的每一者包含可固化聚合物、交联剂、热固化剂和无机填充剂。
11.根据权利要求1所述的底胶结构，其中所述第一填充聚合物区域具有30到80重量％的无机填充剂。
12.根据权利要求1所述的底胶结构，其中所述第二填充聚合物区域具有30到80重量％的无机填充剂。
13.一种形成电子包装的方法，其包含：提供表面上具有互连结构的组件；提供表面上具有导电结合垫的基板；提供根据权利要求1所述的底胶结构；从所述底胶结构移除所述底部薄膜；使所述底胶结构与上面具有互连结构的所述组件表面或上面具有导电结合垫的所述基板表面层合；移除所述顶部薄膜层；将所述互连结构的顶部与所述导电结合垫安置在一起以形成一个单元；和使所述互连结构与所述导电结合垫电连接。
14.根据权利要求13所述的方法，其中排列所述底胶结构使得所述第一填充聚合物区域与所述基板表面直接相邻。
CN201510351312.1A 2014-06-23 2015-06-23 预涂底胶 Pending CN105206587A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/312,682 US20150371916A1 (en) 2014-06-23 2014-06-23 Pre-applied underfill
US14/312682 2014-06-23

Publications (1)

Publication Number Publication Date
CN105206587A true CN105206587A (zh) 2015-12-30

Family

ID=53476715

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510351312.1A Pending CN105206587A (zh) 2014-06-23 2015-06-23 预涂底胶

Country Status (7)

Country Link
US (1) US20150371916A1 (zh)
EP (1) EP2960929A1 (zh)
JP (1) JP2016034022A (zh)
KR (1) KR20150146454A (zh)
CN (1) CN105206587A (zh)
SG (1) SG10201504961WA (zh)
TW (1) TWI571387B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019103314A (ja) * 2017-12-05 2019-06-24 アイシン・エィ・ダブリュ株式会社 熱硬化性樹脂組成物シート、ステータ、ステータの製造方法
WO2023284297A1 (zh) * 2021-07-12 2023-01-19 长鑫存储技术有限公司 封装结构及制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627784B1 (en) * 2015-12-01 2017-04-18 International Business Machines Corporation Method and apparatus for strain relieving surface mount attached connectors
WO2018003391A1 (ja) * 2016-06-29 2018-01-04 株式会社村田製作所 部品内蔵基板及びその製造方法、並びに高周波モジュール
KR102505853B1 (ko) * 2016-07-06 2023-03-03 삼성전자 주식회사 반도체 패키지
EP3624138A4 (en) 2017-05-10 2021-01-20 Sekisui Chemical Co., Ltd. INSULATING LAYER AND LAMINATE
US10403578B2 (en) * 2017-09-30 2019-09-03 Intel Corporation Electronic device package
US11075133B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill structure for semiconductor packages and methods of forming the same
KR102514042B1 (ko) * 2018-08-01 2023-03-24 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US11404289B2 (en) * 2020-08-31 2022-08-02 Micron Technology, Inc. Semiconductor device assembly with graded modulus underfill and associated methods and systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040185601A1 (en) * 2003-03-18 2004-09-23 Frank Stepniak Wafer-applied underfill process
TW200525004A (en) * 2004-01-15 2005-08-01 Sony Chemicals Corp Adhesive films and method for manufacturing adhesive film
CN1993498A (zh) * 2004-08-05 2007-07-04 株式会社钟化 溶液、镀覆用材料、绝缘片、叠层体以及印刷布线板
CN101755022A (zh) * 2007-06-27 2010-06-23 索尼化学&信息部件株式会社 粘合薄膜、连接方法及接合体

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815831B2 (en) 2001-12-12 2004-11-09 Intel Corporation Flip-chip device with multi-layered underfill having graded coefficient of thermal expansion
US6899960B2 (en) * 2002-03-22 2005-05-31 Intel Corporation Microelectronic or optoelectronic package having a polybenzoxazine-based film as an underfill material
WO2005093817A1 (ja) * 2004-03-29 2005-10-06 Nec Corporation 半導体装置及びその製造方法
US8092900B2 (en) 2004-08-05 2012-01-10 Kaneka Corporation Solution, component for plating, insulating sheet, laminate, and printed circuit board
JP4757056B2 (ja) * 2006-02-21 2011-08-24 富士通株式会社 樹脂層の形成方法並びに半導体装置及びその製造方法
JP4391508B2 (ja) * 2006-09-29 2009-12-24 Ｏｋｉセミコンダクタ株式会社 半導体装置、及び半導体装置の製造方法
CN102157407B (zh) * 2007-07-11 2014-01-08 日立化成工业株式会社 电路部件连接用粘接剂的使用方法
WO2009107880A1 (en) * 2008-02-25 2009-09-03 Ls Mtron, Ltd. Flip chip packaging method using double layer type wafer level underfill, flip chip package manufactured using the same, and semiconductor device for the same
KR100963675B1 (ko) * 2008-03-14 2010-06-15 제일모직주식회사 반도체 패키징용 복합기능 테이프 및 이를 이용한 반도체소자의 제조방법
JP5763078B2 (ja) * 2009-09-14 2015-08-12 ナミックス株式会社 高密度相互接続フリップチップのためのアンダーフィル
JP5802400B2 (ja) * 2011-02-14 2015-10-28 日東電工株式会社 封止用樹脂シートおよびそれを用いた半導体装置、並びにその半導体装置の製法
JP5965185B2 (ja) * 2012-03-30 2016-08-03 デクセリアルズ株式会社 回路接続材料、及びこれを用いた半導体装置の製造方法
JP2014203971A (ja) * 2013-04-04 2014-10-27 日東電工株式会社 アンダーフィルフィルム、封止シート、半導体装置の製造方法及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040185601A1 (en) * 2003-03-18 2004-09-23 Frank Stepniak Wafer-applied underfill process
TW200525004A (en) * 2004-01-15 2005-08-01 Sony Chemicals Corp Adhesive films and method for manufacturing adhesive film
CN1993498A (zh) * 2004-08-05 2007-07-04 株式会社钟化 溶液、镀覆用材料、绝缘片、叠层体以及印刷布线板
CN101755022A (zh) * 2007-06-27 2010-06-23 索尼化学&信息部件株式会社 粘合薄膜、连接方法及接合体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019103314A (ja) * 2017-12-05 2019-06-24 アイシン・エィ・ダブリュ株式会社 熱硬化性樹脂組成物シート、ステータ、ステータの製造方法
WO2023284297A1 (zh) * 2021-07-12 2023-01-19 长鑫存储技术有限公司 封装结构及制备方法

Also Published As

Publication number Publication date
KR20150146454A (ko) 2015-12-31
JP2016034022A (ja) 2016-03-10
SG10201504961WA (en) 2016-01-28
TW201611999A (en) 2016-04-01
EP2960929A1 (en) 2015-12-30
TWI571387B (zh) 2017-02-21
US20150371916A1 (en) 2015-12-24

Similar Documents

Publication Publication Date Title
CN105206587A (zh) 预涂底胶
KR100932045B1 (ko) 경화성 수지 조성물, 접착성 에폭시 수지 페이스트, 접착성에폭시 수지 시트, 도전 접속 페이스트, 도전 접속 시트및 전자 부품 접합체
JP4213767B2 (ja) 電子部品用接着剤
KR20170131355A (ko) 필름 형상 접착제용 조성물, 필름 형상 접착제, 필름 형상 접착제의 제조 방법, 필름 형상 접착제를 이용한 반도체 패키지 및 그 제조 방법
KR101856914B1 (ko) 필름상 접착제, 필름상 접착제를 사용한 반도체 패키지 및 그 제조 방법
KR20120130705A (ko) 실페닐렌 구조 및 실록산 구조를 갖는 중합체 및 이의 제조 방법, 접착제 조성물, 접착 시트 및 반도체 장치 보호용 재료, 및 반도체 장치
JP5180507B2 (ja) チップ用保護膜形成用シートおよび保護膜付半導体チップ
US8808865B2 (en) Adhesive composition, and adhesive sheet, semiconductor apparatus-protective material and semiconductor apparatus using the same
KR20130064043A (ko) 반도체 칩 접합용 접착 재료, 반도체 칩 접합용 접착 필름, 반도체 장치의 제조 방법, 및 반도체 장치
JP4339927B2 (ja) 半導体チップの積層方法
CN104212375A (zh) 粘接片、及切割/芯片接合薄膜
KR20150027013A (ko) 사전적용된 언더필
CN106167687A (zh) 粘接片、切割带一体型粘接片、薄膜、半导体装置的制造方法及半导体装置
CN104726032A (zh) 粘接薄膜、切割/芯片接合薄膜、半导体装置的制造方法以及半导体装置
WO2020184490A1 (ja) 接着剤組成物、フィルム状接着剤、接着シート、及び半導体装置の製造方法
CN104212374A (zh) 热固型芯片接合薄膜、带切割片的芯片接合薄膜及半导体装置的制造方法
KR20160045628A (ko) 반도체용 접착제
JP5344802B2 (ja) チップ用保護膜形成用シートおよび保護膜付半導体チップ
JP2009231605A (ja) 接着剤及び接合体の製造方法
JP2005154687A (ja) 接着剤組成物、接着部材、半導体搭載用支持部材及び半導体装置
JP2002173658A (ja) 接着・封止用樹脂組成物
JP5970875B2 (ja) 三次元集積回路用の層間充填材組成物、塗布液及び三次元集積回路の製造方法
JP2009062413A (ja) 接着剤組成物及びダイボンドフィルム
CN100554359C (zh) 粘接剂组合物及其制造方法、使用它的粘接薄膜、半导体装载用基板及半导体装置
TW201517181A (zh) 半導體裝置之製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20151230

WD01 Invention patent application deemed withdrawn after publication