CN103329247A - 用于永久接合晶片的方法 - Google Patents

用于永久接合晶片的方法 Download PDF

Info

Publication number
CN103329247A
CN103329247A CN2011800659649A CN201180065964A CN103329247A CN 103329247 A CN103329247 A CN 103329247A CN 2011800659649 A CN2011800659649 A CN 2011800659649A CN 201180065964 A CN201180065964 A CN 201180065964A CN 103329247 A CN103329247 A CN 103329247A
Authority
CN
China
Prior art keywords
hopper
contact surface
aforementioned
starting material
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800659649A
Other languages
English (en)
Other versions
CN103329247B (zh
Inventor
T.普拉赫
K.欣格尔
M.温普林格
C.弗勒特根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EV Group E Thallner GmbH
Original Assignee
EV Group E Thallner GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EV Group E Thallner GmbH filed Critical EV Group E Thallner GmbH
Priority to CN201810608288.9A priority Critical patent/CN108470679B/zh
Priority to CN201510911760.2A priority patent/CN105374667B/zh
Priority to CN201810604777.7A priority patent/CN108766873B/zh
Priority to CN201810607031.1A priority patent/CN108682623B/zh
Publication of CN103329247A publication Critical patent/CN103329247A/zh
Application granted granted Critical
Publication of CN103329247B publication Critical patent/CN103329247B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01001—Hydrogen [H]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01008—Oxygen [O]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20102—Temperature range 0 C=<T<60 C, 273.15 K =<T< 333.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20103—Temperature range 60 C=<T<100 C, 333.15 K =< T< 373.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20104—Temperature range 100 C=<T<150 C, 373.15 K =< T < 423.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20105—Temperature range 150 C=<T<200 C, 423.15 K =< T < 473.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20106—Temperature range 200 C=<T<250 C, 473.15 K =<T < 523.15K

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Lining Or Joining Of Plastics Or The Like (AREA)

Abstract

本发明揭示一种将第一基板(1)的第一接触表面(3)接合至第二基板(2)的第二接触表面(4)的方法，该方法包含以下步骤，尤其包含以下顺序：-在第一接触表面(3)的表面层(6)中形成贮液槽(5)，-利用第一起始物或第一组起始物至少部分填充该贮液槽(5)，-使第一接触表面(3)与第二接触表面(4)接触以形成预接合连接，-在第一与第二接触表面(3、4)之间形成永久接合，通过使第一起始物与第二基板的反应层(7)中含有的第二起始物反应来至少部分强化该永久接合。

Description

用于永久接合晶片的方法
本发明涉及一种如权利要求1所述的用于将第一基板的第一接触表面接合至第二基板的第二接触表面的方法。
基板的永久或不可逆的接合的目的在于，在基板的两个接触面之间产生尽可能强的以及特别是不可逆的连接，即强接合力。为此在现有技术中存在各种措施和制造方法。
公知的制造方法以及沿用至今的措施常常导致不能再现或再现性差的以及特别是几乎不能应用到改变的条件的结果。特别是目前使用的制造方法常常使用高温，特别是>400℃的高温，以保证可重复的结果。
如高能耗和可能毁坏基板上现有的结构的技术问题是由于迄今对于高接合力所需要的高温部分地远高于300℃导致的。
其它的要求在于：
- 前端线兼容性。
其定义为在制造电有源部件期间的工艺过程兼容性。因此必须这样设计接合过程：使得已经存在于结构晶片上的有源构件诸如晶体管在该过程期间既不受不利影响也不被损坏。兼容性标准主要包括某些化学元素的纯度(主要是在CMOS结构中)、机械可承载性，特别是通过热应力引起的机械可承载性。
- 低污染
- 不施加力。
接合力减小导致结构晶片的更谨慎处理且由此导致由于直接机械负载引起的破坏概率减小。
因此，本发明的目的是设计出一种用于谨慎地生产具有尽可能高接合力的永久接合的方法。
此目的是利用权利要求1的特征而获得。从属权利要求中给出了本发明的有利发展。说明书、权利要求书和/或附图中给出的至少两个特征的全部组合也落入本发明的框架内。在给定数值范围内，指定极限内的数值也将作为边界值公开且将可以以任何组合要求保护。
本发明的基本理念是一种在基板的至少一个上设置用于接纳第一起始物（Edukt）的贮液槽,该第一起始物在该基板之间接触或在所述基板之间产生临时接合之后与存在于另一基板中的第二起始物发生反应且由此在所述基板之间形成不可逆或永久接合。在于该第一接触表面上的一个表面层中形成贮液槽之前或之后，通常尤其是通过冲洗步骤对该基板或该两个基板进行清洗。此清洗通常应可确保该表面上不存在会导致未接合部位的微粒。通过该贮液槽和该贮液槽中含有的起始物形成一种技术可能性以在产生临时或可逆接合之后直接在所述接触表面上以受控方式诱发强化该永久接合和增加接合速度的反应，尤其是通过该反应使所述接触表面中的至少一个变形，优选与该贮液槽相对的接触表面。
就用于在基板之间产生临时或可逆接合的预接合步骤而言，为了在所述基板的接触表面之间产生弱相互作用而存在各种可能性。预接合强度低于永久接合强度至少2至3倍，尤其是5倍，较优选15倍，更优选25倍。将具有大致100 mJ/m2的非活化亲水纯硅和具有大致200至300 mJ/m2的等离子体活化的亲水纯硅的预接合强度作为指导值。分子润湿基板之间的预接合主要是由于不同晶片侧的分子之间的范德华力相互作用。因此具有永久偶极矩的分子适用于实现晶片之间的预接合。举例而非限制性地将以下化合物作为互联剂（Verbindungsmittel）
- 水
- 硫醇类
- AP3000
- 硅烷类和/或
- 硅烷醇。
根据本发明的适合的基板为其材料能作为起始物而与另一供应的起始物反应以形成具有更高摩尔体积的产物并由此在该基板上形成成长层的那些基板。以下组合尤其有利，其中箭头左边为起始物，箭头右边则为所述产物，其中没有详细指明与起始物反应的供应的起始物或副产物：
- Si→SiO2、Si3N4、SiNxOy
- Ge→GeO2、Ge3N4
- α-Sn→SnO2
- B→B2O3、BN
- Se→SeO2
- Te→TeO2、TeO3
- Mg→MgO、Mg3N2
- Al→Al2O3、AlN
- Ti→TiO2、TiN
- V→V2O5
- Mn→MnO、MnO2、Mn2O3、Mn2O7、Mn3O4
- Fe→FeO、Fe2O3、Fe3O4
- Co→CoO、Co3O4
- Ni→NiO、Ni2O3
- Cu→CuO、Cu2O、Cu3N
- Zn→ZnO
- Cr→CrN、Cr23C6、Cr3C、Cr7C3、Cr3C2
- Mo→Mo3C2
- Ti→TiC
- Nb→Nb4C3
- Ta→Ta4C3
- Zr→ZrC
- Hf→HfC
- V→V4C3、VC
- W→W2C、WC
- Fe→Fe3C、Fe7C3、Fe2C。
也可想到将以下混合形式的半导体作为基板：
- III-V：GaP、GaAs、InP、InSb、InAs、GaSb、GaN、AlN、InN、AlxGaI-xAs、InxGaI-xN
- IV-IV：SiC、SiGe
- III-IV：InAlP
- 非线性光学器件：LiNbO3、LiTaO3、KDP (KH2PO4)
- 太阳能电池：CdS、CdSe、CdTe、CuInSe2、CuInGaSe2、CuInS2、CuInGaS2
- 导电氧化物：In2-xSnxO3-y。
根据本发明，在晶片的至少一个上和更确切地直接在各自接触表面上存在一贮液槽，用于体积膨胀反应的一定量的至少一种供应的起始物可储存于其中。因此，起始物可为(例如)O2、O3、H2O、N2、NH3、H2O2等等。由于膨胀，尤其由氧化物成长引起的膨胀，基于反应参与物减小系统能量的趋势，使接触表面之间可能的间隙、孔和空腔最小化并通过使这些区域中的基板之间的距离变窄而相应地增加接合力。在最可能的情况下，现有间隙、孔和空腔完全闭合使得整个接合表面增加并由此根据本发明相应地增加接合力。
接触表面通常显示具有0.2nm的二次粗糙度(Rq)的粗糙度。此对应于1nm范围内的表面峰至峰(peak-to-peak)值。这些经验值利用原子力显微镜(AFM)测定。
如本发明所述的反应适合于针对具有200至300mm的直径的圆形晶片的常规晶片表面利用1单分子层(ML)的水以允许成长层成长0.1至0.3nm。
因此，根据本发明，特别提供了将至少2 ML、优选至少5 ML、甚至更优选至少10 ML的流体，尤其是水储存于贮液槽中。
通过暴露于等离子体中形成贮液槽是尤其优选的，这是由于等离子体暴露另外引起接触表面平滑以及作为协同效应的亲水化。通过等离子体活化而使该表面平滑主要由该表面层的材料的粘性流实施。亲水性的增强尤其根据以下反应尤其通过硅羟基化合物的增加，优选通过裂化存在于该表面上的Si-O化合物诸如Si-O-Si而发生：
Si-O-Si+H2O↔2SiOH。
另一副作用(尤其由于上述效应)在于预接合强度尤其增强2至3倍。
该第一基板的第一接触表面上的表面层中的贮液槽例如通过等离子体活化已涂覆有热氧化物的第一基板而形成。所述离子体活化在真空室中进行以便能够调整所述离子体所需的条件。根据本发明，对于等离子体释放使用离子能量介于0至2000 eV的范围内的N2气、O2气或氩气，由此产生贮液槽，其中该处理的表面(在此情况中，该第一接触表面)的深度最多为20nm、优选最多15nm、更优选最多10nm、最优选最多5nm。根据本发明，可使用适合产生该贮液槽的各微粒类型(原子和/或分子)。较优选地，使用产生具有所需性质的贮液槽的那些原子和/或分子。相关性质主要为孔尺寸、孔分布和孔密度。或者，根据本发明，可使用气体混合物，诸如(例如)空气或由95% Ar和5% H2组成的形成气体。根据所使用的气体，在等离子体处理期间在该贮液槽中尤其存在以下离子：N+、N2+、O+、O2+、Ar+。该第一起始物可容纳于未占据的自由空间中。
该贮液槽是基于以下考虑而形成：孔尺寸小于10nm，优选小于5nm、更优选小于1nm、甚至更优选小于0.5nm、最优选小于0.2nm。
孔密度较优选与通过撞击作用产生孔的微粒的密度直接成正比，最优选甚至可随撞击物的分压而变化，并尤其取决于所使用的等离子体系统的处理时间和参数。
较优选地，通过变化重迭于优选的平顶状区域(见图7)中的若干此等区域的参数，孔分布在该表面下方具有至少一个最大的孔集中区域。该孔分布随厚度增加而减小趋于零。在撞击期间，该表面附近的区域具有几乎等于该表面附近的孔密度的孔密度。在等离子体处理结束之后，该表面上的孔密度可由于应力松弛机理而减小。沿厚度方向的孔分布相对于该表面具有陡峭侧面和相对于整体具有相当平坦但持续下降的侧面(见图7)。
针对孔尺寸、孔分布和孔密度，类似的考虑适用于非利用等离子体产生的全部方法。
该贮液槽可通过针对性地使用和结合工艺参数而设计。图7显示通过等离子体注入氮原子的浓度与渗透进氧化硅层的深度呈函数关系的示图。通过变化物理参数可产生两个曲线。第一曲线11是通过更高加速的原子更深进入氧化硅中而产生，相反地，曲线12是更改工艺参数以较低密度而产生。两个曲线的迭加产生呈现贮液槽的特性的总曲线13。注入原子和/或分子类的浓度之间的关系显而易见。较高浓度指示具有较高缺陷结构的区域，由此存在容纳随后的起始物的更多空间。在等离子体活化期间以针对性方式控制的工艺参数的持续改变使之能获得引入的离子在深度上具有尽可能均匀的分布的贮液槽。
作为贮液槽，替代由等离子体产生的贮液槽，可想到在基板中的至少一个(至少第一基板)上使用TEOS(原硅酸四乙酯)氧化物层。此氧化物通常密度小于热氧化物，为此根据本发明压缩是有利的。压缩通过热处理而发生以设定该贮液槽的确定的孔隙率。
根据本发明的一个实施方案，通过将该贮液槽以涂层形式涂敷至该第一基板上填充该贮液槽与形成该贮液槽同时发生尤其有利，其中该涂层已包含该第一起始物。
可想到贮液槽为具有的孔隙率处于纳米范围内的多孔层或者作为具有通道密度小于10nm、更优选小于5nm、甚至更优选小于2nm、最优选小于1nm、最优选小于0.5nm的含有通道的层。
对于利用第一起始物或第一起始物组填充该贮液槽的步骤，根据本发明，可想到以下实施方案以及它们的组合：
- 将该贮液槽暴露于环境气氛中，
- 尤其用去离子水冲洗，
- 用含有起始物或由起始物组成的流体冲洗，尤其是H2O、H2O2、NH4OH，
- 将该贮液槽暴露于任何气体气氛中，尤其是原子气体、分子气体、气体混合物，
- 将该贮液槽暴露于含有水蒸气或过氧化氢蒸气的气氛中，和
- 沉积已填充起始物的贮液槽作为该第一基板的表面层。
以下化合物可为起始物：O2、O3、N2、NH3、H2O、H2O2和/或NH4OH。
使用以上列举的过氧化氢蒸气是被视为除使用水之外的较优选方案。过氧化氢进一步拥有的优点是其氧对氢的比例较高。此外，过氧化氢在高于特定温度下和/或经由使用处于MHz范围内的高频场会解离成氢气和氧气。
根据本发明的一个有利实施方案，成长层的形成和不可逆接合的强化通过将该第一起始物扩散至该反应层中而发生。
根据本发明的另一有利实施方案，不可逆接合的形成于通常小于300℃、有利地小于200℃、更优选小于150℃、甚至更优选小于100℃、最优选在室温的温度下尤其在最多12天、更优选最多1天、甚至更优选最多1小时、最优选最多15分钟期间发生。
此处，若该不可逆接合具有大于1.5 J/m2、尤其大于2 J/m2、较优选大于2.5 J/m2的接合强度，则其尤其有利。
接合强度可以尤其有利地增强，这是通过在反应期间，根据本发明在该反应层中形成具有的摩尔体积大于第二起始物的摩尔体积的产物。以此方式实现该第二基板上的成长，由此可以通过根据本发明的化学反应闭合所述接触表面之间的间隙。由此，减小所述接触表面之间的距离即平均距离和使无效空间最小化。
只要贮液槽的形成通过等离子体活化而发生，尤其利用介于10与600 kHz之间的活化频率和/或介于0.075与0.2 watt/cm2之间的功率密度和/或利用介于0.1与0.6毫巴之间的压力进行压力加载，可实现附加效应诸如该接触表面的平滑化以及该接触表面的亲水性显著增强。
或者，根据本发明，贮液槽的形成可通过使用尤其以受控方式压缩至某一孔隙率的四乙氧基硅烷氧化物层作为表面层发生。
根据本发明的另一有利实施方案，提供了表面层主要由、尤其基本完全由尤其是无定形的通过热氧化作用产生的二氧化硅组成，且反应层由可氧化材料、尤其主要由、优选基本完全由Si、Ge、InP、GaP或GaN组成。尤其有效地闭合现有间隙的尤其稳定的反应是通过氧化作用实现。
此处，若第二接触表面与反应层之间设置尤其是主要由天然二氧化硅形成的成长层，则根据本发明其尤其有利。成长层经受根据本发明的反应导致的成长。通过无定形SiO2的新形成和由此导致的该成长层的变形尤其是隆起，尤其是在对该反应层的界面上和尤其在第一和第二接触表面之间的间隙区域中，该成长由Si-SiO2转变(7)开始发生。这样导致两个接触表面之间的距离减小或无效空间减小，由此两个基板之间的接合强度增加。介于200℃与400℃之间、优选大致介于200℃与150℃之间、更优选介于150℃与100℃之间的温度、最优选介于100℃与室温之间的温度尤其有利。
此处，若成长层在形成不可逆接合之前具有介于0.1nm与5nm之间的平均厚度A，则其尤其有利。成长层越薄，则第一与第二起始物之间通过该成长层发生的反应越快且越容易，尤其是第一起始物通过该成长层扩散至反应层的反应。
根据本发明的一个实施方案，有利地提供了在真空中进行贮液槽的形成。由此，可以避免贮液槽被不需要的材料或化合物污染。
在本发明的另一实施方案中，有利地提供了贮液槽的填充通过下面列举的步骤中的一个或多个进行：
- 将第一接触表面暴露于大气中以利用大气湿度和/或空气中含有的氧填充该贮液槽，
- 将第一接触表面暴露于尤其主要由、优选几乎完全由尤其是去离子的H2O和/或H2O2组成的流体，
- 将第一接触表面暴露于尤其具有介于0至200 eV范围内的离子能量的N2气和/或O2气和/或Ar气和/或尤其由95% Ar和5% H2组成的形成气体，
- 蒸汽沉积以利用任何已指明的起始物填充该贮液槽。
若贮液槽优选以介于0.1nm与25nm之间、更优选介于0.1nm与15nm之间、甚至更优选介于0.1nm与10nm之间、最优选介于0.1nm与5nm之间的厚度R形成，则对处理进程尤其有效。此外，根据本发明的实施方案，若就在形成该不可逆接合之前该贮液槽与该反应层之间的平均距离B介于0.1nm与15nm之间、尤其是介于0.5nm与5nm之间，较优选是介于0.5nm与3nm之间较有利。
一种用于执行该方法的装置根据本发明形成，其具有用于形成该贮液槽的腔室和用于填充该贮液槽的尤其单独设置的腔室和用于形成预接合的尤其单独设置的腔室，所有腔室都经由真空系统彼此直接连接。
在另一实施方案中，贮液槽的填充也可以直接经由大气，即在可开向大气的腔室中或简单地在不具有夹套但可半自动和/或完全自动地处理晶片的结构上进行。
从以下优选的例示性实施方案的描述和利用附图，本发明的其它优点、特征和细节将变得显而易见。
附图说明
图1显示紧接在使第一基板与第二基板接触之后的如本发明方法的第一步骤，
图2a和图2b显示用于形成更高接合强度的如本发明方法的其它步骤，
图3显示在根据图1、图2a和图2b的步骤之后如本发明的方法的另外步骤，其中基板接触表面互相接触，
图4显示用于在基板之间形成不可逆/永久接合的如本发明的步骤，
图5显示在根据图3和图4的步骤期间在两个接触表面上进行的化学/物理过程的放大图，
图6显示在根据图3和图4的步骤期间在两个接触表面之间的界面上进行的化学/物理过程的另一放大图，和
图7显示根据本发明生产贮液槽的简图。
图中相同的或具有相同作用的特征用相同的参考数字标示。
在图1中所示的情形中仅显示在第一基板1的第一接触表面3与第二基板2的第二接触表面4之间的预接合步骤期间或紧接其后进行处理化学反应的区段。所述表面具有极性OH基终端因此是亲水的。第一基板1和第二基板2由存在于该表面上的OH基与H2O分子之间和只有H2O分子之间的水桥的吸引力固定。至少该第一接触表面3的亲水性在先前步骤中通过该第一接触表面3的等离子体处理增加。
由热二氧化硅组成的表面层6中贮液槽5已根据本发明由等离子体处理形成。利用离子能量介于0与2000 eV范围内的O2离子进行等离子体处理所产生的贮液槽5的平均厚度R大致为15nm，所述离子于该表面层6中形成通道或孔。
同样地，在图1中所示的步骤之前及等离子体处理之后使用H2O作为第一起始物填充该贮液槽5。等离子体处理中存在的离子的还原种类也可位于该贮液槽中，尤其是O2、N2、H2、Ar。
因此，接触表面3、4仍具有相对宽的间距，尤其取决于该接触表面3、4之间存在的水。因此，现有的接合强度相对较小且大致介于100 mJ/cm2与300 mJ/cm2之间，尤其是大于200 mJ/cm2。在这一方面，先前的等离子体活化起决定性作用，尤其是由于经等离子体活化的第一接触表面3的亲水性增加以及由所述离子体活化导致的平滑效应。
图1中所示且被称为预接合的方法优选可于环境温度或最大50℃下进行。图2a及图2b显示亲水接合，其中Si-O-Si桥是由-OH封端面裂解出水而形成。图2a及图2b中的方法在室温下持续大致300小时，在50℃下大致60小时。图2b中的状态未发生于指示温度下且不产生该贮液槽。
在接触表面3、4之间形成H2O分子且至少部分地提供H2O分子以进一步填充该贮液槽5，只要还存在自由空间。另外的H2O分子被移除。在根据图1的步骤中，大致存在3个至5个单个OH基或H2O层且从根据图1的步骤至根据图2a的步骤移除1个至3个单层H2O或将其容纳于该贮液槽5中。
在图2a中所示的步骤中，氢桥键现在直接形成于硅氧烷基团之间，由此产生更大的接合力。这样使接触表面3、4彼此更强地吸引并且减小了所述接触表面3、4之间的距离。由此，所述接触表面1、2之间仅存在1个至2个单个的OH基层。
在图2b中所示的步骤中，依次根据下文已插入的反应分离H2O分子，在所述接触表面3、4之间形成呈硅烷醇基团形式的共价键，其导致更强的接合力且要求更小的空间，使得所述接触表面3、4之间的距离进一步减小，直到基于所述接触表面3、4彼此直接相遇而最后达到图3中所示的最小距离：
Si-OH+HO-Si↔Si-O-Si+H2O。
直至阶段3，尤其是由于该贮液槽5的形成，无需过度地增加温度，相反地即使在室温下也可容许其进行。以此方式，可相当谨慎地进行如图1至图3的处理步骤。
在图4中所示的方法步骤中，温度优选增加至最大500℃、更优选最大300℃、甚至更优选最大200℃、最优选最大100℃，最优选不高于室温，以便在第一和第二接触表面之间形成不可逆或永久接合。这些相比于现有技术相对较低的温度是唯一可能的，因为该贮液槽5包含用于图5和图6中所示的反应的第一起始物：
Si+2H2O→SiO2+2H2。
在前述略微增加的温度下，H2O分子作为第一起始物从贮液槽5扩散至反应层7。此扩散可经由作为氧化层形成的表面层6与成长层8直接接触或者经由所述氧化层之间存在的间隙9而发生。因此，二氧化硅即具有大于纯硅的摩尔体积的化合物，作为上述反应的反应产物10由该反应层7形成。该二氧化硅在反应层7与成长层8的界面上成长且由此使形成为天然氧化物的成长层8的层沿间隙9的方向变形。此处，也需要来自贮液槽的H2O分子。
由于存在处于纳米范围内的间隙，所以存在天然氧化物层8隆起的可能性，因此可减小所述接触表面3、4上的应力。以此方式所述接触表面3、4之间的距离减小，由此进一步增加了有效接触表面并由此进一步增加了结合强度。以此方式形成、闭合所有孔和于整个晶片上形成的焊接连接相比于现有技术中部分未焊接的产品可根本上促进接合力的增强。彼此焊接的两个无定形氧化硅表面之间的接合类型为共价和离子部分的混合形式。
第一起始物(H2O)与第二起始物(Si)的前述反应尤其快速或在尽可能低的温度下于该反应层中发生，只要该第一接触表面3与该反应层7之间的平均距离B尽可能小。
因此，第一基板1的预处理和第二基板2(由硅反应层7与尽可能薄的作为成长层8的天然氧化层组成)的选择是决定性的。根据本发明所提供的天然氧化物层尽可能薄出于两个原因。该成长层8非常薄使得其由于朝向相对基板1的表面层6(该表面层作为氧化物层形成)于该反应层7上最新形成的反应产物10可隆起，并主要在纳米间隙9的区域。此外，期望扩散路径尽可能短以尽可能快且在尽可能低的温度下获得所需效应。同样地，第一基板1由硅层和形成于其上作为表面层6(贮液槽5至少部分或完全形成于其中)的氧化物层组成。
根据本发明在贮液槽5中相应地至少填充需要闭合纳米间隙9的量的第一起始物，使得该成长层8可发生最优选成长以在尽可能短的时间内或在尽可能低的温度下闭合该纳米间隙9。
附图标记列表
1 第一基板
2 第二基板
3 第一接触表面
4 第二接触表面
5 贮液槽
6 表面层
7 反应层
8 成长层
9 纳米间隙
10 反应产物
11 第一曲线
12 第二曲线
13 总曲线
A 平均厚度
B 平均距离
R 平均厚度

Claims (15)

1.将第一基板(1)的第一接触表面(3)接合至第二基板(2)的第二接触表面(4)的方法，该方法具有以下步骤，尤其具有以下顺序：
- 在第一接触表面(3)的表面层(6)中形成贮液槽(5)，
- 用第一起始物或第一组起始物至少部分填充该贮液槽(5)，
- 使第一接触表面(3)与第二接触表面(4)接触以形成预接合连接，
- 在所述第一和第二接触表面(3、4)之间形成永久接合，通过使第一起始物与第二基板(2)的反应层(7)中含有的第二起始物反应来至少部分强化该永久接合。
2.如权利要求1的方法，其中该永久接合的形成和/或强化通过将第一起始物扩散至反应层(7)中进行。
3.如前述权利要求中任一项的方法，其中该永久接合的形成发生在介于室温与200℃之间的温度下，尤其在最多12天、优选最多1天、更优选最多一小时和最优选最多15分钟的期间。
4.如前述权利要求中任一项的方法，其中该不可逆接合具有大于1.5 J/m2、尤其大于2 J/m2，优选大于2.5 J/m2的接合强度。
5.如前述权利要求中任一项的方法，其中在该反应期间，形成具有的摩尔体积大于在反应层(7)中的第二起始物的摩尔体积的反应产物(10)。
6.如前述权利要求中任一项的方法，其中该贮液槽(5)是由等离子体活化作用而形成。
7.如前述权利要求中任一项的方法，其中通过将特别是压缩的四乙氧基硅烷氧化物层用作表面层(6)而形成贮液槽(5)。
8.如前述权利要求中任一项的方法，其中表面层(6)主要由、尤其基本上完全由尤其是无定形的材料、尤其是通过热氧化作用产生的二氧化硅组成，且反应层(7)由可氧化材料、尤其是主要由、优选基本上完全由Si、Ge、InP、GaP或GaN组成。
9.如前述权利要求中任一项的方法，其中第二接触表面(4)与反应层(7)之间存在成长层(8)，尤其是主要由天然二氧化硅形成的成长层。
10.如权利要求9的方法，其中在形成永久接合之前，成长层(8)具有介于1埃与10nm之间的平均厚度A。
11.如前述权利要求中任一项的方法，其中贮液槽是在真空下形成。
12.如前述权利要求中任一项的方法，其中该贮液槽是通过下面列举的步骤中的一个或多个填充：
- 将第一接触表面(3)暴露于大气中，尤其具有高氧和/或水含量的大气中，
- 将第一接触表面(3)暴露于尤其是主要由、优选几乎完全由尤其去离子的H2O和/或H2O2组成的流体，
- 将该第一接触表面(3)暴露于尤其具有介于0至200 eV范围内的离子能量的N2气和/或O2气和/或Ar气和/或尤其由95% Ar和5% H2组成的形成气体。
13.如前述权利要求中任一项的方法，其中该贮液槽(5)是以介于0.1nm与25nm之间、尤其是介于0.1nm与20nm之间的平均厚度(R)形成。
14.如前述权利要求中任一项的方法，其中就在形成永久接合之前贮液槽(5)与反应层(7)之间的平均距离(B)介于0.1nm与15nm之间、尤其是介于0.5nm与5nm之间，较优选是介于0.5nm与3nm之间。
15.如前述权利要求中任一项的方法，其中该不可逆接合具有为预接合强度2倍、优选4倍、更优选10倍、最优选25倍的接合强度。
CN201180065964.9A 2011-01-25 2011-01-25 用于永久接合晶片的方法 Active CN103329247B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201810608288.9A CN108470679B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法
CN201510911760.2A CN105374667B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法
CN201810604777.7A CN108766873B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法
CN201810607031.1A CN108682623B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2011/000299 WO2012100786A1 (de) 2011-01-25 2011-01-25 Verfahren zum permanenten bonden von wafern

Related Child Applications (4)

Application Number Title Priority Date Filing Date
CN201810607031.1A Division CN108682623B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法
CN201510911760.2A Division CN105374667B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法
CN201810608288.9A Division CN108470679B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法
CN201810604777.7A Division CN108766873B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法

Publications (2)

Publication Number Publication Date
CN103329247A true CN103329247A (zh) 2013-09-25
CN103329247B CN103329247B (zh) 2018-07-31

Family

ID=44510564

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201810607031.1A Active CN108682623B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法
CN201180065964.9A Active CN103329247B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法
CN201810604777.7A Active CN108766873B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810607031.1A Active CN108682623B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201810604777.7A Active CN108766873B (zh) 2011-01-25 2011-01-25 用于永久接合晶片的方法

Country Status (8)

Country Link
US (3) US9252042B2 (zh)
EP (4) EP3447789B1 (zh)
JP (1) JP5955866B2 (zh)
KR (6) KR102430673B1 (zh)
CN (3) CN108682623B (zh)
SG (1) SG192102A1 (zh)
TW (5) TWI697939B (zh)
WO (1) WO2012100786A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102430673B1 (ko) 2011-01-25 2022-08-08 에베 그룹 에. 탈너 게엠베하 웨이퍼들의 영구적 결합을 위한 방법
US10825793B2 (en) 2011-04-08 2020-11-03 Ev Group E. Thallner Gmbh Method for permanently bonding wafers
KR101927559B1 (ko) * 2011-08-30 2018-12-10 에베 그룹 에. 탈너 게엠베하 고체 상태 확산 또는 상 변환에 의해 연결 층에 의한 웨이퍼의 영구 접착을 위한 방법
FR3001225B1 (fr) 2013-01-22 2016-01-22 Commissariat Energie Atomique Procede de fabrication d’une structure par collage direct
US9640510B2 (en) * 2013-07-05 2017-05-02 Ev Group E. Thallner Gmbh Method for bonding metallic contact areas with solution of a sacrificial layer applied on one of the contact areas
US9899223B2 (en) 2013-09-25 2018-02-20 Ev Group E. Thallner Gmbh Apparatus and method for bonding substrates including changing a stoichiometry of oxide layers formed on the substrates
DE102014112430A1 (de) 2014-08-29 2016-03-03 Ev Group E. Thallner Gmbh Verfahren zur Herstellung eines leitenden Mehrfachsubstratstapels
JP2016171307A (ja) * 2015-03-10 2016-09-23 株式会社デンソー 基板接合方法
JP6106239B2 (ja) * 2015-09-30 2017-03-29 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェハを恒久的にボンディングするための方法
US10084090B2 (en) * 2015-11-09 2018-09-25 International Business Machines Corporation Method and structure of stacked FinFET
FR3045939B1 (fr) * 2015-12-22 2018-03-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct entre deux structures
US10373830B2 (en) * 2016-03-08 2019-08-06 Ostendo Technologies, Inc. Apparatus and methods to remove unbonded areas within bonded substrates using localized electromagnetic wave annealing
CN110214369A (zh) 2017-03-02 2019-09-06 Ev 集团 E·索尔纳有限责任公司 用于键合芯片的方法和装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001061743A1 (en) * 2000-02-16 2001-08-23 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US20020048900A1 (en) * 1999-11-23 2002-04-25 Nova Crystals, Inc. Method for joining wafers at a low temperature and low stress
US20030089950A1 (en) * 2001-11-15 2003-05-15 Kuech Thomas F. Bonding of silicon and silicon-germanium to insulating substrates
US20060240642A1 (en) * 2005-04-22 2006-10-26 Sebastien Kerdiles Method of bonding two wafers of semiconductor materials
US20080006369A1 (en) * 2006-07-10 2008-01-10 Samsung Electronics Co., Ltd. Substrate bonding method
JP2008513975A (ja) * 2004-08-13 2008-05-01 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 低温プラズマ接合のためのシステムおよび方法

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US545154A (en) * 1895-08-27 colbuen
JPS62211390A (ja) * 1986-03-12 1987-09-17 Hitachi Ltd セラミツク被覆耐熱部材およびその製造方法
DE3942964A1 (de) 1989-12-23 1991-06-27 Leybold Ag Einrichtung fuer die erzeugung eines plasmas
US5451547A (en) 1991-08-26 1995-09-19 Nippondenso Co., Ltd. Method of manufacturing semiconductor substrate
JP3191371B2 (ja) 1991-12-11 2001-07-23 ソニー株式会社 半導体ウェハの張り合せ方法
US5427638A (en) 1992-06-04 1995-06-27 Alliedsignal Inc. Low temperature reaction bonding
JP3192000B2 (ja) 1992-08-25 2001-07-23 キヤノン株式会社 半導体基板及びその作製方法
WO1999010927A1 (en) * 1997-08-29 1999-03-04 Farrens Sharon N In situ plasma wafer bonding method
KR100311234B1 (ko) 1999-01-18 2001-11-02 학교법인 인하학원 고품위 유도결합 플라즈마 리액터
JP2004515053A (ja) 2000-06-26 2004-05-20 アプライド　マテリアルズ　インコーポレイテッド ウェーハ洗浄方法及び装置
US6563133B1 (en) * 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
JP4759821B2 (ja) * 2001-03-08 2011-08-31 ソニー株式会社 半導体装置の製造方法
US6780759B2 (en) 2001-05-09 2004-08-24 Silicon Genesis Corporation Method for multi-frequency bonding
US6814833B2 (en) 2001-10-26 2004-11-09 Corning Incorporated Direct bonding of articles containing silicon
JPWO2003046993A1 (ja) * 2001-11-29 2005-04-14 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
FR2851846A1 (fr) 2003-02-28 2004-09-03 Canon Kk Systeme de liaison et procede de fabrication d'un substrat semi-conducteur
US7109092B2 (en) * 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
JP3980539B2 (ja) * 2003-08-29 2007-09-26 唯知 須賀 基板接合方法、照射方法、および基板接合装置
JP4118774B2 (ja) * 2003-09-18 2008-07-16 株式会社東芝 薄膜積層体及びその製造方法
US7740737B2 (en) 2004-06-21 2010-06-22 Tokyo Electron Limited Plasma processing apparatus and method
EP1621565A1 (en) 2004-07-28 2006-02-01 Cytec Surface Specialties Austria GmbH Epoxy resins with improved elasticity
US7148122B2 (en) 2004-08-24 2006-12-12 Intel Corporation Bonding of substrates
JP2006080314A (ja) 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
WO2006032946A1 (en) * 2004-09-21 2006-03-30 S.O.I.Tec Silicon On Insulator Technologies Transfer method with a treatment of a surface to be bonded
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
US7772088B2 (en) 2005-02-28 2010-08-10 Silicon Genesis Corporation Method for manufacturing devices on a multi-layered substrate utilizing a stiffening backing substrate
JP5166690B2 (ja) 2005-06-02 2013-03-21 三菱重工業株式会社 固体高分子電解質形燃料電池
FR2888663B1 (fr) 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
TWI261316B (en) * 2005-12-28 2006-09-01 Ind Tech Res Inst Wafer bonding method
US7923353B2 (en) * 2006-03-27 2011-04-12 Okmetic Oyj Gettering method and a wafer using the same
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP2008005230A (ja) * 2006-06-22 2008-01-10 Sony Corp 映像信号処理回路、映像表示装置、及び映像信号処理方法
US7745309B2 (en) 2006-08-09 2010-06-29 Applied Materials, Inc. Methods for surface activation by plasma immersion ion implantation process utilized in silicon-on-insulator structure
EP1928020B1 (en) * 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
WO2008114099A1 (en) 2007-03-19 2008-09-25 S.O.I.Tec Silicon On Insulator Technologies Patterned thin soi
EP2135295A4 (en) * 2007-04-06 2014-05-21 Semiconductor Energy Lab Photovoltaic module and method for its production
JP5183969B2 (ja) 2007-05-29 2013-04-17 信越半導体株式会社 Ｓｏｉウェーハのシリコン酸化膜形成方法
US20090061593A1 (en) * 2007-08-28 2009-03-05 Kishor Purushottam Gadkaree Semiconductor Wafer Re-Use in an Exfoliation Process Using Heat Treatment
JP5499428B2 (ja) 2007-09-07 2014-05-21 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
US8101501B2 (en) 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
EP2075830A3 (en) * 2007-10-11 2011-01-19 Sumco Corporation Method for producing bonded wafer
FR2923079B1 (fr) 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
JP5465830B2 (ja) * 2007-11-27 2014-04-09 信越化学工業株式会社 貼り合わせ基板の製造方法
US20090139963A1 (en) 2007-11-30 2009-06-04 Theodoros Panagopoulos Multiple frequency pulsing of multiple coil source to control plasma ion density radial distribution
WO2009099252A1 (ja) * 2008-02-08 2009-08-13 Tokyo Electron Limited 絶縁膜のプラズマ改質処理方法
CN101261932A (zh) 2008-04-18 2008-09-10 华中科技大学 一种低温圆片键合方法
JP5552276B2 (ja) 2008-08-01 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
GB0919830D0 (en) 2009-11-12 2009-12-30 Isis Innovation Preparation of silicon for fast generation of hydrogen through reaction with water
KR102430673B1 (ko) 2011-01-25 2022-08-08 에베 그룹 에. 탈너 게엠베하 웨이퍼들의 영구적 결합을 위한 방법
SG193903A1 (en) 2011-04-08 2013-11-29 Ev Group E Thallner Gmbh Method for permanent bonding of wafers
US10825793B2 (en) 2011-04-08 2020-11-03 Ev Group E. Thallner Gmbh Method for permanently bonding wafers
SG193407A1 (en) 2011-04-08 2013-10-30 Ev Group E Thallner Gmbh Method for permanent bonding of wafers
EP2511694A1 (fr) 2011-04-15 2012-10-17 Aisapack Holding SA Dispositif et methode pour la detection et/ou la determination de la position d'une couche barriere comprise dans la paroi d'un emballage en forme de tube
FR2980916B1 (fr) 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US8748885B2 (en) 2012-02-10 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Soft material wafer bonding and method of bonding
EP3035370A1 (de) 2012-07-24 2016-06-22 EV Group E. Thallner GmbH Vorrichtung zum permanenten bonden von wafern

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020048900A1 (en) * 1999-11-23 2002-04-25 Nova Crystals, Inc. Method for joining wafers at a low temperature and low stress
WO2001061743A1 (en) * 2000-02-16 2001-08-23 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US20030089950A1 (en) * 2001-11-15 2003-05-15 Kuech Thomas F. Bonding of silicon and silicon-germanium to insulating substrates
JP2008513975A (ja) * 2004-08-13 2008-05-01 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 低温プラズマ接合のためのシステムおよび方法
US20060240642A1 (en) * 2005-04-22 2006-10-26 Sebastien Kerdiles Method of bonding two wafers of semiconductor materials
US20080006369A1 (en) * 2006-07-10 2008-01-10 Samsung Electronics Co., Ltd. Substrate bonding method

Also Published As

Publication number Publication date
US20160111394A1 (en) 2016-04-21
JP2014510391A (ja) 2014-04-24
CN108682623A (zh) 2018-10-19
EP2668661B1 (de) 2016-01-20
TW201612949A (en) 2016-04-01
EP3024014B9 (de) 2019-04-24
EP3442006A3 (de) 2019-02-20
CN108766873A (zh) 2018-11-06
KR20220011224A (ko) 2022-01-27
TWI660399B (zh) 2019-05-21
TW201250772A (en) 2012-12-16
US20190006313A1 (en) 2019-01-03
KR101810310B1 (ko) 2017-12-18
TWI699820B (zh) 2020-07-21
KR20210029286A (ko) 2021-03-15
CN108682623B (zh) 2022-09-27
KR102095095B1 (ko) 2020-03-31
CN108766873B (zh) 2023-04-07
KR101705937B1 (ko) 2017-02-10
TW201832270A (zh) 2018-09-01
KR20200034827A (ko) 2020-03-31
KR102430673B1 (ko) 2022-08-08
EP3447789B1 (de) 2021-04-14
EP2668661A1 (de) 2013-12-04
KR20140039138A (ko) 2014-04-01
KR20170140428A (ko) 2017-12-20
TWI697939B (zh) 2020-07-01
EP3024014A1 (de) 2016-05-25
KR102225764B1 (ko) 2021-03-10
KR102353489B1 (ko) 2022-01-19
TW201933428A (zh) 2019-08-16
CN103329247B (zh) 2018-07-31
US10083933B2 (en) 2018-09-25
US20130299080A1 (en) 2013-11-14
JP5955866B2 (ja) 2016-07-20
EP3442006A2 (de) 2019-02-13
TW201931433A (zh) 2019-08-01
KR20150142075A (ko) 2015-12-21
TWI681438B (zh) 2020-01-01
SG192102A1 (en) 2013-08-30
TWI594292B (zh) 2017-08-01
US9252042B2 (en) 2016-02-02
EP3024014B1 (de) 2018-11-28
EP3447789A1 (de) 2019-02-27
WO2012100786A1 (de) 2012-08-02

Similar Documents

Publication Publication Date Title
CN103329247A (zh) 用于永久接合晶片的方法
US8975158B2 (en) Method for permanently bonding wafers
US20170229423A1 (en) Method for permanently bonding wafers
JP2014510418A5 (zh)
JP2014516470A5 (zh)
US9159717B2 (en) Method for permanently bonding wafers
CN105374667B (zh) 用于永久接合晶片的方法
CN108470679A (zh) 用于永久接合晶片的方法
JP2016027666A (ja) ウェハを恒久的にボンディングするための方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant