JP2008005230A - 映像信号処理回路、映像表示装置、及び映像信号処理方法 - Google Patents

Abstract

【課題】例えば４画面など、所定数のマルチ画面に対応して複数の画素数変換用のフィルタが集積回路に搭載されている場合、最大画面入力時よりも少ない画面入力時において、全画面に少ない画面を表示した場合の画像特性を上げることを目的とする。
【解決手段】例えば４画面などマルチ画面に対応して複数の画素数変換用のＦＩＲフィルタが半導体集積回路に搭載されている場合、入力数に応じて各入力データへ割り当てるフィルタ数を決定してこれらのフィルタを有効活用することによって、１画面入力時、２画面入力時など、最大画面入力時よりも少ない数の画面入力時に画素数変換のフィルタ特性を高特性にする。そして、大画面（全画面）に１画面又は２画面を表示する場合の画像特性を上げる。
【選択図】図５

Description

本発明は、例えばフラット・パネル・ディスプレイ（ＦＰＤ; Flat Panel Display）等に多画面を表示するための画素数変換処理を行う映像信号処理回路、多画面表示する映像表示装置、及び映像信号処理方法に関する。

従来、フラット・パネル・ディスプレイに多画面表示するための画素数変換機能とＩＰ（Interlace−progressive）変換機能を有する１チップ半導体集積回路（ＬＳＩ；Large Scale Integration）では、水平画素及び垂直画素に対する各々２個の画素数変換器（スケーラー;Scaler）と、２又は１個のＩＰ変換器で画素数変換処理を実行することが一般的に行われていた。通常、画素数変換器は、所定タップ数（タップ係数）を持つＦＩＲ（Finite Impulse Response Filter）フィルタで構成されている。なお、２個のＩＰ変換部のうち、１個は動き適応型ＩＰ変換器、もう１個は面内ＩＰ変換器である。

例えば、入力信号ごとに画素変換部１０３（補間フィルタ、エンハンサ）を設けて、必要とするラインメモリの個数を抑え、安価に構成できるようにした画像信号処理装置が提案されている（例えば、特許文献１参照。）。

特開２００４−１９３８９５号公報

ところで、２個の画素数変換部は独立しているため、半導体集積回路の回路規模上、高特性な画素数変換用フィルタを得ることができなかった。そのため、１画面をフラット・パネル・ディスプレイ全体に表示したときの画像については、十分な画質を得ることができなかった。

以下に、図１１〜図１４を参照して、従来例１〜４を説明する。従来のＩＰ変換部及び表示すべき画像の画サイズを表示パネルに合わせる処理を行う画素数変換部を含む１チップ半導体集積回路の構成例（従来例１）を、図１１に示す。

図１１における映像信号処理回路１０００は、２入力構成のフラット・パネル表示用ＬＳＩの一例である。映像信号処理回路１０００は、ＩＰ変換器（動き適応型）１１１１、ＩＰ変換器（面内型又は動き適応型）１１１２、水平（Ｈ）画素数変換器１１２１，１１２２、垂直（Ｖ）画素数変換器１１３１，１１３２、マルチ画面処理部１１５０を備えている。メモリ１１４０は、ＩＰ変換器１１１１，１１１２でのＩＰ変換処理時に使用するものである。実際には、映像信号処理回路１０００は、ＩＰ変換器とＨ／Ｖの画素数変換の他に、画質調整を行うためのビデオプロセッサや、ＬＳＩ内の同期信号を管理するタイミング発生器、また、入力信号と出力の同期信号を調整するためのフレーム同期装置（Frame Synchronizer）などが含まれる。本発明は画素数変換のフィルタ構成に関するものなので、従来例の説明においてもブロック図を分りやすくするために、これらの機能（Block）を割愛する。

映像信号処理回路１０００に入力される画像信号は、例えば１０８０ｉや４８０ｉなどの画像信号である。数値は有効走査線数、「ｉ」はインターレース方式であることを表している。なお、「ｐ」の場合はプログレッシブ方式を意味する。この映像信号処理回路１０００に、インターレース方式の２つの画像信号１１０１，１１０２が入力される。入力画像信号１１０１はＩＰ変換器１１１１に入力されてプログレッシブ方式の画像信号に変換される。そして、水平画素数変換器１１２１，垂直画素数変換器１１３１を通り、マルチ画面処理部１１５０に入力される。他方の入力画像信号１１０２はＩＰ変換器１１１２に入力されてプログレッシブ方式の画像信号に変換される。そして、水平画素数変換器１１２２，垂直画素数変換器１１３２を通り、マルチ画面処理部１１５０に入力される。

マルチ画面処理部１１５０は、２系統から入力された画像信号を組み合わせて、所望の合成画像をディスプレイ（図示略）に表示させる。図１１の例では、例えば画像１１６１からなる１画面出力、画像１１０１ａ及び１１０２ａから構成されたサイド・バイ・サイド画像１１６２、画像１１０１ｂ及び１１０２ｂから構成されたピクチャ・イン・ピクチャ画像１１６３等が生成される。

図１１に示した映像信号処理回路１０００は、次の図１２，図１３のような構成（従来例３，４）に変形することもできる。図１２の映像信号処理回路１２００は、図１１のＩＰ変換器を水平画素数変換器及び垂直画素数変換器の後段に配したものである。また、図１３の映像信号処理回路１３００は、図１１のＩＰ変換器を水平画素数変換器と垂直画素数変換器の間に配したものである。これらは、ＩＰ変換器が使用する外部メモリ１１４０の容量を減らすことができる構成である。このような構成は、入力画像信号の画サイズよりもフラット・パネル・ディスプレイの解像度が低いときなどに使用されている。

図１１〜図１３に示したように、一般にＩＰ変換器、画素数変換器を備えたフラット・パネル表示用の画サイズ（画素数）変換ＬＳＩは、２入力系統を持つものが多い。この場合、Ｈ／Ｖの画素数変換器を各々２つ持つことになる。ＩＰ変換器を１個または２個搭載し、さらにビデオプロセッサ、タイミング発生器、フレーム同期装置（Frame Synchronizer）などを搭載するため映像信号処理回路の回路規模が大きくなり、Ｈ／Ｖの画素数変換器（各２個）のためのフィルタのタップ数を減少せざるを得なくなってしまう。

その結果、ＦＩＲフィルタの出力信号の精度は、タップ数に依存することから、この画素数変換器（フィルタ）が論理的に要求される十分な特性を得られず、フラット・パネル・ディスプレイに表示される画像は、広域成分が除かれたボケた画像、またはエリアシングの多い画像になってしまう。特に、１入力を全画面に表示する場合に画質劣化への影響が大きい。

一方では、近年、フラット・パネル・ディスプレイのサイズは大型化され、かつ高解像度化が進み、２画面分割のみならず、さらに多画面分割が要求されるようになってきた。４画面入力に１チップで対応する半導体集積回路の構成例（従来例４）を、図１４に示す。図１４において、映像信号処理回路１４００に入力されたインターレース方式の各入力画像信号１１７１〜１１７４は各々、水平画素数変換器１１８１〜１１８４で水平画素数が変換されて画像信号１１７１ａ〜１１７４ａとなる。さらに、垂直画素数変換器１１９１〜１１９４で変換されて画像信号１１７１ｂ〜１１７４ｂとなり、ＩＰ変換部１１９５で変換されて１画面の画像信号１２１０となって出力される。

図１４に示すように、従来の方式では水平／垂直の画素数変換器は各々４個ずつ必要である。したがって、半導体集積回路のゲート数の制限から、画素数変換器１個当たりのフィルタのタップ数を減らす必要がある。特に、垂直画素数変換器はメモリを多く必要とする、画素数変換器１個当たりのタップ数への影響が大きい。そのため、１入力をフル画面出力する場合の画質劣化はさらに大きいものとなる。

本発明は斯かる点に鑑みてなされたものであり、例えば４画面など、所定数のマルチ画面に対応して複数の画素数変換用のフィルタが集積回路に搭載されている場合、最大画面入力時よりも少ない画面入力時において、全画面に少ない画面を表示した場合の画像特性を上げることを目的とする。

上記課題を解決するため、本発明の映像信号処理回路は、入力された映像信号を画素数変換用フィルタに通して画素数変換を行う映像信号処理回路において、ｍ個の画素数変換用フィルタと、映像信号の入力数に基づいて一つの映像信号が使用可能なフィルタの数（ｍ／入力数（ｍ≧入力数））を算出する制御部と、入力された各映像信号に対し制御部で計算された数のフィルタを割り当てる切替部を有し、映像信号を割り当てられた数のフィルタに通して画素変換処理を行うことを特徴とする。
さらに好適な形態は、上記画素数変換部として水平画素数変換部及び垂直画素数変換部を設け、水平画素数変換部及び垂直画素数変換部のそれぞれがｍ個の画素数変換用フィルタを備え、切替部が、水平画素数変換部及び前記垂直画素数変換部の各々について各映像信号に対し計算された数のフィルタを割り当てるようにする。

上述の構成によれば、映像信号の入力数に応じて、各映像信号に対し制御部で計算された数のフィルタを適宜割り当てるように構成したので、例えば、１入力１画面表示時には、この複数のフィルタで１個の画素数変換機能を構成することにより、高性能なフィルタを得る。また、多入力１画面表示時には、この複数のフィルタを入力数に応じて、分離構成して必要な数の画素数変換機能を生成することにより、入力画像の本数に応じて最大のフィルタ特性を引き出すことができる。

本発明によれば、例えば４画面など、所定数のマルチ画面に対応して複数の画素数変換用のフィルタが集積回路に搭載されている場合、映像信号の入力数に応じて各映像信号に適宜フィルタを割り当てるようにしたので、最大画面入力時よりも少ない画面入力時でも全画面に少ない画面を表示した場合の画像特性を上げることができる。

本発明は、複数のフィルタ・モジュールを１個〜数個の画素数変換部（スケーラー）を自由に構成することができ、この結果、１入力１画面表示時には、この複数のフィルタで１個の画素数変換機能を構成することにより、高性能なフィルタを得る。また、多入力１画面表示時には、この複数のフィルタを入力数に応じて、分離構成して必要な数の画素数変換機能を生成することにより、入力画像の本数に応じて最大のフィルタ特性を引き出すことを特徴としている。

以下、本発明の一実施形態例について、図１〜図１０を参照しながら説明する。本例は、水平画素数変換部及び垂直画素数変換部がそれぞれ４個のＦＩＲフィルタを備える構成としている。

図１は、本発明の一実施形態の映像信号処理回路において、水平／垂直の画素数変換部のフィルタを１入力に対応させた構成を示すものである。１入力構成時、映像信号処理回路１００は、水平及び垂直画素数変換用の各４個のフィルタ１１１〜１１４，１２１〜１２４を、１入力の画像信号のために全て使用し、水平画素数変換部１０４、垂直画素数変換部１０５をそれぞれ１つずつ作成する。図１において、映像信号処理回路１００は、ＩＰ変換部１０２、水平画素数変換部１０４、垂直画素数変換部１０５から構成さている。メモリ１０３は、ＩＰ変換部１０２により実施されるＩＰ変換処理に使用されるＲＡＭ（Random Access Memory）である。

ＩＰ変換器１０２は、入力されたインターレース方式の画像信号１０１を、プログレッシブ方式に変換する。この画像信号１０１は、特許請求範囲に記載された映像信号の一例であり、例えば１０８０ｉ、４８０ｉ等のフォーマットに沿った信号である。

水平画素数変換部１０４は、直列に接続する４個の水平画素数変換用（Ｈ）フィルタ１１１〜１１４を有する。各フィルタはＦＩＲフィルタより構成され、数タップ（例えば、５〜１０タップ）を備える。

また、垂直画素数変換部１０５は、直列に接続する４個の垂直画素数変換用（Ｖ）フィルタ１２１〜１２４を有する。各フィルタはＦＩＲフィルタより構成され、数タップ（例えば、５〜１０タップ）を備える。

この映像信号処理回路１００に、入力画像信号１０１が入力されると、まずＩＰ変換部１０２でインターレース方式からプログレッシブ方式に変換される。そしてＩＰ変換された画像信号は、水平画素数変換部１０４のＨフィルタ１１１へ入力され、Ｈフィルタ１１２〜１１４まで順に通過して水平画素数変換処理が順次実施される。続いて、水平画素数変換部１０４から垂直画素数変換部１０５へ入力され、Ｖフィルタ１２１〜１２４まで順に通過して垂直画素数変換処理が実施される。そして、映像信号処理回路１００より出力画像信号１０６を出力し、フル画面表示する。

図１の例では、１入力をフル画面出力する場合は、水平及び垂直画素数変換用の各４個のフィルタを、１入力の画像信号のために全て使用し、水平画素数変換部１０４、垂直画素数変換部１０５を１ずつ作成している。このように構成することで、例えば、４０タップ程度のフィルタによる画素数変換部を構成でき、１入力画像を全画面に出力する際に、高特性なフィルタを作ることができる。

図２は、本発明の一実施形態の映像信号処理回路において、水平／垂直の画素数変換部のフィルタを２入力に対応させた構成を示すものである。２入力構成時、映像信号処理回路２００は、水平及び垂直画素数変換用の各４個のフィルタ１１１〜１１４，１２１〜１２４を、各々２個ずつ組み合わせて、水平画素数変換部２０４，２０７、垂直画素数変換部２０５，２０８を作成する。

この映像信号処理回路２００に、２つの入力画像信号２０１，２０２が入力された場合、まず画像信号２０１は、ＩＰ変換部２０３でインターレース方式からプログレッシブ方式に変換される。そしてＩＰ変換された画像信号は、水平画素数変換部２０４のＨフィルタ１１１，１１２と順に通過して水平画素数変換処理が順次実施される。続いて、水平画素数変換部２０４から垂直画素数変換部２０５へ入力され、Ｖフィルタ１２１，１２２と順に通過して垂直画素数変換処理が順次実施された後、マルチ画面処理部２０９へ入力される。一方、画像信号２０２は、ＩＰ変換部２０６でインターレース方式からプログレッシブ方式に変換される。そしてＩＰ変換された画像信号は、水平画素数変換部２０７のＨフィルタ１１３，１１４と順に通過して水平画素数変換処理が順次実施される。続いて、水平画素数変換部２０７から垂直画素数変換部２０８へ入力され、Ｖフィルタ１２３，１２４と順に通過して垂直画素数変換処理が順次実施された後、マルチ画面処理部２０９へ入力される。

マルチ画面処理部２０９は、入力された画像信号をマルチ画面（多画面）上で所望の配置にするための切り換え、あるいは合成処理を行い、表示パネルへ出力するものである。例えば、２系統から入力された画像信号を組み合わせて、画像２１１の１画面出力、画像２０１ａ及び２０２ａから構成されたサイド・バイ・サイド画像２１２、画像２０１ｂ及び２０２ｂから構成されたピクチャ・イン・ピクチャ画像２１３等を出力する。

なお、従来方法のように、外部メモリの使用容量を減らすために、ＩＰ変換部２０３，２０６をそれぞれ、水平画素数変換部２０４，２０７の後段（垂直画素数変換部２０５，２０８の前段）や、垂直画素数変換部２０５，２０８の後段に配置する構成も考えられる。

図３は、本発明の一実施形態の映像信号処理回路において、水平／垂直の画素数変換部のフィルタを２入力（フルＨＤ（High Definition）で表示可能な場合）に対応させた構成を示すものである。フルＨＤ対応表示パネルなど、親画面（つまり入力画像信号３０１）に画素数変換処理を施さず、ピクセルｔｏピクセルで表示させることが可能な場合には、１チップ内に搭載したこれら全てのフィルタ１１１〜１１４，１２１〜１２４を子画面（すなわち入力画像信号３０２）に使用することができる。フルＨＤは１０８０ｉの通称である。

この場合、子画面は図１に示した１入力構成と同様のフィルタ構成となるので、子画面の画質も、図２に示した２入力の場合と比較して改善される。

この例では、映像信号処理回路３００に入力された画像信号３０１はＩＰ変換部２０３でＩＰ変換処理された後、直接マルチ画面処理部２０９へ入力されるともに、水平画素数変換部１０４及び垂直画素数変換部１０５で画素数変換された子画面（入力画像信号３０２）がマルチ画面処理部２０９へ入力される。図３の例では、マルチ画面処理部２０９は、２系統から入力された画像信号を組み合わせて、例えばフルＨＤの画像３１１、フルＨＤの画像３０１ａに画像３０２ａをピクチャ・イン・ピクチャ表示している。

図４は、本発明の一実施形態の映像信号処理回路において、水平／垂直の画素数変換部のフィルタを４入力に対応させた構成を示すものである。４入力構成時、映像信号処理回路４００は、水平及び垂直画素数変換用の各４個のフィルタ１１１〜１１４，１２１〜１２４を、４入力の画像信号のために１個ずつ使用して、水平画素数変換部４１１〜４１４、垂直画素数変換部４２１〜４２４を作成する。

図４において、映像信号処理回路４００に入力されたインターレース方式の各入力画像信号４０１〜４０４は各々、水平画素数変換部４１１〜４１４のフィルタ１１１〜１１４で水平画素数が変換されて、水平画素が補間された画像信号４０１ａ〜４０４ａとなる。さらに、垂直画素数変換部４２１〜４２４のフィルタ１２１〜１２４で変換されて垂直画素数が変換されて、画像信号４０１ｂ〜４０１４ｂとなる。そして、ＩＰ変換部１０２で変換されて１画面の画像信号４３１に合成されて出力され、多画面表示される。

以上述べたように、数タップのフィルタセルを、入力画面の数によって構成を替えることにより、１画面入力時に高特性なフィルタを得ることができる。

図５は、図１〜図４に示したような１〜４個の画素数変換部を構成することができるフィルタの構成例である。制御部（コントローラ）５０１は、例えばＣＰＵ（Central Processing Unit）等の演算処理装置から構成され、入力数情報により画像信号の入力数を判定するとともに、一つの画像信号が使用可能なフィルタ数を計算し、計算結果に基づいて各切替部に指示を送る。また、入力信号のタイミングに合わせてＲＡＭから出力するタップ係数を制御する。この図５に示すフィルタ構成を、水平画素数変換機能、垂直画素数変換機能の双方に対して用意する。

第１〜第４の入力端子５１１〜５１４は、入力数に応じて所定の入力端子からデータが入力される。第１〜第４のフィルタ５２１〜５２４は、ＦＩＲフィルタから構成され、例えば７タップ〜１０タップ程度のタップ数を持つとする。第１〜第３の切替部５３１〜５３４は、制御部５０１の指示に基づいて、入力画像信号を切り替える。第１〜第４のメモリ５４１〜５４４は、ＲＡＭから構成され、各フィルタ５２１〜５２４で使用するＦＩＲフィルタの係数を格納している。第１〜第３の加算部５５１〜５５３は、各フィルタからの出力あるいは他の加算部からの出力を加算して各出力端子に出力する。

図５の画素数変換部の接続構成について説明する。図５において、第１入力端子５１１と第１のフィルタ５２１の入力端を接続し、また第１のフィルタ５２１の出力端を第１の切替部５３１の入力端及び第１出力端子５６１に接続する。また第２入力端子５１２と第１の切替部５３１の入力端を接続し、第１の切替部５３１の出力端を第２のフィルタ５２２の入力端に接続する。また第２のフィルタ５２２の出力端を第２の切替部５３２の入力端及び第２出力端子５６２に接続する。また第３入力端子５１３と第２の切替部５３２の入力端を接続し、第２の切替部５３２の出力端を第３のフィルタ５２３の入力端に接続する。また第３のフィルタ５２３の出力端を第３の切替部５３３の入力端及び第３出力端子５６３に接続する。また第４入力端子５６４と第３の切替部５３３の入力端を接続し、第３の切替部５３３の出力端を第４のフィルタ５２４の入力端に接続する。また第４のフィルタ５２４の出力端を第４出力端子５６４に接続する。

さらに、第１のフィルタ５２１の出力端と第２のフィルタ５２２の出力端を第１の加算部５５１の入力端にそれぞれ接続する。また第３のフィルタ５２３の出力端と第４のフィルタ５２４の出力端が第２の加算部５５２の入力端にそれぞれ接続する。また第１の加算部５５１の出力端を第５出力端子５６５及び第３の加算部５５３の入力端に接続する。また第２の加算部５５２の出力端を第６出力端子５６６及び第３の加算部５５３の入力端に接続する。そして第３の加算部５５３の出力端が第７出力端子５６７に接続する。

図５の構成において、例えば、映像信号処理回路に搭載されている画素数変換用のフィルタの数をｍ（偶数）個とするとき、制御部５０１は画像信号の入力数に基づいて一つの画像信号が使用可能な、すなわち一つの画像信号に割り当て可能なフィルタの数ｎを算出する。
計算式は、
ｎ＝ｍ／入力数（ｍ≧入力数）
である。
各切替部５３１〜５３３は、前記計算結果に基づく制御部５０１の指示に従い、入力された各画像信号に対し制御部５０１で計算された数のフィルタを割り当てるように切り替え動作を行い、入力された各画像信号を割り当てられた数のフィルタに通して画素変換処理を行う。

ところで、入力端子５１１〜５１４は、図１〜図４の映像信号処理回路に示すような種々の入力画像信号のデータが入る。図１〜図４において入力される画像信号は、フレーム周波数、クロック周波数、画サイズ（ＨＤ，ＳＤ，ＶＥＳＡなど）が異なる。そのため、図５において、個々のＦＩＲフィルタを、色々な週波数に対応できるように回路を組むことも考えられるが、現実的にはタイミング・エラーを取り除くことが厳しくなるので、このフィルタの前段でクロックの載せ替えを行う。

図６に、周波数同期をとるための構成を示す。図６において、ＦＩＦＯ部５７１〜５７４は、入力画像信号のデータを先入れ先出し方式で記憶するメモリであり、入力端子と同じ個数設けられる。第１の入力画像信号がクロック１という周波数で、同じく第２〜第４の入力画像信号がクロック２〜４という周波数で入力され、これらクロック１〜４は全て異なる周波数であるとする。これらの入力は、この入力周波数でＦＩＦＯにデータを格納し、出力はClock_Systemという同一の周波数で読み出しを行い、各々フィルタブロック５００へデータが入力される。この際、クロックの周波数と位相は４入力とも同じにするが、水平及び垂直の同期は取れていない。水平及び垂直の同期はＩＰ変換に使用する外部メモリ（ＲＡＭ）を利用して行う。

次に、図７を参照して、４画面入力１画面出力時の動作を説明する。４画面入力時は、４つの入力端子５１１〜５１４を全て使用してデータを入力する。このとき、ＦＩＲフィルタの各セルは各入力に１個ずつ使用する。図７において、４つのデータが入力された場合、第１〜第４の入力データをそれぞれ第１〜第４入力端子５１１〜５１４から入力し、第１の入力データを第１のフィルタ５１１に、第２の入力データを第１の切替部５３１に、第３の入力データを第２の切替部５３２に、第４の入力データを第３の切替部５３３に入力する。そして、第１〜第３の切替部５３１〜５３３は、制御部５０１の指示に基づいて第２〜第４の入力データを各々第２〜第４のフィルタ５２２〜５２４に入力する。続いて、第１〜第４のフィルタ５２１〜５２４は第１〜第４の入力データに対して画素数変換処理を行い各々第１〜第４出力端子５６１〜５６４へ出力する。

このような動作により、図４に示した４入力構成が実現され、各入力に７〜１０タップのＦＩＲフィルタが割り当てられる。このとき、各メモリ５４１〜５４４は、個別に各入力データの位相に合うように係数の出力を、制御部５０１の指示に基づいて各フィルタ５２１〜５２４へ送る。

次に、図８を参照して、２画面入力１画面出力時の動作を説明する。２画面入力時は、第１及び第３入力端子５１１，５１３から入力し、第２及び第４入力端子５１２，５１４は使用しない。図８において、２つのデータが入力された場合、第１及び第２の入力データをそれぞれ第１及び第３入力端子５１１，５１３から入力し、第１の入力データを第１のフィルタ５２１に、第２の入力データを第２の切替部５３２に入力する。第１入力端子５１１に入力された第１の入力データを、第１のフィルタ５２１から第１の加算部５５１へ入力する。さらに第１入力端子５１１に入力された第１の入力データを、第１のフィルタ５２１から第１の切替部５３１へ入力する。そして、第１の切替部５３１から第２のフィルタ５２２へ第１の入力データを送り、第２のフィルタ５２２から第１の加算部５５１へ第１のデータを入力する。

一方、第２の切替部５３２に入力された第２の入力データを、第３のフィルタ５２３から第２の加算部５５２へ入力する。さらに第２入力端子５１２に入力された第２の入力データを、第３のフィルタ５２３から第３の切替部５３３へ入力する。そして、第３の切替部５３３から第４のフィルタ５２４へ第２のデータを送り、第４のフィルタ５２４から第２の加算部５５２へ第２のデータを入力する。

そして、第１の加算部５５１は、第１の入力データを第５の出力端子５６５へ出力し、また第２の加算部５５２は、第２の入力データを第６の出力端子５６６へ出力する。このような動作により、図２に示した２入力構成が実現され、２入力のデータは、各々２個のＦＩＲフィルタセルを使用し、１４〜２０タップのフィルタを構成する。

次に、図９を参照して、１画面入力１画面出力時の動作を説明する。１入力時は、第１入力端子５１１から入力し、４個のフィルタ５２１〜５２４のＦＩＲフィルタセル全てを使用する。図９において、１つのデータが入力された場合、そのデータを第１入力端子５１１から入力する。そして、第１〜第３の切替部５３１〜５３３は、制御部５０１の指示に基づいて、それぞれ第１のフィルタ５２１の出力を第２のフィルタ５２２へ、第２のフィルタ５２２の出力を第３のフィルタ５２３へ、さらに第３のフィルタ５２３の出力を第４のフィルタ５２４へ送出するよう切り替える。

入力されたデータを第１〜第４のフィルタ５２１〜５２４を全て通過させ、第１〜第４のフィルタ５２１〜５２４の各々で画素変換処理する。そして、第１及び第２のフィルタ５２１，５２２の出力を第１の加算部５５１へ送り、また第３及び第４のフィルタ５２３，５２４の出力を第１の加算部５５２へ送る。最後に、第１及び第２の加算部５５１，５５２の出力を第３の加算部５５３で加算して第７出力端子５６７へ出力する。このようにして、図４に示した４入力構成が実現され、２８〜４０タップのＦＩＲフィルタを構成することができるので、高特性なフィルタを得ることができる。

これらの入力数に応じたフィルタの組み合せ及び切り替えは、制御部５０１が現在入力されているデータの数を判定し、その判定結果に基づいて各切替部に指示することにより、自動的に切り換えるようにしてもよい。また、利用者がフラット・パネル・ディスプレイに表示されたメニュー画面を操作して、手動で切り換えるようにしてもよい。

以上説明したように、本発明では、例えば４画面などマルチ画面に対応して複数の画素数変換用のＦＩＲフィルタが半導体集積回路に搭載されている場合、これらのフィルタを有効活用することによって、１画面入力時、２画面入力時など、最大画面入力時よりも少ない数の画面入力時に画素数変換のフィルタ特性を高特性にすることによって、大画面（全画面）に１画面又は２画面を表示する場合の画像特性を上げることができる。

なお、ＦＩＲフィルタセルは、例として７〜１０タップと説明したが、これは７〜１０の可変ではなく、例えば、７タップ、８タップ、９タップ、１０タップという意味である。

最後に、本発明の画素数変換機能とＩＰ変換機能を搭載したフラット・パネル・ディスプレイ表示用ＬＳＩの概略図を、図１０に示す。
図１０において、映像表示装置は、マトリックススイッチ部６０１、タイミング発生部６０２、水平画素数変換部６０３、垂直画素数変換部６０４、ＩＰ変換部６０５、メモリ６０６、ビデオプロセッサ６０７を備える。

水平画素数変換部６０３、垂直画素数変換部６０４が、上述した本発明のフィルタ１１１〜１１４、１２１〜１２４に対応する。マトリックススイッチ部６０１に４入力数のデータが入力されて、このマトリックススイッチ部６０１で水平画素数変換部６０３、垂直画素数変換部６０４、ＩＰ変換部６０５、ビデオプロセッサに信号が振り分けられ、図１から図４に示した各機能の処理順序を変更できるようにする。この処理順序とは、例えばＩＰ変換処理と画素数変換処理の順序を入れ替えることである。また、ビデオプロセッサ６０７は、ガンマ（γ）変換、コントラスト調整、色調整など、モニター、テレビジョン受像機などで必要な調整機能を含んでいる。タイミング発生器６０２は、この映像表示装置内全ての信号のタイミング及び位相を管理するものである。

なお、本発明は、上述した各実施形態の例に限定されるものではなく、例えば画素数変換用のフィルタの数を偶数としたが奇数であってもよく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能であることは勿論である。

本発明の一実施形態に係る映像信号処理回路における１入力時の構成を示す模式図である。 本発明の一実施形態に係る映像信号処理回路における２入力時の構成を示す模式図である。 本発明の一実施形態に係る映像信号処理回路における２入力時の構成（フルＨＤパネル）を示す模式図である。 本発明の一実施形態に係る映像信号処理回路における４入力時の構成を示す模式図である。 本発明の一実施形態に係る画素数変換部（フィルタ・ブロック）の構成を示す図である。 本発明の一実施形態に係る画素数変換部において周波数同期をとるための構成を示す図である。 本発明の一実施形態に係る画素数変換部において４画面入力１画面出力時の動作を示す説明図である。 本発明の一実施形態に係る画素数変換部において２画面入力１画面出力時の動作を示す説明図である。 本発明の一実施形態に係る画素数変換部において１画面入力１画面出力時の動作を示す説明図である。 本発明の一実施形態に係る映像表示装置の構成例を示す図である。 従来例１の説明に供する図である。 従来例２の説明に供する図である。 従来例３の説明に供する図である。 従来例４の説明に供する図である。

符号の説明

１００，２００，３００，４００…映像信号処理回路、１０４，２０４，２０７，４１１〜４１４…水平画素数変換部、１０５，２０５，２０８，４２１〜４２４…垂直画素数変換部、２０９…マルチ画面処理部、１１１〜１１４…水平補間フィルタ、１２１〜１２４…垂直補間フィルタ、５００…フィルタブロック、５０１…制御部、５１１〜５１４…入力端子、５２１〜５２４…補間フィルタ、５３１〜５３３…切替部、５４１〜５４４…メモリ、５５１〜５５３…加算部、５６１〜５６７…出力端子、５７１〜５７４…ＦＩＦＯ部（メモリ）、６０１…マトリックススイッチ部、６０２…タイミング発生部、６０３…水平画素数変換部、６０４…垂直画素数変換部、６０５…ＩＰ変換部、６０６…メモリ、６０７…ビデオプロセッサ

Claims (9)

1. 入力された映像信号を画素数変換用フィルタに通して画素数変換を行う映像信号処理回路において、
   ｍ個の画素数変換用フィルタと、
   映像信号の入力数に基づいて一つの映像信号が使用可能なフィルタの数（ｍ／入力数（ｍ≧入力数））を算出する制御部と、
   入力された各映像信号に対し前記制御部で計算された数のフィルタを割り当てる切替部を有し、
   前記映像信号を前記割り当てられた数のフィルタに通して画素変換処理を行う
   ことを特徴とする映像信号処理回路。
2. 前記画素数変換部として水平画素数変換部及び垂直画素数変換部が設けられ、
   前記水平画素数変換部及び前記垂直画素数変換部のそれぞれがｍ個の画素数変換用フィルタを備え、前記切替部が、前記水平画素数変換部及び前記垂直画素数変換部の各々について各映像信号に対し前記計算された数のフィルタを割り当てる
   ことを特徴とする請求項１記載の映像信号処理回路。
3. 映像信号が入力される第１〜第４入力端子と、
   第１〜第４の画素数変換用フィルタと、
   第１〜第４の切替部と、
   第１〜第３の加算部と、
   画素数変換後の映像信号が出力される第１〜第４出力端子を有し、
   第１入力端子と前記第１のフィルタの入力端が接続され、また前記第１のフィルタの出力端が前記第１の切替部の入力端及び第１出力端子に接続され、また第２入力端子と前記第１の切替部の入力端が接続され、前記第１の切替部の出力端が前記第２のフィルタの入力端に接続され、また前記第２のフィルタの出力端が前記第２の切替部の入力端及び第２出力端子に接続され、また第３入力端子と前記第２の切替部の入力端が接続され、前記第２の切替部の出力端が前記第３のフィルタの入力端に接続され、また前記第３のフィルタの出力端が前記第３の切替部の入力端及び第３出力端子に接続され、また第４入力端子と前記第３の切替部の入力端が接続され、前記第３の切替部の出力端が前記第４のフィルタの入力端に接続され、また前記第４のフィルタの出力端が第４出力端子に接続され、また前記第１のフィルタの出力端と前記第２のフィルタの出力端が前記第１の加算部の入力端にそれぞれ接続され、また前記第３のフィルタの出力端と前記第４のフィルタの出力端が前記第２の加算部の入力端にそれぞれ接続され、また前記第１の加算部の出力端が第５出力端子及び第３の加算部の入力端に接続され、また前記第２の加算部の出力端が第６出力端子及び第３の加算部の入力端に接続され、そして前記第３の加算部の出力端が第７出力端子に接続されている
   ことを特徴とする請求項１に記載の映像信号処理回路。
4. ４つの映像信号が入力された場合、
   第１〜第４の映像信号をそれぞれ前記第１〜第４入力端子から入力し、前記第１の映像信号を前記第１のフィルタに、前記第２の映像信号を前記第１の切替部に、前記第３の映像信号を前記第２の切替部に、前記第４の映像信号を前記第３の切替部に入力し、
   前記第１〜第３の切替部は、前記制御部の指示に基づいて前記第２〜第４の映像信号を各々前記第２〜第４のフィルタに入力し、
   前記第１〜第４のフィルタは前記第１〜第４の映像信号に対して画素数変換処理を行い各々前記第１〜第４出力端子へ出力する
   ことを特徴とする請求項３に記載の映像信号処理回路。
5. ２つの映像信号が入力された場合、
   第１及び第２の映像信号をそれぞれ前記第１及び第３入力端子から入力し、前記第１の映像信号を前記第１のフィルタに、前記第２の映像信号を前記第２の切替部に供給し、前記第２の切替部は、前記制御部の指示に基づいて前記第２の映像信号を前記第３のフィルタに入力し、
   前記第１入力端子に入力された第１の映像信号は、前記第１及び第２のフィルタで画素数変換処理された後、第１の加算部で加算されて第５出力端子へ出力され、
   かつ、前記第３入力端子に入力された第２の映像信号は、前記第３及び第４のフィルタで画素数変換処理された後、第２の加算部で加算されて第６出力端子へ出力される
   ことを特徴とする請求項３に記載の映像信号処理回路。
6. １つの映像信号が入力された場合、
   前記映像信号を前記第１入力端子から入力し、かつ前記第１〜第３の切替部をそれぞれ前記第１のフィルタの出力を前記第２のフィルタへ、前記第２のフィルタの出力を前記第３のフィルタへ、さらに前記第３のフィルタの出力を前記第４のフィルタへ送出するよう切り替え、
   前記第１の映像信号を第１〜第４のフィルタを全て通過させ、前記第１〜第４のフィルタの各々で画素変換処理された第１の映像信号を前記第１及び第２の加算部で加算し、前記第１及び第２の加算部からの出力を前記第３の加算部で加算して前記第７出力端子へ出力する
   ことを特徴とする請求項３に記載の映像信号処理回路。
7. 前記映像信号処理回路の前段に、入力される映像信号のデータを先入れ先出し方式で記憶するメモリを前記入力端子と同一数設け、
   前記各メモリに記憶された前記映像信号のデータを、所定の同一周波数で読み出し、前記入力端子に入力する
   ことを特徴とする請求項３に記載の映像信号処理回路。
8. 入力された映像信号を画素数変換用フィルタに通して画素数変換を行い表示する映像表示装置において、
   ｍ個の画素数変換用フィルタと、
   映像信号の入力数に基づいて一つの映像信号が使用可能なフィルタの数（ｍ／入力数（ｍ≧入力数））を算出する制御部と、
   入力された各映像信号に対し前記制御部で計算された数のフィルタを割り当てる切替部から構成される映像信号処理回路を備え、
   前記映像信号を前記割り当てられた数のフィルタに通して画素変換処理を行う
   ことを特徴とする映像表示装置。
9. 入力された映像信号を画素数変換用フィルタに通して画素数変換を行う映像信号処理方法において、
   映像信号の入力数に基づいて、ｍ個の画素数変換用フィルタのうち一つの映像信号が使用可能なフィルタの数（ｍ／入力数（ｍ≧入力数））を算出するステップと、
   入力された各映像信号に対し前記計算された数のフィルタを割り当てるステップと、
   前記映像信号を前記割り当てられた数のフィルタに通して画素変換処理を行うステップと
   を有することを特徴とする映像信号処理方法。

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