CN102959699A - 电路基板及其制造方法 - Google Patents
电路基板及其制造方法 Download PDFInfo
- Publication number
- CN102959699A CN102959699A CN201080067544XA CN201080067544A CN102959699A CN 102959699 A CN102959699 A CN 102959699A CN 201080067544X A CN201080067544X A CN 201080067544XA CN 201080067544 A CN201080067544 A CN 201080067544A CN 102959699 A CN102959699 A CN 102959699A
- Authority
- CN
- China
- Prior art keywords
- pad
- substrate
- base plate
- semiconductor device
- printed base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
半导体装置(20)具有以交点(B)为基准而被非对称地配置的多个装置侧焊盘(23)。多个装置侧焊盘(23)包括45个装置侧连接焊盘和4个装置侧隔离焊盘。各个装置侧连接焊盘借助连接部(30)而与印刷基板(10)机械性连接。各个装置侧隔离焊盘与印刷基板(10)机械性隔离。
Description
技术领域
本发明涉及一种包括半导体装置和印刷基板的电路基板及其制造方法。
背景技术
根据现有技术,在便携式电话、个人计算机、影像设备等电子设备中,使用包括印刷基板和在印刷基板上所安装的半导体装置的电路基板。此外,作为半导体装置,广泛知道BGA(球栅阵列)型或LGA(焊盘栅阵列)型的CSP(芯片尺寸封装)那样的阵列封装。这样的半导体装置具有通过焊锡而与印刷基板机械性连接的多个装置侧焊盘(land)。
这里,为了使输送机器人自动判别半导体装置的方向,有时使多个装置侧焊盘进行非对称地配置(例如参考专利文献1和专利文献2)。
现有技术文献
专利文献
专利文献1:日本特开平11-132737号公报
专利文献2:日本特开2006-294670号公报。
发明概要
发明所要解决的技术问题
但是,在多个装置侧焊盘被非对称地配置的情况下,当将多个装置侧焊盘用焊锡焊在印刷基板上时,有时在多个装置侧焊盘和焊锡之间的边界附近会发生裂纹。如果发生了这样的焊锡焊不良,则半导体装置不会合适地进行动作。
发明内容
本发明是为了解决上述的技术问题而提出的,其目的在于提供一种能够抑制焊锡焊不良的电路基板及其制造方法。
本发明的电路基板,包括:印刷基板;以及半导体装置,其被安装在所述印刷基板上且具有以规定的基准点为基准而被非对称地配置的多个装置侧焊盘,多个装置侧焊盘包括:借助焊锡而与印刷基板机械性连接的多个装置侧连接焊盘;和与印刷基板机械性隔离的装置侧隔离焊盘。
发明效果
根据本发明,能够提供可抑制焊锡焊不良的电路基板及其制造方法。
附图说明
图1是实施方式的印刷基板10的俯视图。
图2是实施方式的半导体装置20的俯视图。
图3是实施方式的半导体装置20的俯视图。
图4是图2的X-X线上的剖视图。
图5是实施方式的电路基板100的俯视图。
图6是图5的Y-Y线上的剖视图。
图7A是用于对实施方式的电路基板100的制造方法进行说明的示意图。
图7B是用于对实施方式的电路基板100的制造方法进行说明的示意图。
图7C是用于对实施方式的电路基板100的制造方法进行说明的示意图。
图8是表示实施方式的半导体装置20受到的力的力矩的示意图。
具体实施方式
下面,使用附图,说明本发明的实施方式。在以下附图的记载中,相同或者相似的部分赋予了相同或者相似的符号。但是,附图是示意性的图,存在各个尺寸的比率等与现实的比率不同的情况。因此,具体的尺寸等应该参考以下的说明进行判断。显然,在附图彼此之间,也包含相互尺寸的关系和比率不同的部分。
(概要)
在本实施方式中,当将半导体装置用焊锡焊在印刷基板上时,通过以规定的轴为基准而将半导体装置受到的力的力矩进行平衡,来抑制半导体装置对印刷基板的倾斜。
下面,顺序地说明印刷基板、半导体装置和电路基板的构成、以及电路基板的制造方法。
(印刷基板的构成)
参考附图,说明实施方式的印刷基板的构成。图1是从安装面10S侧观察实施方式的印刷基板10的俯视图。
如图1所示,印刷基板10具有基板主体11和多个基板侧焊盘12。
基板主体11是由纸苯酚或者玻璃环氧等构成的板状部件。基板主体11具有安装面10S。在安装面10S上安装未图示的电子部件(例如CPU、电阻器、电容器等)。在本实施方式中,如后述,半导体装置20被安装在安装面10S上。
多个基板侧焊盘12是用于安装半导体装置20的端子。多个基板侧焊盘12被设置在安装面10S上。多个基板侧焊盘12例如由铜箔等构成。
多个基板侧焊盘12,在安装面10S的俯视视图中将规定的基准点A作为基准而被非对称地配置。即,多个基板侧焊盘12的配置不是点对称的。规定的基准点A例如是多个基板侧焊盘12整体的中心点。
在本实施方式中,多个基板侧焊盘12包括45个基板侧连接焊盘12a和4个基板侧隔离焊盘12b。各个基板侧连接焊盘12a,借助后述的连接部30(参考图5),与半导体装置20机械性连接。各个基板侧隔离焊盘12b与半导体装置20机械性隔离。这样,多个基板侧焊盘12的一部分、即45个基板侧连接焊盘12a有助于半导体装置20的接合,相对于此,4个基板侧隔离焊盘12b不有助于半导体装置20的接合。但是,各个基板侧连接焊盘12a和各个基板侧隔离焊盘12b具有相同的构成。
而且,如后述,当将半导体装置20安装在印刷基板10上时,在45个基板侧连接焊盘12a上涂敷膏状焊锡40,相对于此,在4个基板侧隔离焊盘12b上不涂敷膏状焊锡40。
(半导体装置的构成)
参考附图,说明实施方式的半导体装置的构成。图2是从对置面20S侧观察实施方式的半导体装置20的俯视图。图3是从对置面20S侧观察省略了多个焊锡球22的半导体装置20的俯视图。图4是图2的X-X线上的剖视图。
如图2所示,半导体装置20具有封装基板21和多个焊锡球22。作为半导体装置20,能够使用BGA(球栅阵列)型或LGA(焊盘栅阵列)型的CSP(芯片尺寸封装)那样的阵列封装。
封装基板21是由绝缘性材料构成的板状部件。封装基板21具有与安装面10S对置的对置面20S。
多个焊锡球22是对置面20S上所设置的球状部件。多个焊锡球22由焊锡(例如为Sn3Ag0.5Cu(Ag是3wt%、Cu是0.5wt%、剩余是Sn)的合金)构成。多个焊锡球22以与对置面20S垂直并且经过半导体装置20的重心的垂线和对置面20S的交点B为基准而非对称地配置。而且,在本实施方式中,交点B经过对置面20S的大致中心。
多个焊锡球22包含45个连接球22a和4个隔离球22b。各个连接球22a,在安装半导体装置20时,通过构成连接部30(参考图5)的一部分,将印刷基板10和半导体装置20机械性连接。各个隔离球22b,在安装半导体装置20时,由于不构成连接部30的一部分,因此不会将印刷基板10和半导体装置20机械性连接。这样,多个焊锡球22的一部分、即45个连接球22a有助于半导体装置20的接合,相对于此,4个隔离球22b不有助于半导体装置20的接合。但是,各个连接球22a和各个隔离球22b具有相同的构成。
如图3所示,半导体装置20具有多个装置侧焊盘23。多个装置侧焊盘23将交点B作为基准而非对称地配置。在本实施方式中,多个装置侧焊盘23包含42个实际焊盘23R和7个虚设焊盘23D。
42个实际焊盘23R,在安装半导体装置20时,借助连接部30(参考图5),与印刷基板机械性连接。各个实际焊盘23R,与半导体装置20内所配置的半导体元件24(参考图4)电连接。因此,各个实际焊盘23R有助于半导体装置20的功能。42个的实际焊盘23R上包含多个信号端子、多个电源端子、多个接地用端子等。
7个虚设焊盘23D与半导体元件24电隔离(参考图4)。因此,各个虚设焊盘23D不有助于半导体装置20的功能。
在7个虚设焊盘23D上包含3个第1虚设焊盘23D1和4个第2虚设焊盘23D2。第1虚设焊盘23D1与42个实际焊盘23R同样地,借助连接部30而与印刷基板机械性连接。第2虚设焊盘23D2与第1虚设焊盘23D1不同,与印刷基板机械性隔离。
在本实施方式中,42个实际焊盘23R和3个第1虚设焊盘23D1分别与各个基板侧连接焊盘12a连接。这样,42个实际焊盘23R和3个第1虚设焊盘23D1构成与45个基板侧连接焊盘12a对应而配置的45个“装置侧连接焊盘”。在以下的说明中,将实际焊盘23R和第1虚设焊盘23D1一起合适地统称为“装置侧连接焊盘”。而且,45个装置侧连接焊盘,如图3所示,以交点B为基准而被非对称地配置。
此外,在本实施方式中,4个第2虚设焊盘23D2与4个基板侧隔离焊盘12b相隔离而配置。由此,各个第2虚设焊盘23D2构成不有助于半导体装置20的功能、并且也不有助于印刷基板10和半导体装置20之间的接合的“装置侧隔离焊盘”。在以下的说明中,将第2虚设焊盘23D2称为“装置侧隔离焊盘”。
如图4所示,半导体装置20具有半导体元件24、第1内插布线25、第2内插布线26、电线27、电极部28和外装体29。
半导体元件24是晶体管或者集成电路等的有源元件。半导体元件24,借助电线27,与封装基板21的电极部28电连接。一个实际焊盘23R,借助第1内插布线25,与电极部28电连接。另一个实际焊盘23R,借助第2内插布线26,与电极部28电连接。由此,半导体元件24与2个实际焊盘23R电连接。另一方面,3个第1虚设焊盘23D1和2个第2虚设焊盘23D2与半导体元件24电隔离。
外装体29由树脂构成。外装体29封装有半导体元件24、导电性粘结薄膜25、焊锡层26和电线27。
(电路基板的构成)
参考附图,说明实施方式的电路基板的构成。图5是从安装面10S侧观察实施方式的电路基板100的俯视图。图6是图5的Y-Y线上的剖视图。而且,在图5中,用虚线示出45个连接部30,省略了4个隔离球22b。
如图5所示,半导体装置20,借助45个连接部30,被安装在印刷基板10上。在本实施方式中,45个连接部30,以经过半导体装置20的重心并垂直于安装面10S的垂线C为基准,被非对称地配置。而且,在本实施方式中,垂线C通过交点B。
如图6所示,多个装置侧焊盘23,包含借助连接部30而与印刷基板机械性连接的多个装置侧连接焊盘。具体地,图示的7个装置侧焊盘23包含与5个基板侧连接焊盘12a机械性连接的2个实际焊盘23R和3个第1虚设焊盘23D1。
此外,多个装置侧焊盘23,包含与印刷基板10机械性隔离的装置侧隔离焊盘。具体地,图示的7个装置侧焊盘23包含与2个基板侧隔离焊盘12b机械性隔离的第2虚设焊盘23D2。
这样,连接部30机械性连接基板侧连接焊盘12a与实际焊盘23R或者第1虚设焊盘23D1。连接部30,如后述,通过连接球22a与涂敷在基板侧连接焊盘12a上的膏状焊锡40熔合而形成。
另一方面,如后述,由于在基板侧隔离焊盘12b上不涂敷膏状焊锡40,因此隔离球22b不形成连接部30而维持原状。因此,隔离球22b与基板侧隔离焊盘12b隔离。
在本实施方式中,各个装置侧连接焊盘(各个实际焊盘23R和第1虚设焊盘23D1)与印刷基板10(各个基板侧焊盘12)之间的间隔W是均匀的。此外,在本实施方式中,对置面20S是与安装面10S大致平行的。即,半导体装置20相对于印刷基板10不倾斜。
(电路基板的制造方法)
参考附图,说明实施方式的电路基板的制造方法。图7A~图7C是用于对实施方式的电路基板100的制造方法进行说明的剖视图。
首先,如图7A所示,在印刷基板10所设置的多个基板侧焊盘12的一部分、即45个基板侧连接焊盘12a上,涂敷膏状焊锡40。此时,在4个基板侧隔离焊盘12b上不涂敷膏状焊锡40。
这里,从多个装置侧焊盘23之中选择成为涂敷膏状焊锡40的对象的多个对象焊盘(以下称为“多个对象焊盘”),使得伴随后述的熔合体30a的固化,半导体装置20不倾斜。
具体地,选择多个对象焊盘,使得在以经过半导体装置20的重心且与对置面20S平行的多个轴为基准的情况下,熔合体30a平衡假设使半导体装置20旋转的力矩(参考图8)。在本实施方式中,从多个对象焊盘中仅排除了多个装置侧焊盘23当中的第2虚设焊盘23D2。
接着,如图7B所示,在涂敷了膏状焊锡40的印刷基板10上装载半导体装置20。此时,各个连接球22a的下端部与各个基板侧连接焊盘12a上所涂敷的膏状焊锡40接触。另一方面,由于在各个基板侧隔离焊盘12b上未涂敷膏状焊锡40,因此各个隔离球22b的下端部不与膏状焊锡40接触。不过,各个隔离球22b的下端部也可以与各个基板侧隔离焊盘12b接触。
接着,如图7C所示,使印刷基板10和半导体装置20进入回流炉等加热装置,将焊锡球22加热到熔点以上。此时,45个连接球22a和膏状焊锡40熔合,形成45个熔合体30a。另一方面,由于虽然4个隔离球22b熔化,但是在4个基板侧隔离焊盘12b上未涂敷膏状焊锡40,因此各个隔离球22b不与各个膏状焊锡40熔合。
接着,印刷基板10和半导体装置20被从加热装置中取出,冷却45个熔合体30a和4个隔离球22b。由此,通过固化45个熔合体30a,形成45个连接部30。其结果是,45个基板侧连接焊盘12a用焊锡接合到45个装置侧连接焊盘。另一方面,4个隔离球22b通过固化而恢复原状。
这里,由于各个熔合体30a在通过熔化而进行液化时因表面张力而成为小球形,而且在进行固化时会收缩,因此各个装置侧连接焊盘通过各个熔合体30a而被拉向印刷布线板10侧。为此,在半导体装置20上受到由45个熔合体30a引起的拉力的力矩。
在本实施方式中,如上所述,仅在从多个装置侧焊盘23之中选择的多个对象焊盘上涂敷膏状焊锡40。因此,由于半导体装置20受到的力矩平衡,因此半导体装置20的倾斜被抑制。
图8是示意性地表示在熔合体30a熔化和固化时半导体装置20受到的力矩的示意图。对于这样的力矩,假设有:根据熔化的熔合体30a的表面张力(熔合体30a成为小球形的力)而产生的力矩、和根据熔合体30a固化时的收缩力而产生的力矩这2种力矩。
在图8中,轴线Q1是经过半导体装置20的重心P且与对置面20S平行。轴线Q2是经过半导体装置20的重心P且与对置面20S平行并且与轴线Q1垂直。
如图8所示,在半导体装置20上,如果以轴线Q1为基准,受到合力矩M1和合力矩M2。此外,在半导体装置20上,如果以轴线Q2为基准,则受到合力矩M3和合力矩M4。选择多个对象焊盘,使得例如合力矩M1和合力矩M2平衡、并且合力矩M3和合力矩M4平衡。其结果是,伴随45个熔合体30a的熔化和固化的半导体装置20的倾斜被抑制。而且,将作为基准的轴线设定得越多,用于抑制半导体装置20的倾斜的精度越提高。
(作用及效果)
(1)在本实施方式的电路基板100中,半导体装置20具有以交点B为基准而非对称地配置的多个装置侧焊盘23。多个装置侧焊盘23包括45个装置侧连接焊盘(42个实际焊盘23R和3个第1虚设焊盘23D1)和4个装置侧隔离焊盘(4个第2虚设焊盘23D2)。各个装置侧连接焊盘,借助连接部30,与印刷基板10机械性连接。各个装置侧隔离焊盘与印刷基板10机械性隔离。
这里,本发明者在对在多个装置侧焊盘与焊锡的边界附近产生裂纹的原因进行锐意研究之时,得到下述认知:认为其原因在于使熔化的焊锡因表面张力而成为小球形的力和在焊锡固化时收缩的力。具体地,例如,如果使被非对称地配置的多个装置侧焊盘23全部用焊锡焊在多个基板侧焊盘12上,则熔化的焊锡的表面张力或者固化的焊锡的收缩力会在很多的装置侧焊盘23密集的区域上变大。这样,因不均衡的力作用于半导体装置20,而使半导体装置20相对于印刷基板10会发生倾斜。
因此,在本实施方式的电路基板100中,虚设焊盘23D当中仅第1虚设焊盘23D1与印刷基板10机械性连接,第2虚设焊盘23D2不与印刷基板10机械性连接。因此,相比于虚设焊盘23D的全部与印刷基板10机械性接合的情况,抑制了焊锡的表面张力和固化收缩力集中在半导体装置20的一部分上的情形。由于由此抑制了半导体装置20的倾斜,因而降低了连接部30处裂纹等的发生。
(2)在本实施方式的电路基板100中,多个装置侧焊盘23的每一个与印刷基板10之间的间隔是均匀的。
这样,由于多个连接部30的每一个的高度被均匀地形成,因此例如,与多个连接部30的仅一部分被细长地形成的情况相比,能够获得各个连接部30的强度的均匀化。
(3)在本实施方式的电路基板100中,对置面20S是与安装面10S大致平行。这样,由于多个连接部30的每一个的高度被均匀地形成,因此能够获得各个连接部30的强度的均匀化。
(4)在本实施方式的电路基板100中,4个装置侧隔离焊盘(4个第2虚设焊盘23D2)与半导体元件24电隔离。
这样,不有助于原来半导体装置20的功能的焊盘与半导体装置10机械性隔离。因此,不会使半导体装置20的功能降低。
(5)本实施方式的电路基板100的制造方法包括:在多个基板侧焊盘12的一部分、即45个基板侧连接焊盘12a上涂敷膏状焊锡40的工序。
这样,由于仅在45个基板侧连接焊盘12a上涂敷膏状焊锡40,因此在多个装置侧焊盘23当中仅45个装置侧连接焊盘与印刷基板10机械性连接。因此,相比于多个装置侧焊盘23的全部与印刷基板10机械性接合的情况,能够抑制焊锡的表面张力和固化收缩力集中于半导体装置20的一部分的情形。其结果是,由于能够抑制半导体装置20倾斜,因此能够降低连接部30处裂纹等的发生。
(6)在本实施方式的电路基板100的制造方法中,在焊锡球22熔化和固化时,以经过半导体装置20的重心P且与对置面20S平行的轴线Q1和轴线Q2为基准,使半导体装置20受到的力的力矩平衡。
因此,由于能够精度良好地抑制半导体装置20相对于印刷基板10倾斜,因此能够更加抑制焊锡焊不良。
(其他的实施方式)
尽管本发明由上述的实施方式记载,但是不应当理解为构成该公开的一部分的论述及附图限定了本发明。对于本领域技术人员来说,根据该公开,各种各样的替代实施方式、实施例和运用技术显而易见。
(A)尽管在上述实施方式中,45个装置侧连接焊盘设为以交点B为基准而被非对称地配置,但是还可以以交点B为基准而被对称地配置。在该情况下,各个装置侧连接焊盘借助连接部30而能够拉向印刷基板10侧的力的力矩进行更加精度良好地平衡。
(B)尽管在上述实施方式中,4个装置侧隔离焊盘是与半导体元件24不电连接的4个第2虚设焊盘23D2,但是不局限于此。例如,可以从与半导体元件24电连接的实际焊盘23R当中选择4个装置侧隔离焊盘。在该情况下,作为设成4个装置侧隔离焊盘的实际焊盘23R,优选地,选择用于将相同信号进行反复传输的多个信号端子的一部分、多个电源端子的一部分、多个接地用端子的一部分。由此,能够抑制伴随从实际焊盘23R选择装置侧隔离焊盘的半导体装置20的功能下降。
(C)尽管在上述实施方式中,多个装置侧焊盘23设为包括42个实际焊盘23R、3个第1虚设焊盘23D1、以及4个第2虚设焊盘D2,但是各个焊盘的个数不局限于此。多个装置侧焊盘23可以包含2个以上的实际焊盘23R和一个以上的第2虚设焊盘23D2,也可以不包括第1虚设焊盘23D1。而且,所谓多个装置侧焊盘23包含1个第2虚设焊盘23D2的情况,例如可以举出为了使输送机器人自动判别半导体装置20的方向,而在以n×m列排列的多个装置侧焊盘23当中仅缺少一个的情况等。
(D)尽管在上述实施方式中,各个隔离球22b,如图6所示,设为与各个基板侧隔离焊盘12b物理性(机械性且电)隔离,但是不局限于此。各个隔离球22b也可以与各个基板侧隔离焊盘12b电连接。即,如果各个隔离球22b与各个基板侧隔离焊盘12b不机械性接合,则容许进行接触。而且,在该情况下,由于第2虚设焊盘23D2与半导体元件24电隔离,因此对半导体装置20的功能没有影响。
(E)尽管在上述实施方式中,各个装置侧连接焊盘和印刷基板10之间的间隔W设为是均匀的,但是不局限于此。各个装置侧连接焊盘和印刷基板10之间的间隔W也可以在规定的范围内偏移。所谓规定的范围,能够设定成在连接部30处不产生裂纹的程度。此外,在该限度中,对置面20S也可以与安装面10S不完全平行。
(F)尽管在上述实施方式中,通过在基板侧隔离焊盘12b上不涂敷膏状焊锡40,使装置侧隔离焊盘与基板侧隔离焊盘12b机械性隔离,但是不局限于此。例如,即使通过在装置侧隔离焊盘上不设置隔离球22b,也能够使装置侧隔离焊盘与基板侧隔离焊盘12b机械性隔离。
这样,显然,本发明包含在这里没有记载的各种各样的实施方式等。因此,本发明的技术范围仅由根据上述的说明而由与合适的技术方案范围相关的发明确定事项来决定。
工业实用性
根据本实施方式,由于能够提供可抑制焊锡焊不良的电路基板及其制造方法,因此在电子设备领域中是有用的。
附图符号说明:
10印刷基板
10S安装面
11基板主体
12多个基板侧焊盘
12a基板侧连接焊盘
12b基板侧隔离焊盘
20半导体装置
20S对置面
21封装基板
22多个焊锡球
22a连接球
22b隔离球
23多个装置侧焊盘
23R实际焊盘
23D虚设焊盘
23D1第1虚设焊盘
23D2第2虚设焊盘
23半导体元件
23多个装置侧焊盘
24半导体元件
25第1内插布线
26第2内插布线
27电线
28电极部
29外装体
30连接部
30a熔合体
40膏状焊锡
A、B交点
C垂线
Claims (11)
1.一种电路基板,包括:
印刷基板;以及
半导体装置,其被安装在所述印刷基板上且具有以规定的基准点为基准而被非对称地配置的多个装置侧焊盘,
所述多个装置侧焊盘包括:借助焊锡而与所述印刷基板机械性连接的多个装置侧连接焊盘;和与所述印刷基板机械性隔离的装置侧隔离焊盘。
2.根据权利要求1记载的电路基板,其特征在于,
所述半导体装置具有与所述装置侧隔离焊盘连接、且与所述印刷基板机械性隔离的焊锡球。
3.根据权利要求1或者2记载的电路基板,其特征在于,
所述半导体装置具有半导体元件
所述装置侧隔离焊盘是与所述半导体元件电隔离的虚设焊盘。
4.根据权利要求1到3的任何一项记载的电路基板,其特征在于,
所述多个装置侧焊盘各自与所述印刷基板之间的间隔是大致均匀的。
5.根据权利要求1到4的任何一项记载的电路基板,其特征在于,
所述印刷基板具有安装所述半导体装置的安装面,
所述半导体装置具有与所述印刷安装面对置的对置面,
所述对置面是与所述安装面大致平行的。
6.根据权利要求1到5的任何一项记载的电路基板,其特征在于,
所述多个装置侧连接焊盘被配置为:以所述规定的基准点为基准的点对称。
7.根据权利要求1到6的任何一项记载的电路基板,其特征在于,
所述半导体装置具有半导体元件,
所述多个装置侧连接焊盘包括:与所述半导体元件电连接的实际焊盘;和与所述半导体元件电隔离的虚设焊盘,
所述装置侧隔离焊盘与所述半导体元件电隔离。
8.根据权利要求1到6的任何一项记载的电路基板,其特征在于,
所述多个装置侧连接焊盘包括:与所述半导体元件电连接的实际焊盘;和与所述半导体元件电隔离的虚设焊盘,
所述装置侧隔离焊盘与所述半导体元件电连接。
9.一种电路基板的制造方法,包括:
涂敷工序,在设置于印刷基板上且以规定基准点为基准而被非对称地配置的多个基板侧焊盘的一部分、即多个基板侧连接焊盘上,涂敷膏状焊锡;以及
接合工序,通过将被设置于半导体装置上且在与所述多个基板侧焊盘对应的多个装置侧焊盘上所形成的焊锡球和在所述多个基板侧连接焊盘上所涂敷的所述膏状焊锡进行熔合固化,从而将所述多个基板侧连接焊盘与所述多个装置侧焊盘的一部分进行接合。
10.根据权利要求9记载的电路基板的制造方法,其特征在于,
在所述涂敷工序中,在所述多个基板侧焊盘当中与所述多个基板侧连接焊盘不同的基板侧焊盘上,不涂敷膏状焊锡。
11.根据权利要求9或者10记载的电路基板的制造方法,其特征在于,
在所述接合工序中,在所述焊锡球进行熔化和固化收缩时,以经过所述半导体装置的重心且平行于与所述半导体装置具有的所述印刷基板对置的对置面的轴线为基准,来平衡所述多个装置侧焊盘各自因所述焊锡而被拉向所述印刷基板侧的力的力矩。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010176990 | 2010-08-06 | ||
JP2010-176990 | 2010-08-06 | ||
PCT/JP2010/007354 WO2012017507A1 (ja) | 2010-08-06 | 2010-12-20 | 回路基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102959699A true CN102959699A (zh) | 2013-03-06 |
CN102959699B CN102959699B (zh) | 2015-12-09 |
Family
ID=45559039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201080067544.XA Expired - Fee Related CN102959699B (zh) | 2010-08-06 | 2010-12-20 | 电路基板及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9198284B2 (zh) |
JP (1) | JP5870303B2 (zh) |
CN (1) | CN102959699B (zh) |
WO (1) | WO2012017507A1 (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108711272A (zh) * | 2018-05-28 | 2018-10-26 | 上海理工大学 | 一种基于NB-IoT的物体倾覆预警系统 |
WO2019024058A1 (zh) * | 2017-08-03 | 2019-02-07 | 华为技术有限公司 | 一种栅格阵列封装模块及终端 |
CN116056321A (zh) * | 2022-08-05 | 2023-05-02 | 荣耀终端有限公司 | 电路板、电路板组件和电子设备 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103889149B (zh) | 2012-12-21 | 2017-07-14 | 华为终端有限公司 | 电子装置和栅格阵列模块 |
US9171798B2 (en) * | 2013-01-25 | 2015-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for transmission lines in packages |
ES2565548B1 (es) * | 2014-09-03 | 2017-01-25 | Ontech Security, Sl | Sensor de campos electrostáticos y sistema de seguridad en ambientes industriales |
KR102339899B1 (ko) * | 2014-12-12 | 2021-12-15 | 삼성전자주식회사 | 반도체 패키지, 모듈 기판 및 이를 포함하는 반도체 패키지 모듈 |
KR102377472B1 (ko) * | 2015-03-10 | 2022-03-23 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
US11812562B2 (en) * | 2021-08-30 | 2023-11-07 | International Business Machines Corporation | Creating a standoff for a low-profile component without adding a process step |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5726502A (en) * | 1996-04-26 | 1998-03-10 | Motorola, Inc. | Bumped semiconductor device with alignment features and method for making the same |
JP2003110055A (ja) * | 2001-09-28 | 2003-04-11 | Mitsumi Electric Co Ltd | 表面実装型半導体パッケージ |
CN1411045A (zh) * | 2001-09-25 | 2003-04-16 | 三菱电机株式会社 | 半导体装置 |
JP2005108996A (ja) * | 2003-09-29 | 2005-04-21 | Seiko Epson Corp | パッケージic、実装構造体、実装構造体を搭載した電気光学装置、および電気光学装置を搭載した電子機器 |
CN1742371A (zh) * | 2003-01-30 | 2006-03-01 | 高通股份有限公司 | 具有未电连接的焊锡球的区域阵列封装 |
US20080169561A1 (en) * | 2007-01-12 | 2008-07-17 | Oki Electric Industry Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3458925A (en) * | 1966-01-20 | 1969-08-05 | Ibm | Method of forming solder mounds on substrates |
US3871014A (en) * | 1969-08-14 | 1975-03-11 | Ibm | Flip chip module with non-uniform solder wettable areas on the substrate |
US5157480A (en) * | 1991-02-06 | 1992-10-20 | Motorola, Inc. | Semiconductor device having dual electrical contact sites |
US5186383A (en) * | 1991-10-02 | 1993-02-16 | Motorola, Inc. | Method for forming solder bump interconnections to a solder-plated circuit trace |
US5269453A (en) * | 1992-04-02 | 1993-12-14 | Motorola, Inc. | Low temperature method for forming solder bump interconnections to a plated circuit trace |
US5465152A (en) * | 1994-06-03 | 1995-11-07 | Robotic Vision Systems, Inc. | Method for coplanarity inspection of package or substrate warpage for ball grid arrays, column arrays, and similar structures |
TW303427B (zh) * | 1994-06-10 | 1997-04-21 | Sony Co Ltd | |
JP3310499B2 (ja) * | 1995-08-01 | 2002-08-05 | 富士通株式会社 | 半導体装置 |
JPH09306954A (ja) * | 1996-05-20 | 1997-11-28 | Hitachi Ltd | 半導体装置及びその実装方法並びに実装構造体 |
US5859474A (en) * | 1997-04-23 | 1999-01-12 | Lsi Logic Corporation | Reflow ball grid array assembly |
JPH1174407A (ja) * | 1997-08-29 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置 |
JPH11132737A (ja) | 1997-10-29 | 1999-05-21 | Juki Corp | 画像処理方法 |
GB2344550A (en) * | 1998-12-09 | 2000-06-14 | Ibm | Pad design for electronic package |
JP3437107B2 (ja) | 1999-01-27 | 2003-08-18 | シャープ株式会社 | 樹脂封止型半導体装置 |
US6222277B1 (en) * | 1999-06-23 | 2001-04-24 | Emc Corporation | Non-collapsing interconnection for semiconductor devices |
US6781245B2 (en) * | 2001-01-08 | 2004-08-24 | Siliconware Precision Industries Co., Ltd. | Array structure of solder balls able to control collapse |
JP3978369B2 (ja) * | 2002-05-20 | 2007-09-19 | アルプス電気株式会社 | 高周波モジュールの取付構造 |
JP3657246B2 (ja) | 2002-07-29 | 2005-06-08 | Necエレクトロニクス株式会社 | 半導体装置 |
US6762495B1 (en) | 2003-01-30 | 2004-07-13 | Qualcomm Incorporated | Area array package with non-electrically connected solder balls |
DE10341206A1 (de) * | 2003-09-04 | 2005-04-14 | Infineon Technologies Ag | Anordnung zur Verbesserung der Zuverlässigkeit von BGA-Lötverbindungen |
JP2005166794A (ja) * | 2003-12-01 | 2005-06-23 | Ricoh Co Ltd | 部品パッケージとプリント配線基板および電子機器 |
US7109583B2 (en) * | 2004-05-06 | 2006-09-19 | Endwave Corporation | Mounting with auxiliary bumps |
JP4401253B2 (ja) | 2004-06-30 | 2010-01-20 | Necエレクトロニクス株式会社 | 電子部品用パッケージ及びそれを用いた半導体装置 |
JP2006222374A (ja) * | 2005-02-14 | 2006-08-24 | Fuji Film Microdevices Co Ltd | 半導体チップ |
JP2006294670A (ja) | 2005-04-06 | 2006-10-26 | Renesas Technology Corp | 半導体装置の製造方法 |
KR100702969B1 (ko) * | 2005-04-19 | 2007-04-03 | 삼성전자주식회사 | 더미 솔더 볼을 갖는 bga형 반도체 칩 패키지의 기판 실장 구조 |
JP2006344824A (ja) | 2005-06-09 | 2006-12-21 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
TWI366902B (en) * | 2007-02-16 | 2012-06-21 | Taiwan Tft Lcd Ass | Bump structure on a substrate |
EP2141972B1 (en) | 2007-05-02 | 2014-04-02 | Murata Manufacturing Co. Ltd. | Component-incorporating module and its manufacturing method |
US7855397B2 (en) * | 2007-09-14 | 2010-12-21 | Nextreme Thermal Solutions, Inc. | Electronic assemblies providing active side heat pumping |
US8525333B2 (en) | 2008-03-17 | 2013-09-03 | Renesas Electronics Corporation | Electronic device and manufacturing method therefor |
US7989959B1 (en) * | 2009-01-29 | 2011-08-02 | Xilinx, Inc. | Method of forming stacked-die integrated circuit |
US8093708B2 (en) * | 2009-07-06 | 2012-01-10 | Sony Ericsson Mobile Communications Ab | Semiconductor package having non-uniform contact arrangement |
KR20130010359A (ko) * | 2011-07-18 | 2013-01-28 | 삼성전자주식회사 | 반도체 장치용 기판 및 그를 포함한 반도체 장치 |
-
2010
- 2010-12-20 WO PCT/JP2010/007354 patent/WO2012017507A1/ja active Application Filing
- 2010-12-20 CN CN201080067544.XA patent/CN102959699B/zh not_active Expired - Fee Related
- 2010-12-20 JP JP2012527480A patent/JP5870303B2/ja not_active Expired - Fee Related
- 2010-12-20 US US13/809,186 patent/US9198284B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5726502A (en) * | 1996-04-26 | 1998-03-10 | Motorola, Inc. | Bumped semiconductor device with alignment features and method for making the same |
CN1411045A (zh) * | 2001-09-25 | 2003-04-16 | 三菱电机株式会社 | 半导体装置 |
JP2003110055A (ja) * | 2001-09-28 | 2003-04-11 | Mitsumi Electric Co Ltd | 表面実装型半導体パッケージ |
CN1742371A (zh) * | 2003-01-30 | 2006-03-01 | 高通股份有限公司 | 具有未电连接的焊锡球的区域阵列封装 |
JP2005108996A (ja) * | 2003-09-29 | 2005-04-21 | Seiko Epson Corp | パッケージic、実装構造体、実装構造体を搭載した電気光学装置、および電気光学装置を搭載した電子機器 |
US20080169561A1 (en) * | 2007-01-12 | 2008-07-17 | Oki Electric Industry Co., Ltd. | Semiconductor device and manufacturing method thereof |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019024058A1 (zh) * | 2017-08-03 | 2019-02-07 | 华为技术有限公司 | 一种栅格阵列封装模块及终端 |
CN108711272A (zh) * | 2018-05-28 | 2018-10-26 | 上海理工大学 | 一种基于NB-IoT的物体倾覆预警系统 |
CN116056321A (zh) * | 2022-08-05 | 2023-05-02 | 荣耀终端有限公司 | 电路板、电路板组件和电子设备 |
CN116056321B (zh) * | 2022-08-05 | 2023-10-20 | 荣耀终端有限公司 | 电路板、电路板组件和电子设备 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2012017507A1 (ja) | 2013-09-19 |
JP5870303B2 (ja) | 2016-02-24 |
CN102959699B (zh) | 2015-12-09 |
US20130107484A1 (en) | 2013-05-02 |
US9198284B2 (en) | 2015-11-24 |
WO2012017507A1 (ja) | 2012-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102959699A (zh) | 电路基板及其制造方法 | |
US8368195B2 (en) | Semiconductor device including arrangement to control connection height and alignment between a plurity of stacked semiconductor chips | |
CN102301469A (zh) | 具有焊球和管脚的集成电路附接结构 | |
CN103219299A (zh) | 集成电路封装组件及其形成方法 | |
CN102157479A (zh) | 半导体装置及其制造方法 | |
CN109390306A (zh) | 电子封装件 | |
US20080064232A1 (en) | Integrated device | |
JP2014216650A (ja) | 電気システム及びそのコアモジュール | |
CN108231701A (zh) | 无线封装模块及其制作方法 | |
KR20140113281A (ko) | 패키지 온 패키지 구조물 및 이의 형성 방법 | |
US9041171B2 (en) | Programmable interposer with conductive particles | |
CN104934379B (zh) | 封装堆栈结构及其制法 | |
CN104733415B (zh) | 半导体封装件及其制法 | |
JP4168331B2 (ja) | 半導体装置及びその製造方法 | |
CN110164781A (zh) | 电子封装件的制法 | |
US10833050B1 (en) | Interposer, electronic substrate, and method for producing electronic substrate | |
US10660216B1 (en) | Method of manufacturing electronic board and mounting sheet | |
JP4606376B2 (ja) | 半導体装置 | |
CN101996974B (zh) | 球栅阵列印刷电路板、其封装结构及其工艺 | |
CN101459151A (zh) | 焊接基板、采用该焊接基板的电子封装构造及其封装方法 | |
US9165915B2 (en) | Flip-chip hybridization of microelectronic components using suspended fusible resistive connection elements | |
KR101261926B1 (ko) | 볼 그리드 어레이 반도체패키지의 솔더링 방법 | |
KR20100120869A (ko) | 칩 적층형 패키지 및 그 제조방법 | |
TWI435426B (zh) | 半導體立體封裝構造 | |
JP2020088367A (ja) | 電子基板の製造方法、複合シート、および電子基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20151209 Termination date: 20161220 |
|
CF01 | Termination of patent right due to non-payment of annual fee |