CN102569351A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN102569351A
CN102569351A CN2011104620457A CN201110462045A CN102569351A CN 102569351 A CN102569351 A CN 102569351A CN 2011104620457 A CN2011104620457 A CN 2011104620457A CN 201110462045 A CN201110462045 A CN 201110462045A CN 102569351 A CN102569351 A CN 102569351A
Authority
CN
China
Prior art keywords
district
pair
film
oxide semiconductor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011104620457A
Other languages
English (en)
Inventor
山崎舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to CN201810449776.XA priority Critical patent/CN108321091A/zh
Publication of CN102569351A publication Critical patent/CN102569351A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种不容易因微型化而产生电特性变动的半导体装置。本发明的一个方式是一种半导体装置，包括：包括第一区、与第一区的侧面接触的一对第二区、与一对第二区的侧面接触的一对第三区的氧化物半导体膜；设置在氧化物半导体膜上的栅极绝缘膜；以及栅极绝缘膜上的与第一区接触的第一电极，其中，第一区为CAAC氧化物半导体区，一对第二区及一对第三区为包含掺杂物的非晶氧化物半导体区，一对第三区的掺杂浓度比一对第二区的掺杂浓度高。

Description

半导体装置及其制造方法
技术领域
所公开的本发明涉及一种使用氧化物半导体的半导体装置及其制造方法。
注意，在本说明书中，半导体装置是指能够利用半导体特性而发挥作用的所有装置。本说明书中的晶体管是半导体装置，包括该晶体管的电光装置、半导体电路及电子设备都包括在半导体装置中。
背景技术
用于以液晶显示装置或发光显示装置为代表的大部分的平板显示器的晶体管由形成在玻璃衬底上的非晶硅、单晶硅或多晶硅等硅半导体构成。此外，使用该硅半导体的晶体管被用于集成电路(IC)等。
将呈现半导体特性的金属氧化物用于晶体管代替上述硅半导体的技术受到瞩目。注意，在本说明书中，将呈现半导体特性的金属氧化物称为氧化物半导体。
例如，公开了作为氧化物半导体使用氧化锌、In-Ga-Zn-O类氧化物制造晶体管，将该晶体管用于显示装置的像素的开关元件等的技术(参照专利文献1及专利文献2)。
另外，公开了在使用氧化物半导体的晶体管中，通过在源区及漏区与源电极及漏电极之间作为缓冲层设置含氮的导电性高的氧化物半导体，来降低氧化物半导体与源电极及漏电极之间的接触电阻的技术(参照专利文献3)。
此外，公开了作为自对准地形成使用氧化物半导体的晶体管的源区及漏区的方法，使氧化物半导体表面露出，进行氩等离子体处理，而降低该露出的部分的氧化物半导体的电阻率的方法(参照专利文献1)。
然而，当使用该方法时，通过使氧化物半导体表面露出，进行氩等离子体处理，来对成为源区及漏区的部分的氧化物半导体也同时进行蚀刻，而源区及漏区薄层化(参照非专利文献1的图8)。其结果是源区及漏区的电阻增大，而且因薄层化引起的过蚀刻产生的不良品的概率也增大。
在用于对氧化物半导体进行的等离子体处理的离子种类的原子半径大时该现象变得显著。
在氧化物半导体层的厚度充分厚时不成为问题，但是在将沟道长度设定为200nm以下时，在防止短沟道效应上要求将成为沟道的部分的氧化物半导体层的厚度设定为20nm以下，优选为10nm以下。在使用这样薄的氧化物半导体层时，使用上述那样的等离子处理不是优选的。
[专利文献1]日本专利申请公开2007-123861号公报
[专利文献2]日本专利申请公开2007-96055号公报
[专利文献3]日本专利申请公开2010-135774号公报
[非专利文献1]
S.Jeon et al.“180nm Gate Length Amorphous InGaZnO Thin FilmTransistor for High Density Image Sensor Application”，IEDM Tech.Dig.，p.504，2010.
在使用晶体管的集成电路中，为了集成化需要晶体管的微型化。
在晶体管的微型化中，极端缩短沟道长度的晶体管发生阈值电压的降低等电特性变动。该现象被称为短沟道效应，抑制该短沟道效应是晶体管的微型化上的课题之一。
已知在室温下与使用硅形成的晶体管相比，尤其是使用氧化物半导体的晶体管的截止电流小，这可认为是因为因热激发而产生的载流子少，即载流子密度小。
发明内容
本发明的一个方式的目的是提供一种不容易因微型化而产生电特性的变动的半导体装置。
解决上述课题的方法是在使用氧化物半导体的晶体管中在包括沟道形成区的氧化物半导体膜中设置包含掺杂物的区域。详细而言，在包括沟道形成区的氧化物半导体膜中设置两处包含掺杂物的一对非晶区，各个区域的掺杂浓度设有差异。由此，由于在该氧化物半导体膜的漏区中的电场可以缓和施加到该沟道形成区的电场，所以可以抑制短沟道效应。此外，在本说明书中，掺杂物是指添加到包含沟道形成区的氧化物半导体膜的元素的总称。
此外，沟道形成区的氧化物半导体为非单晶，详细而言，该沟道形成区包含晶体部分，其中在从垂直于该非单晶的ab面的方向看时具有三角形或六角形或正三角形、正六角形的原子排列，并且从垂直于c轴的方向看时金属原子排列为层状或者金属原子和氧原子排列为层状。此外，在本说明书中，该晶体部分被称为c轴取向晶体，具有该c轴取向晶体的氧化物半导体被称为CAAC氧化物半导体(CAAC-OS：c-axis aligned crystalline oxide semiconductor)。另外，通过使该沟道形成区为CAAC氧化物半导体区，可以抑制因可见光或紫外光的照射而导致的晶体管的电特性变动，而可以提高半导体装置的可靠性。
于是，本发明的一个方式是一种半导体装置，该半导体装置包括：包括第一区、与第一区的侧面接触的一对第二区以及与一对第二区的侧面接触的一对第三区的氧化物半导体膜；设置在氧化物半导体膜上的栅极绝缘膜；以及栅极绝缘膜上的重叠于第一区的第一电极，其中，第一区为CAAC氧化物半导体区，一对第二区及一对第三区为包含掺杂物的非晶氧化物半导体区，一对第三区的掺杂浓度比一对第二区的掺杂浓度高。
上述氧化物半导体膜优选为包含选自In、Ga、Sn及Zn中的两种以上的元素的氧化物半导体膜。
上述半导体装置中具有与一对第三区电连接的第二电极及第三电极。
一对第二区及一对第三区可以通过穿过栅极绝缘膜及在第一电极的侧面设置的侧壁绝缘膜而添加掺杂物来自对准地形成。换言之，通过设置侧壁绝缘膜，可以使一对第二区为所添加的掺杂物量少的区域(在本说明书中称为低浓度区)。并且，可以使一对第三区为被掺杂的掺杂物量多的区域(在本说明书中称为高浓度区)。此外，通过设置侧壁绝缘膜，可以将一对第二区形成在用作沟道形成区的第一区与用作源区及漏区的一对第三区之间。
添加到一对第二区及一对第三区的掺杂物为氢或选自稀有气体中的一种以上的元素，包含在一对第二区及一对第三区中的掺杂浓度优选为1×1019atoms/cm3以上且1×1022atoms/cm3以下。再者，一对第二区的掺杂浓度更优选为5×1018atoms/cm3以上且小于5×1019atoms/cm3，且一对第三区的掺杂浓度更优选为5×1019atoms/cm3以上且1×1022atoms/cm3以下。
此外，在本发明的一个方式的半导体装置中，第二电极及第三电极既可以采用与一对第三区的上表面接触的方式，又可以采用与一对第三区的下表面接触的方式。
形成栅极绝缘膜的范围根据侧壁绝缘膜的形成方法变化。具体而言，有形成栅极绝缘膜的范围在第一区、第二区及第三区上的方式或只在第一区上的方式。
在作为侧壁绝缘膜使用氮化物绝缘体膜，且作为栅极绝缘膜使用氧化物绝缘体膜时，通过该氮化物绝缘体及该氧化物绝缘体的蚀刻选择比，该栅极绝缘膜用作形成侧壁绝缘膜时的蚀刻停止膜，可以抑制对与该栅极绝缘膜的下表面接触的氧化物半导体膜的过蚀刻。其结果是，本结构的半导体装置具有该栅极绝缘膜残留在第一区、一对第二区及一对第三区上的结构。
此外，在作为侧壁绝缘膜及栅极绝缘膜都使用氧化物绝缘体膜时，利用该氧化物绝缘体膜及第一电极的蚀刻选择比，可以蚀刻设置在一对第二区及一对第三区上的该栅极绝缘膜。其结果是，本结构的半导体装置具有在第一区上残留有该栅极绝缘膜的结构。
用来形成作为本发明的一个方式的晶体管的低浓度区及高浓度区的掺杂物的添加可以使用离子掺杂法或离子注入法等。再者，在包含添加的掺杂物的气体气氛中产生等离子体代替离子掺杂法或离子注入法，可以通过对被添加物进行等离子体处理来添加掺杂物。
此外，在作为掺杂物使用稀有气体等的原子半径大的元素，使用上述等离子体处理来添加时，优选在栅极绝缘膜覆盖氧化物半导体膜的状态(栅极绝缘膜设置在第一区、一对第二区及一对第三区上的状态)下进行。原因是，在晶体管的制造工序中，若在氧化物半导体膜露出的状态下进行上述等离子体处理，则有可能蚀刻氧化物半导体膜中的成为一对第三区的部分而薄膜化。
通过上述方式，可以防止氧化物半导体膜的成为高浓度区的部分的蚀刻，抑制高浓度区的薄膜化。而且，也可以保持氧化物半导体膜与栅极绝缘膜之间的界面的清洁，从而可以提高晶体管的电特性及可靠性。
根据本发明的一个方式，可以提供一种电特性及可靠性良好且容易进行微型化的使用氧化物半导体的半导体装置。
附图说明
图1A和图1B是示出作为本发明的一个方式的半导体装置的一个例子的俯视图及截面图；
图2A至图2C是示出作为本发明的一个方式的半导体装置的制造方法的图；
图3A至图3E是示出作为本发明的一个方式的半导体装置的制造方法的图；
图4A和图4B是示出作为本发明的一个方式的半导体装置的一个例子的俯视图及截面图；
图5A至图5E是示出作为本发明的一个方式的半导体装置的制造方法的图；
图6A和图6B是示出作为本发明的一个方式的半导体装置的一个例子的俯视图及截面图；
图7A至图7E是示出作为本发明的一个方式的半导体装置的制造方法的图；
图8A和图8B是说明氧化物半导体、氧化物半导体及金属材料的带结构的图；
图9A至图9D是示出作为本发明的一个方式的半导体装置的一个例子的截面图；
图10A和图10B是示出作为本发明的一个方式的电阻元件的一个例子的截面图；
图11A和图11B是示出本发明的一个方式的电路图的一个例子；
图12是示出本发明的一个方式的电路图的一个例子；
图13A和图13B是示出本发明的一个方式的电路图的一个例子；
图14A和图14B是示出本发明的一个方式的电路图的一个例子；
图15A至图15C是示出CPU的具体例子的框图及其一部分的电路图。
附图标记说明
100晶体管；101衬底；102基底绝缘膜；103氧化物半导体膜；105第一区；107a第二区；107b第二区；109a第三区；109b第三区；111栅极绝缘膜；113第一电极；115侧壁绝缘膜；115a侧壁绝缘膜；115b侧壁绝缘膜；117层间绝缘膜；119a第二电极；119b第三电极；116a开口部；116b开口部；130氧化物半导体膜；132岛状的氧化物半导体膜；140氧化物半导体膜；114绝缘膜；150掺杂物；200晶体管；201衬底；202基底绝缘膜；203氧化物半导体膜；205第一区；207a第二区；207b第二区；209a第三区；209b第三区；211栅极绝缘膜；212导电膜；213第一电极；215侧壁绝缘膜；215a侧壁绝缘膜；215b侧壁绝缘膜；217层间绝缘膜；219a第二电极；219b第三电极；216a开口部；216b开口部；210绝缘膜；214绝缘膜；300晶体管；301衬底；302基底绝缘膜；303氧化物半导体膜；305第一区；307a第二区；307b第二区；309a第三区；309b第三区；311栅极绝缘膜；313第一电极；314绝缘膜；315侧壁绝缘膜；315a侧壁绝缘膜；315b侧壁绝缘膜；317层间绝缘膜；319a第二电极；319b第三电极；340氧化物半导体膜；400晶体管；401衬底；402基底绝缘膜；403氧化物半导体膜；405第一区；407a第二区；407b第二区；409a第三区；409b第三区；410a第四区；410b第四区；411栅极绝缘膜；413第一电极；415a侧壁绝缘膜；415b侧壁绝缘膜；419a第二电极；419b第三电极；420绝缘膜；500晶体管；600晶体管；601衬底；602基底绝缘膜；603氧化物半导体膜；604a导电膜；604b导电膜；606绝缘膜；610电阻元件；1100存储单元；1110存储单元阵列；1111驱动电路；1112读出电路；1113驱动电路；1120存储单元阵列；1130存储单元；1131晶体管；1132电容元件；1140存储单元阵列；1141开关元件；1142存储元件；1143存储元件群；1150存储单元；1151晶体管；1152晶体管；1153晶体管；1154晶体管；1155晶体管；1156晶体管；1160晶体管；1161晶体管；1162晶体管；1163晶体管；1164晶体管；1170存储单元；1171晶体管；1172晶体管；1173电容元件；1180存储单元；1181晶体管；1182晶体管；1183电容元件；1189ROM接口；1190衬底；1191ALU；1192ALU控制器；1193指令译码器；1194中断控制器；1195定时控制器；1196寄存器；1197寄存器控制器；1198总线接口；1199ROM。
具体实施方式
参照附图详细说明本发明的实施方式。但是，所属技术领域的普通技术人员可以很容易地理解一个事实就是，本发明不局限于以下的说明，其方式及详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅局限在以下所示的实施方式所记载的内容中。另外，在以下说明的本发明的结构中，在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。
另外，在本说明书所说明的每个附图中，每个结构的大小、膜的厚度或区域为了清晰可见而有时被夸大。因此，不一定局限于其尺度。
另外，在本说明书中使用的“第一”、“第二”、“第三”等是用于避免构成要素的混淆而附加的，并不意味着对个数的限定。因此，也可以将“第一”适当地调换为“第二”或“第三”等来进行说明。
当在电路工作中改变电流流向时等，“源极”与“漏极”的功能有时彼此互换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
实施方式1
在本实施方式中，参照图1A至图3E说明本发明的一个方式的晶体管的结构及制造方法。
<晶体管100的结构及特征>
图1A是晶体管100的平面图。此外，为方便起见，在图1A中不图示基底绝缘膜102、栅极绝缘膜111及层间绝缘膜117。
在图1A中，在氧化物半导体膜103上设置有第一电极113及设置在第一电极113的侧面的侧壁绝缘膜115。第二电极119a及第三电极119b通过开口部116a、116b设置在氧化物半导体膜103的一对第三区109a、109b上。此外，第二电极119a及第三电极119b与一对第三区109a、109b的上表面接触。晶体管100为顶栅结构顶接触型晶体管。
图1B是晶体管100中的A-B间的截面图。在图1B中，在衬底101上设置有基底绝缘膜102，在基底绝缘膜102上设置有包括第一区105、一对第二区107a、107b及一对第三区109a、109b的氧化物半导体膜103。一对第二区107a、107b与第一区105的侧面接触地设置。一对第三区109a、109b与一对第二区107a、107b的侧面接触地设置。
在氧化物半导体膜103上设置有栅极绝缘膜111。在栅极绝缘膜111上设置有重叠于第一区105的第一电极113。第一电极113的侧面与侧壁绝缘膜115a、115b(侧壁绝缘膜115)接触地设置。
在栅极绝缘膜111、第一电极113及侧壁绝缘膜115a、115b上设置有层间绝缘膜117。
第二电极119a及第三电极119b通过设置在栅极绝缘膜111及层间绝缘膜117中的开口部116a、116b与一对第三区109a、109b接触地设置。此外，栅极绝缘膜111与第一区105、一对第二区107a、107b及一对第三区109a、109b接触。
第二电极119a及第三电极119b的端部的形状可以为渐窄的形状，但是第一电极113的端部的形状优选为垂直的形状。通过第一电极113的端部的形状为垂直的形状，在该第一电极113上形成成为侧壁绝缘膜115(侧壁绝缘膜115a、115b)的绝缘膜，进行各向异性高的蚀刻，从而可以形成侧壁绝缘膜115(侧壁绝缘膜115a、115b)。
此外，之后详细说明，在图1A及图1B中一对第二区107a、107b相当于氧化物半导体膜103与侧壁绝缘膜115重叠的区域。侧壁绝缘膜115(侧壁绝缘膜115a、115b)与第一电极113的侧面及栅极绝缘膜111接触的区域以外的至少一部分也可以具有弯曲形状。
包括第一区105、一对第二区107a、107b及一对第三区109a、109b的氧化物半导体膜103为包括选自In、Ga、Sn及Zn中的两种以上的元素的金属氧化物。此外，该金属氧化物的带隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。像这样，通过使用带隙宽的金属氧化物，可以降低晶体管100的截止电流。
在晶体管100中，第一区105用作沟道形成区。
第一区105为上述CAAC氧化物半导体区。虽然CAAC氧化物半导体不是单晶，但是也不只由非晶形成。另外，虽然CAAC氧化物半导体包括晶化部分(晶体部分)，但是有时不能明确辨别一个晶体部分与其他晶体部分的边界。也可以用氮取代包含在CAAC氧化物半导体中的氧的一部分。另外，构成CAAC氧化物半导体的各晶体部分的c轴也可以在固定的方向上(例如，垂直于支撑CAAC氧化物半导体的衬底面或CAAC氧化物半导体膜的表面或膜面、界面等的方向)一致。或者，构成CAAC氧化物半导体的各晶体部分的ab面的法线也可以朝向固定的方向(例如，垂直于支撑CAAC氧化物半导体的衬底面或CAAC氧化物半导体膜的表面或膜面、界面等的方向)。CAAC氧化物半导体取决于其组成等成为导体、半导体或绝缘体。另外，CAAC氧化物半导体根据其组成等而呈现对可见光的透明性或不透明性。作为CAAC氧化物半导体的例子，可以举出一种材料，即从垂直于所形成的表面、被形成的衬底面或界面的方向观察时确认到三角形或六角形的原子排列，并且在观察其形成截面时确认到金属原子或金属原子及氧原子(或氮原子)的层状排列。
此外，第一区105的氢浓度为1×1020atoms/cm3以下，优选为1×1019atoms/cm3以下，更优选为1×1018atoms/cm3以下。沟道形成区即第一区105为CAAC氧化物半导体区，且氢浓度被降低的晶体管100在光照射前后及BT(栅极偏压温度)应力测试前后由于阈值电压的变动小，所以具有稳定的电特性，从而可以说是可靠性高的晶体管。
一对第二区107a、107b及一对第三区109a、109b的导电率为10S/cm以上且1000S/cm以下，优选为100S/cm以上且1000S/cm以下。此外，一对第三区109a、109b的导电率比一对第二区107a、107b的导电率高。注意，若导电率太低，则晶体管100的导通电流降低。
此外，一对第二区107a、107b及一对第三区109a、109b为包含掺杂物的非晶区。作为一对第二区107a、107b及一对第三区109a、109b的掺杂物，添加有氢或选自稀有气体中的一种以上的元素。
通过增加一对第二区107a、107b及一对第三区109a、109b的掺杂浓度，可以增加载流子密度，但是若过度增加掺杂浓度，则掺杂物阻挡载流子的迁移，而降低一对第二区107a、107b及一对第三区109a、109b的导电性。
因此，一对第二区107a、107b及一对第三区109a、109b的掺杂浓度优选为5×1018atoms/cm3以上且1×1022atoms/cm3以下。再者，一对第三区109a、109b的掺杂浓度比一对第二区107a、107b的掺杂浓度高。具体而言，一对第二区107a、107b的掺杂浓度为5×1018atoms/cm3以上且小于5×1019atoms/cm3，一对第三区109a、109b的掺杂浓度优选为5×1019atoms/cm3以上且1×1022atoms/cm3以下。此外，这些掺杂浓度的差异由于在晶体管100中设置有侧壁绝缘膜115(侧壁绝缘膜115a、115b)，所以在添加掺杂物的工序中自对准地形成。
一对第三区109a、109b用作晶体管100的源区及漏区。晶体管100在沟道形成区即第一区105的两端设置掺杂浓度有差异的非晶区(低浓度区及高浓度区)，从而可以缓和施加到沟道形成区即第一区105的电场。详细而言，通过在沟道形成区即第一区105的两端设置低浓度区即一对第二区107a、107b及高浓度区即一对第三区109a、109b，晶体管100显示几乎不产生在第一区105形成的沟道中的带端的弯曲的效果。因此，通过设置一对第二区107a、107b及一对第三区109a、109b，可以抑制短沟道效应。
<晶体管100的制造方法>
接着，参照图2A至图2C以及图3A至图3E说明晶体管100的制造方法。
在衬底101上形成基底绝缘膜102。基底绝缘膜102可以通过溅射法、CVD法、涂敷法等形成。此外，对基底绝缘膜102的厚度没有限制，但是基底绝缘膜102的厚度优选为50nm以上。
尽管对衬底101的材质等没有很大的限制，但是该衬底至少需要具有能够承受之后的热处理程度的耐热性。例如，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等作为衬底101。另外，也可以应用硅或碳化硅等的单晶半导体衬底、多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等，并且也可以将在这些衬底上设置有半导体元件的衬底用作衬底101。
此外，作为衬底101，也可以使用柔性衬底。当在柔性衬底上设置晶体管时，既可以直接在柔性衬底上制造晶体管，又可以在其他衬底上制造晶体管之后，剥离其并转置到柔性衬底。注意，为了剥离晶体管并转置到柔性衬底，优选在上述其他衬底与晶体管之间形成容易进行剥离的区域。
基底绝缘膜102除了防止来自衬底101的杂质(例如，Li或Na等碱金属等)的扩散之外还防止因为在晶体管100的制造工序中的蚀刻工序而蚀刻衬底101。
此外，作为基底绝缘膜102，使用选自氧化硅膜、氧化镓膜、氧化铝膜等氧化物绝缘膜或氮化硅膜、氮化铝膜等氮化物绝缘膜或氧氮化硅膜、氧氮化铝膜、氮氧化硅膜中的绝缘膜的单层结构或这些的叠层结构。此外，基底绝缘膜102优选与氧化物半导体膜103接触的部分包含氧。
在使用溅射法形成基底绝缘膜102时，使用硅靶材、石英靶材、铝靶材或氧化铝靶材等，在含氧的气氛中形成即可。在气氛气体中的氧的比率占气氛气体整体的6体积％以上。优选为50体积％以上。通过提高气氛气体中的氧气体的比率，可以形成通过加热释放氧的绝缘膜。
优选尽量去除靶材中的氢。具体而言，通过使用OH基为100ppm以下，优选为10ppm以下，更优选为1ppm以下的氧化物靶材，从而降低基底绝缘膜102中的氢浓度，可以提高晶体管100的电特性及可靠性。例如，熔融石英易于使OH基为10ppm以下，且其成本低，因此是优选的。当然，也可以使用OH基浓度低的合成石英的靶材。
再者，在晶体管100的制造中，由于Li或Na等碱金属为杂质，所以优选含量少。在作为衬底101使用包含碱金属等杂质的玻璃衬底时，为了防止碱金属的进入，作为基底绝缘膜102优选形成上述氮化物绝缘膜，再者，优选在上述氮化物绝缘膜上层叠上述氧化物绝缘膜。
在此，氧氮化硅是指在其组成上氧含量多于氮含量，例如，包含50原子％以上且70原子％以下的氧、0.5原子％以上且15原子％以下的氮、25原子％以上且35原子％以下的硅以及0原子％以上且10原子％以下的氢。另外，氮氧化硅膜是指在其组成上氮含量多于氧含量，例如，包含5原子％以上且30原子％以下的氧、20原子％以上且55原子％以下的氮、25原子％以上且35原子％以下的硅、10原子％以上且25原子％以下的氢。但是，上述范围是为当利用卢瑟福背散射光谱法(RBS：Rutherford Backscattering Spectrometry)或氢前方散射法(HFS：Hydrogen Forward Scattering)来测定时的范围。此外，构成元素的含量比率取其总计不超过100原子％的值。
此外，基底绝缘膜102优选在与氧化物半导体膜103接触的部分包含氧，作为基底绝缘膜102也可以使用通过加热释放氧的绝缘膜。注意，“通过加热释放氧”是指当利用TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析时，换算为氧原子的氧的释放量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上。
以下，说明通过TDS分析将氧的释放量换算为氧原子而定量的方法。
进行TDS分析时的气体的释放量与光谱的积分值成正比。因此，根据绝缘膜的光谱的积分值与标准样品的基准值的比，能够计算出气体的释放量。标准样品的基准值是指包含既定的原子的样品的、相对于光谱的积分值的原子密度的比例。
例如，根据作为标准样品含有既定的密度的氢的硅片的TDS分析结果以及绝缘膜的TDS分析结果，来自绝缘膜中的氧分子的释放量(NO2)可以通过算式1来求得。在此，假设通过TDS分析而获得的质量数32且检测出的所有谱均来自氧分子。作为质量数32的有CH3OH，但由于存在的可能性低，所以在此不考虑。此外，关于包含氧原子的同位素的质量数17的氧原子及质量数18的氧原子的氧分子，由于自然界中存在的比率极低，所以不考虑。
[算式1]
NO2＝NH2/SH2×SO2×α(算式1)
NH2是将从标准样品脱离的氢分子换算成密度而获得的值。SH2是通过TDS来分析标准样品时的谱的积分值。在此，标准样品的基准值是NH2/SH2。SO2是通过TDS来分析绝缘膜时的谱的积分值。α是影响TDS分析中的谱强度的系数。至于算式1的细节，可以参照日本专利申请公开平6-275697公报。注意，上述氧的释放量的数值使用由电子科学株式会社制造的热脱附谱装置EMD-WA1000S/W、作为标准样品使用包含1×1016atoms/cm3的氢原子的硅片来测量。
此外，在TDS分析中，氧的一部分作为氧原子检测出。氧分子和氧原子的比率可以根据氧分子的离子化率算出。此外，由于上述α包含氧分子的离子化率，所以通过评价氧分子的释放量，可以估计氧原子的释放量。
此外，NO2为氧分子的释放量。在绝缘膜中，换算成氧原子时的氧的释放量为氧分子的释放量的2倍。
作为通过加热释放氧的绝缘膜的一个例子，有氧过剩的氧化硅(SiOX(X＞2))。在氧过剩的氧化硅(SiOX(X＞2))中，每单位体积中包含多于硅原子数的2倍的氧原子。每单位体积的硅原子数及氧原子数为通过卢瑟福背散射光谱法来测定的值。
通过作为基底绝缘膜102使用通过加热释放氧的绝缘膜，从而对氧化物半导体膜103供应氧，可以降低基底绝缘膜102与氧化物半导体膜103之间的界面态(界面準位)。因此，可以抑制起因于晶体管100的工作而产生的电荷等被俘获到基底绝缘膜102与氧化物半导体膜103之间的界面，而可以使晶体管100为电特性的劣化少的晶体管。
再者，有时起因于氧化物半导体膜103的氧缺陷产生电荷。一般而言，氧化物半导体中的氧缺陷的一部分成为施主而产生作为载流子的电子。换言之，在晶体管100中，氧化物半导体膜103的氧缺陷的一部分成为施主而产生载流子即电子，从而晶体管100的阈值电压向负方向变动。而且，在氧化物半导体膜103中，在氧化物半导体膜103与基底绝缘膜102之间的界面附近产生的氧缺陷中容易产生该电子的生成。通过氧从基底绝缘膜102充分释放到氧化物半导体膜103，可以补充使阈值电压向负方向变动的氧化物半导体膜103的氧缺陷。
即，通过作为基底绝缘膜102使用通过加热释放氧的绝缘膜，降低氧化物半导体膜103与基底绝缘膜102之间的界面态以及氧化物半导体膜103的氧缺陷，可以减少氧化物半导体膜103与基底绝缘膜102之间的界面的电荷俘获的影响。
接着，在基底绝缘膜102上形成氧化物半导体膜103。
具体而言，形成膜整体为CAAC氧化物半导体膜的氧化物半导体膜140，然后通过对氧化物半导体膜140添加掺杂物来形成一对第二区107a、107b及一对第三区109a、109b，而形成氧化物半导体膜103。以下，说明在添加掺杂物形成一对第二区107a、107b及一对第三区109a、109b之前的CAAC氧化物半导体膜即氧化物半导体膜140的制造方法。
作为CAAC氧化物半导体膜的氧化物半导体膜140的制造方法有两种方法。
一个方法是在形成氧化物半导体时边加热衬底边形成氧化物半导体的方法(为方便起见，该方法称为1步法)，而另一个方法是分两次形成氧化物半导体而进行两次加热处理来制造的方法(为方便起见，该方法称为2步法)。
首先，说明使用1步法形成氧化物半导体膜140的方法。
首先，使用在形成氧化物半导体膜103时说明的氧化物半导体材料，通过溅射法边加热形成有基底绝缘膜102的衬底101边形成氧化物半导体膜。此外，从方便起见，将在本工序中形成的氧化物半导体膜称为氧化物半导体膜130。将加热衬底101的温度设定为200℃以上且400℃以下，优选设定为250℃以上且350℃以下。氧化物半导体膜130以1nm以上且50nm以下的厚度形成即可。
在此，以下详细说明形成氧化物半导体膜130的溅射装置。
形成氧化物半导体膜130的处理室的泄漏率优选为1×10-10Pa·m3/秒以下，由此在通过溅射法形成时，可以降低杂质混入到膜中的情况。
为了降低泄漏率，除了外部泄漏以外还需要降低内部泄漏。外部泄漏是指由于微小的孔或密封不良等从真空系统的外部流入气体。内部泄漏起因于从真空系统内的阀等的隔板的泄漏或从内部的构件的释放气体。为了使泄漏率为1×10-10Pa·m3/秒以下，需要从外部泄漏及内部泄漏两方面采取对策。
为了减少外部泄漏，使用金属垫片密封处理室的关闭部分即可。作为金属垫片优选使用由氟化铁、氧化铝或氧化铬覆盖的金属材料。金属垫片与O形环相比密接性高，可以减少外部泄漏。此外，通过使用由氟化铁、氧化铝或氧化铬等利用钝化而覆盖的金属材料，可以抑制从金属垫片产生的含氢的释放气体，且可以减少内部泄漏。
用作处理室的内壁的构件也可以使用含氢的释放气体少的铝、铬、钛、锆、镍或钒或者使用这些元素覆盖含铁、铬及镍等的至少一种的合金材料的构件。含铁、铬及镍等的至少一种的合金材料具有刚性，耐热且适合于加工。在此，为了使处理室的内壁的表面积小，通过使用抛光等降低该构件的表面凹凸，可以减少释放气体。或者，该构件也可以由氟化铁、氧化铝或氧化铬等钝化物覆盖。
再者，在处理室中引入气氛气体之前，优选设置气氛气体的精制器。此时，将从精制器到处理室的配管的长度设定为5m以下，优选为1m以下。通过将配管的长度设定为5m以下或1m以下，可以根据配管的长度减少来自配管的释放气体的影响。
可以适当地组合粗真空泵如干燥泵等以及高真空泵如溅射离子泵、涡轮分子泵及低温泵等而进行处理室的排气。涡轮分子泵在大分子的排气方面优秀，但是对氢和水的排气能力低。从而，组合对水的排气能力高的低温泵和对氢的排气能力高的溅射离子泵而使用是有效果的。
存在于处理室的内的吸附物虽然因为吸附于内壁不会影响到处理室的压力，但是却会成为从处理室排气时的气体释放的原因。因此，虽然泄漏率和排气速度之间没有关联，但是重要的是：使用排气能力高的泵，尽量使存在于处理室的吸附物脱离，以预先实现排气。另外，为了促进吸附物的脱离，也可以焙烤处理室。通过进行焙烤可以使吸附物的脱离速度提高10倍左右。可以在100℃以上且450℃以下进行焙烤。此时，一边导入惰性气体一边去除吸附物，这样可以使仅靠排气不容易脱离的水等的脱离速度得到进一步的提高。
在溅射法中，用来产生等离子体的电源装置可以适当地使用RF电源装置、AC电源装置、DC电源装置等。
在使用溅射法形成氧化物半导体膜130时，作为靶材可以使用含有锌的金属氧化物靶材。此外，也可以使用含有选自铟、镓、锡及锌中的两种以上的元素的金属氧化物靶材。作为该靶材，例如可以使用如下靶材：四元类金属氧化物诸如In-Sn-Ga-Zn类金属氧化物；三元类金属氧化物诸如In-Ga-Zn类金属氧化物、In-Sn-Zn类金属氧化物、In-Al-Zn类金属氧化物、Sn-Ga-Zn类金属氧化物、Al-Ga-Zn类金属氧化物、Sn-Al-Zn类金属氧化物、In-Hf-Zn类金属氧化物、In-La-Zn类金属氧化物、In-Ce-Zn类金属氧化物、In-Pr-Zn类金属氧化物、In-Nd-Zn类金属氧化物、In-Sm-Zn类金属氧化物、In-Eu-Zn类金属氧化物、In-Gd-Zn类金属氧化物、In-Tb-Zn类金属氧化物、In-Dy-Zn类金属氧化物、In-Ho-Zn类金属氧化物、In-Er-Zn类金属氧化物、In-Tm-Zn类金属氧化物、In-Yb-Zn类金属氧化物、In-Lu-Zn类金属氧化物；二元类金属氧化物诸如In-Zn类金属氧化物、Sn-Zn类金属氧化物、In-Ga类金属氧化物；或者包含铟、锡或锌等的一元类金属氧化物等。
作为靶材的一个例子，包含In、Ga及Zn的金属氧化物靶材(In-Ga-Zn类金属氧化物)具有组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶1[摩尔数比]。另外，还可以使用组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比]的靶材、组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶4[摩尔数比]的靶材或组成比为In2O3∶Ga2O3∶ZnO＝2∶1∶8[摩尔数比]的靶材。
此外，气氛气体适当地使用稀有气体(典型的是氩)气氛、氧气氛、稀有气体及氧的混合气体。此外，作为气氛气体，优选使用氢、水、羟基或氢化物等杂质被去除的高纯度气体。
通过使用上述溅射装置，可以形成降低氢的混入的氧化物半导体膜130。
此外，也可以在真空下连续形成基底绝缘膜102及氧化物半导体膜130。例如，也可以在通过热处理或等离子体处理去除衬底101表面的含氢的杂质之后，不暴露于大气地形成基底绝缘膜102，接着不暴露于大气地形成氧化物半导体膜130。通过上述步骤，减少衬底101表面的含氢的杂质，并且，可以抑制在衬底101与基底绝缘膜102之间的界面、基底绝缘膜102与氧化物半导体膜130之间的界面附着大气成分。其结果是，可以制造电特性良好且可靠性高的晶体管100。
接着，通过进行第一光刻工序，在氧化物半导体膜130上形成抗蚀剂掩模。使用该抗蚀剂掩模，在第一蚀刻工序中进行加工而形成岛状的氧化物半导体膜132。此外，该抗蚀剂掩模除了光刻工序之外还可以适当地使用喷墨法、印刷法等。
在第一蚀刻工序中，优选进行蚀刻以使岛状的氧化物半导体膜132的端部成为渐窄的形状。通过岛状的氧化物半导体膜132的端部形成为渐窄的形状，可以提高之后形成的栅极绝缘膜111的覆盖性。在使用光刻工序时，通过边使抗蚀剂掩模退缩边蚀刻可以将岛状的氧化物半导体膜132的端部形成为渐窄的形状。
第一蚀刻工序既可以应用干蚀刻或湿蚀刻，又可以组合两者来进行。作为进行湿蚀刻的蚀刻液，可以使用磷酸、醋酸及硝酸的混合溶液、过氧化氢氨水(31重量％过氧化氢溶液∶28重量％氨水∶水＝5∶2∶2(体积比))等。此外，也可以使用ITO07N(由日本关东化学株式会社制造)。
作为用于干蚀刻的蚀刻气体，优选使用包含氯的气体(氯类气体，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化硅(SiCl4)、四氯化碳(CCl4)等)。
另外，还可以使用含有氟的气体(氟类气体，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氢(HBr)、氧(O2)、或对上述气体添加了氦(He)或氩(Ar)等的稀有气体的气体等。
作为干蚀刻，可以使用平行平板RIE(Reactive Ion Etching：反应离子蚀刻)法或ICP(Inductively Coupled Plasma：感应耦合等离子体)蚀刻法。适当地调节蚀刻条件(施加到线圈形电极的电力量、施加到衬底侧的电极的电力量、衬底侧的电极温度等)，以便加工为所希望的形状。
在形成氧化物半导体膜132之后进行加热处理，而形成氧化物半导体膜140。将加热处理的温度设定为150℃以上且650℃以下，优选为250℃以上且450℃以下，在氧化性气氛或惰性气氛下进行加热处理。在此，氧化气氛是指含有10ppm以上的氧、臭氧、氧化氮等氧化气体的气氛。此外，惰性气氛是指上述氧化气体小于10ppm，还填充有氮或稀有气体的气氛。将处理时间设定为3分钟至24小时。处理时间越长可以形成晶体区的比率比非晶区多的氧化物半导体膜，但是由于超过24小时的热处理导致产率的降低，因此不是优选的。此外，该加热处理也可以在形成氧化物半导体膜132之后形成栅极绝缘膜111再进行。
上述加热处理在从氧化物半导体膜132释放氢的同时，将包含在基底绝缘膜102中的氧的一部分扩散到氧化物半导体膜132、基底绝缘膜102中的氧化物半导体膜132的界面附近。
对用于加热处理的加热处理装置没有特别的限制，也可以具备利用来自电阻发热体等发热体的热传导或热辐射来加热被处理物的装置。例如，可以使用电炉或如GRTA(Gas Rapid Thermal Anneal：气体快速热退火)装置、LRTA(Lamp Rapid Thermal Anneal：灯快速热退火)装置等的RTA(Rapid Thermal Anneal：快速热退火)装置。LRTA装置是利用从灯如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等发出的光(电磁波)的辐射来加热被处理物的装置。GRTA装置是使用高温的气体进行加热处理的装置。
在此，说明使用2步法形成氧化物半导体膜140的方法。
形成第一氧化物半导体膜，在氮、氧、稀有气体或干燥空气的气氛下，进行400℃以上且750℃以下的第一加热处理。通过该第一加热处理，在包括第一氧化物半导体膜的表面的区域形成具有晶体区的第一晶体氧化物半导体膜。然后，形成比该第一氧化物半导体膜厚的第二氧化物半导体膜，进行400℃以上且750℃以下的第二加热处理，以该第一晶体氧化物半导体膜为晶体生长的晶种，向上方进行晶体生长，使第二氧化物半导体膜整体晶化(形成第二晶体氧化物半导体膜)。通过将上述步骤形成的第一晶体氧化物半导体膜及第二晶体氧化物半导体膜用作氧化物半导体膜130，进行上述第一光刻工序及上述第一蚀刻工序，形成氧化物半导体膜132，通过在1步法中说明的形成氧化物半导体膜132之后进行的加热处理，可以形成氧化物半导体膜140。此外，用于第一加热处理及第二加热处理的加热处理装置使用用于1步法中说明的氧化物半导体膜132形成之后进行的加热处理的加热处理装置中的任一种。
接着，在氧化物半导体膜140上形成栅极绝缘膜111、第一电极113(参照图3A)。栅极绝缘膜111可以与基底绝缘膜102同样地形成。将栅极绝缘膜111的厚度优选设定为1nm以上且300nm以下，更优选为5nm以上且50nm以下。
栅极绝缘膜111可以使用选自氧化硅膜、氧化镓膜、氧化铝膜、氮化硅膜、氧氮化硅膜、氧氮化铝膜以及氮氧化硅膜中绝缘膜的单层结构或它们的叠层结构。在栅极绝缘膜111中，也优选在与氧化物半导体膜103接触的部分包含氧。此外，也可以使用通过加热释放氧的绝缘膜。作为栅极绝缘膜111，通过使用通过加热释放氧的绝缘膜，可以修复产生在氧化物半导体膜103中的缺陷，可以抑制晶体管100的电特性的劣化。
此外，可以使用氧化铪、氧化钇、硅酸铪(HfSixOy(x＞0、y＞0))、添加有氮的硅酸铪(HfSixOyNz(x＞0、y＞0、z＞0))、铝酸铪(HfAlxOy(x＞0、y＞0))等的high-k材料。high-k材料由于介电常数高，所以例如在具有与将氧化硅膜用于栅极绝缘膜时相同的栅极绝缘膜电容的情况下，可以在物理上将栅极绝缘膜形成得较厚。因此，可以减少栅极泄漏电流。此外，作为栅极绝缘膜111，既可以使用该high-k材料作为单层结构，又可以使用与上述绝缘膜的叠层结构。
第一电极113通过溅射法使用上述导电材料形成导电膜。通过进行第二光刻工序，在该导电膜上形成抗蚀剂掩模之后，使用该抗蚀剂掩模在第二蚀刻工序中加工，形成第一电极113。对第一电极113的厚度没有特别的限制，可以根据使用的导电材料的电阻或制造工序所需要的时间适当地决定。
此外，成为栅极绝缘膜111及第一电极113的导电膜优选不暴露于大气地连续形成。
第一电极113作为导电材料使用由铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨构成的单体金属或以这些元素为主要成分的合金的单层结构或叠层结构。例如，有如下结构：包含硅的铝膜的单层结构；在铝膜上层叠钛膜的两层结构；在钨膜上层叠钛膜的两层结构；在铜-镁-铝合金膜上层叠铜膜的两层结构；钛膜、在该钛膜上重叠铝膜、在其上形成钛膜的三层结构等。此外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。此外，第一电极113也用作布线。
此外，在第一电极113与栅极绝缘膜111之间优选设置含氮的In-Ga-Zn-O膜、含氮的In-Sn-O膜、含氮的In-Ga-O膜、含氮的In-Zn-O膜、含氮的Sn-O膜、含氮的In-O膜、金属氮化膜(InN、ZnN等)。这些膜具有5eV，优选具有5.5eV以上的功函数，在晶体管100的电特性中，可以将阈值电压设定为正值，可以使晶体管100为所谓的常截止晶体管。例如，在使用含氮的In-Ga-Zn-O膜时，使用至少比氧化物半导体膜140高的氮浓度，具体而言，7原子％以上的In-Ga-Zn-O膜。
接着，形成侧壁绝缘膜115a、115b。侧壁绝缘膜115(包括侧壁绝缘膜115a、115b)使用在形成基底绝缘膜102及栅极绝缘膜111时说明的绝缘膜的任一种形成。
晶体管100在第一区105、一对第二区107a、107b及一对第三区109a、109b的任一区域均设置有栅极绝缘膜111。为了实现这种结构，使栅极绝缘膜111及侧壁绝缘膜115(包括侧壁绝缘膜115a、115b)为蚀刻速率不同的绝缘膜即可。通过采用这种结构，在形成侧壁绝缘膜115时，可以将栅极绝缘膜111用作蚀刻停止膜。通过将栅极绝缘膜111用作蚀刻停止膜，可以抑制对氧化物半导体膜140的过剩的蚀刻。再者，也可以容易检测出形成侧壁绝缘膜115时的蚀刻终点(end point)。此外，通过将侧壁绝缘膜111用作蚀刻停止膜，可以容易控制侧壁绝缘膜115的宽度(图1B中的侧壁绝缘膜115a、115b与栅极绝缘膜111接触的宽度)。作为低浓度区的一对第二区107a、107b的范围对应于侧壁绝缘膜115的宽度(图1B中的侧壁绝缘膜115a、115b与栅极绝缘膜111接触的宽度)而决定。通过扩大该低浓度区的范围，相应地可以缓和施加到用作沟道形成区的第一区105的电场。
首先，在栅极绝缘膜111及第一电极113上形成成为侧壁绝缘膜115a、115b的绝缘膜114(参照图3B)。绝缘膜114可以与基底绝缘膜102同样地形成，并为上述列举的绝缘膜的任一种。对绝缘膜114的厚度没有特别的限制，通过对绝缘膜114进行第三蚀刻工序，形成侧壁绝缘膜115a、115b(参照图3C)。第三蚀刻工序为各向异性高的蚀刻，通过对绝缘膜114进行各向异性高的蚀刻，可以自对准地形成侧壁绝缘膜115a、115b。在此，作为各向异性高的蚀刻，优选使用干蚀刻，例如，作为蚀刻气体，三氟甲烷(CHF3)、八氟环丁烷(C4F8)、四氟化碳(CF4)等的含氟的气体，也可以添加氦(He)或氩(Ar)等稀有气体或氢(H2)。再者，作为干蚀刻，优选使用对衬底施加高频电压的反应离子蚀刻法(RIE法)。
此外，一对第二区107a、107b的掺杂浓度对应于侧壁绝缘膜115a、115b的厚度，因此为使一对第二区107a、107b的掺杂浓度成为上述值，决定侧壁绝缘膜115a、115b的厚度，还决定第一电极113的厚度即可。此外，在此侧壁绝缘膜115a、115b的厚度是指从与栅极绝缘膜111接触的面到与第一电极113接触的面的最顶部。
此外，低浓度区的一对第二区107a、107b的范围对应于侧壁绝缘膜115的宽度(在此，图1B的侧壁绝缘膜115a、115b与栅极绝缘膜111接触的宽度)而决定。再者，由于侧壁绝缘膜115的宽度对应于第一电极113的厚度，所以以一对第二区107a、107b的范围成为所希望的范围的方式决定第一电极113的厚度即可。
接着，对氧化物半导体膜140进行添加掺杂物150的处理，形成氧化物半导体膜103(参照图3D)。
添加的掺杂物150为氢或选自稀有元素中任一种的一种以上的元素。此外，作为对氧化物半导体膜140添加掺杂物150的方法，可以使用离子掺杂法或离子注入法。通过使用离子掺杂法或离子注入法，容易控制掺杂物150的添加深度(添加区域)，可以将掺杂物150精度良好地添加到氧化物半导体膜140。此外，在通过离子掺杂法或离子注入法添加掺杂物150时，也可以边加热衬底101边进行。再者，代替离子掺杂法或离子注入法，也可以在含所添加掺杂物的气体气氛中产生等离子体，对被添加物进行等离子体处理而添加掺杂物。
氢在氧化物半导体膜140中用作电子提供体(施主)，使氧化物半导体膜140N型化。此外，稀有气体元素在氧化物半导体膜140中产生缺陷，使氧化物半导体膜140N型化。此外，氢容易扩散，若氢扩散到作为沟道形成区的第一区105，则晶体管特性有可能劣化。因此，作为掺杂物150优选使用稀有气体元素。
此外，将稀有气体等原子半径大的元素用作掺杂物150，在使用上述等离子体处理添加该元素时，优选采用栅极绝缘膜设置在第一区、一对第二区、一对第三区上的方式。例如，晶体管100采用成为源区及漏区的一对第三区109a、109b露出的方式，通过进行上述等离子体处理，有可能氧化物半导体膜140的成为一对第三区109a、109b的部分被蚀刻，从而薄膜化。通过在将栅极绝缘膜111设置在第一区105、一对第二区107a、107b及一对第三区109a、109b上的状态下进行蚀刻，栅极绝缘膜111防止成为氧化物半导体膜140的一对第三区109a、109b的部分的蚀刻，可以抑制薄膜化。并且，由于也可以将氧化物半导体膜103与栅极绝缘膜111之间的界面保持清洁，所以可以提高晶体管100的电特性及可靠性。
在对氧化物半导体膜140添加掺杂物150时，掺杂物150穿过栅极绝缘膜111及侧壁绝缘膜115a、115b添加到氧化物半导体膜140。此外，关于添加在氧化物半导体膜140中的掺杂物150的量，与只穿过栅极绝缘膜111而被添加的区域相比，穿过栅极绝缘膜111及侧壁绝缘膜115a、115b而被添加的区域的添加量少。从而，自对准地形成一对第二区107a、107b及一对第三区109a、109b(参照图3E)。此外，掺杂物150不添加到氧化物半导体膜140中的与第一电极113重叠的区域。
再者，一对第二区107a、107b及一对第三区109a、109b，由于掺杂物150的添加的损伤其晶体性降低而成为非晶区。此外，通过调节添加掺杂物150的量等，降低损伤的量，可以将一对第二区107a、107b及一对第三区109a、109b形成为不会成为完全的非晶区。在此情况下，一对第二区107a、107b及一对第三区109a、109b至少成为比第一区105的非晶区的比率大的区域。
此外，也可以在添加掺杂物150之后进行加热处理。该加热处理可以与在形成氧化物半导体膜140时进行的加热处理同样地进行，但是优选在一对第二区107a、107b及一对第三区109a、109b不晶化的温度下进行。
此外，也可以多次进行对氧化物半导体膜140添加掺杂物150的处理。在多次进行对氧化物半导体膜140添加掺杂物150的处理时，掺杂物150既可以在多次中都使用相同的掺杂物，又可以在每次处理时改变掺杂物。例如，也可以在如图3A那样形成第一电极113之后，进行一次添加掺杂物150的处理(第一添加处理)，在形成侧壁绝缘膜115a、115b之后，再次进行添加掺杂物150的处理(第二添加处理)。第一添加处理和第二添加处理中的掺杂物150既可以为相同的元素，又可以为不同的元素。
接着，在栅极绝缘膜111、侧壁绝缘膜115a、115b及第一电极113上形成成为层间绝缘膜117的绝缘膜，对该绝缘膜及栅极绝缘膜111进行第三光刻工序及第四蚀刻工序，形成开口部116a、116b。第三光刻工序及第四蚀刻工序可以与第一光刻工序及第一蚀刻工序同样地进行。
层间绝缘膜117可以通过溅射法、CVD法等使用氧化硅膜、氧氮化硅膜、氮氧化硅膜或氮化硅膜形成。此时，作为层间绝缘膜117优选使用不通过加热释放氧的膜。这是为了不降低一对第二区107a、107b及一对第三区109a、109b的导电率。具体而言，可以通过CVD法以硅烷气体为主要材料从氧氮化气体、氮气体、氢气体及稀有气体选择适当的原料气体，混合它们而形成即可。此外，可以将衬底温度设定为300℃以上且550℃以下。通过使用CVD法，可以形成通过加热不容易释放氧的膜。
接着，形成通过开口部116a、116b与一对第三区109a、109b连接的第二电极119a及第三电极119b(参照图1B)。
第二电极119a及第三电极119b分别也用作布线，使用与在形成第一电极113时说明的材料相同的材料形成。
此外，由于在晶体管100中接触于第二电极119a及第三电极119b的一对第三区109a、109b为被添加掺杂物的导电率高的区域，所以可以降低第二电极119a、第三电极119b与一对第三区109a、109b之间的接触电阻，因此可以增大晶体管100的导通电流。
与第一电极113同样地使用上述导电材料形成导电膜，对该导电膜进行第四光刻工序及第五蚀刻工序来形成第二电极119a及第三电极119b。此外，第四光刻工序及第五蚀刻工序可以与第一光刻工序及第一蚀刻工序相同。
通过上述步骤，可以制造晶体管100。
像这样，在所公开的发明的一个方式中，可以解决微型化所导致的问题，其结果是可以使晶体管的尺寸充分地缩小。通过使晶体管的尺寸充分地缩小，半导体装置所占的面积缩小，半导体装置的取得个数增大。由此，可以抑制半导体装置的制造成本。另外，由于在保持同样功能的情况下将半导体装置小型化，所以当采用相同的尺寸时，可以实现功能进一步得到提高的半导体装置。另外，通过沟道长度的缩小也可以得到工作的高速化、低耗电量化等的效果。换言之，通过根据所公开的发明的一个方式实现使用氧化物半导体的晶体管的微型化，可以得到微型化带来的各种各样的效果。注意，本实施方式可以与其他实施方式适当地组合。
实施方式2
在本实施方式中说明其结构的一部分与实施方式1所示的晶体管100的结构不同的晶体管200。
<晶体管200的结构及特征>
晶体管200是与晶体管100的栅极绝缘膜111的形状不同的晶体管。
图4A是晶体管200的平面图。此外，为方便起见，在图4A中不图示基底绝缘膜202、栅极绝缘膜211及层间绝缘膜217。
在图4A中，在氧化物半导体膜203上设置有第一电极213及设置在第一电极213的侧面的侧壁绝缘膜215。第二电极219a及第三电极219b通过开口部216a、216b设置在氧化物半导体膜203的一对第三区209a、209b上。此外，第二电极219a及第三电极219b与第三区209a、209b的上表面接触。晶体管200为顶栅结构顶接触型晶体管。
图4B是晶体管200中的C-D间的截面图。在图4B中，在衬底201上设置有基底绝缘膜202，在基底绝缘膜202上设置有包括第一区205、一对第二区207a、207b及一对第三区209a、209b的氧化物半导体膜203。一对第二区207a、207b与第一区205的侧面接触地设置。一对第三区209a、209b与一对第二区207a、207b的侧面接触地设置。
在氧化物半导体膜203上设置有栅极绝缘膜211。栅极绝缘膜211与第一区205接触。在栅极绝缘膜211上设置有重叠于第一区205的第一电极213。第一电极213的侧面与侧壁绝缘膜215a、215b接触地设置。
第二电极219a及第三电极219b通过设置在第一电极213及侧壁绝缘膜215a、215b上的层间绝缘膜217的开口部216a、216b与一对第三区209a、209b上表面接触。
第二电极219a及第三电极219b的端部的形状也可以为渐窄的形状，而第一电极213的端部优选为垂直的形状。通过使第一电极213的端部成为垂直的形状，在第一电极213上形成成为侧壁绝缘膜215(侧壁绝缘膜215a、215b)的绝缘膜，进行各向异性高的蚀刻，从而可以形成侧壁绝缘膜215(侧壁绝缘膜215a、215b)。
此外，在图4A中，第二区207a、207b相当于氧化物半导体膜203与侧壁绝缘膜215重叠的区域。侧壁绝缘膜215与第一电极213的侧面及栅极绝缘膜211接触的区域以外的至少一部分具有弯曲形状。
在晶体管100中由于栅极绝缘膜111与第一区105、一对第二区107a、107b及一对第三区109a、109b接触，所以开口部116a、116b设置在栅极绝缘膜111及层间绝缘膜117中。但是，在晶体管200中由于栅极绝缘膜211只与第一区205接触，所以开口部216a、216b只设置在层间绝缘膜217中。
此外，在晶体管200中由于栅极绝缘膜211与第一区205接触，所以栅极绝缘膜211不沿着氧化物半导体膜203的形状(台阶差)覆盖。换言之，栅极绝缘膜211没有越过氧化物半导体膜203的台阶差的部分。由于栅极绝缘膜211没有越过氧化物半导体膜203的台阶差的部分，所以晶体管200可以降低起因于栅极绝缘膜211的泄漏电流，且提高栅极绝缘膜211的耐压性。由此，使栅极绝缘膜211减薄到将近5nm而使用也可以使晶体管工作。此外，通过使栅极绝缘膜211薄膜化，可以抑制短沟道效应，且提高晶体管的工作速度。
再者，在晶体管200中由于栅极绝缘膜211没有延伸超过台阶差的部分，所以几乎不产生在第一电极213与一对第二区207a、207b及一对第三区209a、209b之间的寄生电容。由此，晶体管200即使缩小沟道长度，也可以降低阈值电压的变动。
<晶体管200的制造方法>
接着，参照图2A至图2C及图5A至图5E说明晶体管200的制造方法。
在晶体管200的制造方法中的直到形成成为栅极绝缘膜211的绝缘膜210之前的工序(形成图2A至图2C的氧化物半导体膜140的工序)与晶体管100相同，所以可以参照实施方式1(参照图2A至图2C)。此外，衬底201及基底绝缘膜202可以采用与实施方式1所说明的衬底101及基底绝缘膜102相同的结构。
接着，在氧化物半导体膜140上形成绝缘膜210。绝缘膜210可以使用用于实施方式1的栅极绝缘膜111的材料形成。在绝缘膜210上形成成为第一电极213的导电膜212(参照图5A)。导电膜212可以使用用于实施方式1所说明的第一电极113的导电材料形成。此外，导电膜212的形成方法与实施方式1同样地利用溅射法即可。
此外，绝缘膜210及导电膜212优选不暴露于大气地连续形成。
通过加工绝缘膜210及导电膜212，形成栅极绝缘膜211及第一电极213。通过该加工，可以形成与晶体管100的栅极绝缘膜111的形状不同的栅极绝缘膜211。此外，绝缘膜210及导电膜212的加工可以适当地使用实施方式1所说明的光刻工序及蚀刻工序进行。栅极绝缘膜211的厚度可以根据实施方式1所说明的内容适当地决定。
接着，在氧化物半导体膜140、栅极绝缘膜211及第一电极213上形成成为侧壁绝缘膜215a、215b的绝缘膜214(参照图5B)。绝缘膜214使用可以用于实施方式1的基底绝缘膜102的材料形成。然后，通过加工绝缘膜214，形成侧壁绝缘膜215a、215b(参照图5C)。将绝缘膜214加工为侧壁绝缘膜215a、215b的方法可以与实施方式1所说明的将绝缘膜114加工为侧壁绝缘膜115a、115b的方法相同。
此外，侧壁绝缘膜215a、215b的厚度是指从与之后成为氧化物半导体膜203的氧化物半导体膜140接触的面到与第一电极213接触的面的最顶部。此外，之后形成的一对第二区207a、207b的掺杂浓度由于对应于侧壁绝缘膜215a、215b的厚度，所以以一对第二区207a、207b的掺杂浓度成为与实施方式1所说明的值的方式决定侧壁绝缘膜215a、215b的厚度，还决定第一电极213的厚度即可。
此外，低浓度区的一对第二区207a、207b的范围对应于侧壁绝缘膜215的宽度(在此，图4B的侧壁绝缘膜215a、215b与氧化物半导体膜203接触的宽度)而决定。在扩大低浓度区的范围时，相应地可以缓和施加到用作沟道形成区的第一区205的电场。由于侧壁绝缘膜215的宽度对应于第一电极213的厚度，所以以一对第二区207a、207b的范围成为所希望的范围的方式决定第一电极213的厚度即可。
接着，进行对氧化物半导体膜140添加掺杂物150的处理(参照图5D)。氧化物半导体膜140添加掺杂物150的处理与实施方式1同样地进行即可，通过此处的处理，形成第一区205、一对第二区207a、207b及一对第三区209a、209b(参照图5E)。此外，通过此处的处理形成的第一区205、一对第二区207a、207b及一对第三区209a、209b具有与实施方式1所说明的第一区105、一对第二区107a、107b及一对第三区109a、109b同样的结构。
再者，掺杂物150的添加也可以利用离子掺杂法或离子注入法等注入方法以外的方法而进行。例如，有在包含掺杂物的气体气氛中产生等离子体，对被添加物(在此，氧化物半导体膜140)照射该等离子体的等离子体处理。作为产生该等离子体的装置，可以使用干蚀刻装置、等离子体CVD装置、高密度等离子体CVD装置等。此外，该等离子体处理也可以边加热衬底201边进行。
如晶体管200那样，在氧化物半导体膜140中的成为一对第三区209a、209b的部分露出时，若利用等离子体处理作为掺杂物添加稀有气体元素，则有可能如实施方式1所说明成为一对第三区209a、209b的部分被蚀刻，而被薄膜化。由此，在成为一对第三区209a、209b的氧化物半导体膜140的部分露出时，作为掺杂物优选使用氢。
此外，对氧化物半导体膜140添加掺杂物150的处理可以与实施方式1同样地进行多次。
此外，在添加掺杂物150之后，也可以进行加热处理。该加热处理可以与在形成氧化物半导体膜140时进行的加热处理同样地进行，优选为一对第二区207a、207b及一对第三区209a、209b不晶化的温度。
接着，层间绝缘膜217、开口部216a、216b、第二电极219a及第三电极219b可以与实施方式1所说明的层间绝缘膜117、开口部116a、116b、第二电极119a及第三电极119b同样地形成。通过上述步骤，可以制造晶体管200(参照图4B)。
本实施方式所说明的晶体管200可以得到与实施方式1同样的效果。此外，本实施方式可以与其他实施方式适当地组合。
实施方式3
在本实施方式中说明其结构的一部分与上述实施方式所示的晶体管的结构不同的晶体管300。
<晶体管300的结构及特征>
晶体管300与晶体管200的不同之处在于：第二电极及第三电极与一对第三区接触的面不同。
图6A是晶体管300的平面图。此外，为方便起见，在图6A中不图示基底绝缘膜302、栅极绝缘膜311及层间绝缘膜317。
在图6A中，在氧化物半导体膜303上设置有第一电极313及设置在第一电极313的侧面的侧壁绝缘膜315。第二电极319a及第三电极319b与氧化物绝缘体膜303的第三区309a、309b的下表面接触。晶体管300为顶栅结构底接触型晶体管。
图6B是晶体管300中的E-F间的截面图。在图6B中，在衬底301上设置有基底绝缘膜302，在基底绝缘膜302上设置有包括第一区305、一对第二区307a、307b及一对第三区309a、309b的氧化物半导体膜303及第二电极319a、第三电极319b。一对第二区307a、307b与第一区305的侧面接触地设置。一对第三区309a、309b与一对第二区307a、307b的侧面接触地设置。
在氧化物半导体膜303上设置有栅极绝缘膜311。栅极绝缘膜311与第一区305接触。在栅极绝缘膜311上设置有重叠于第一区305的第一电极313。第一电极313的侧面与侧壁绝缘膜315a、315b接触地设置。
在栅极绝缘膜311、第一电极313及侧壁绝缘膜315a、315b上设置有侧壁绝缘膜317。
第二电极319a及第三电极319b的端部的形状也可以为渐窄的形状，而第一电极313的端部优选为垂直的形状。通过使第一电极313的端部成为垂直的形状，在第一电极313上形成成为侧壁绝缘膜315(侧壁绝缘膜315a、315b)的绝缘膜，进行各向异性高的蚀刻，可以形成侧壁绝缘膜315(侧壁绝缘膜315a、315b)。
此外，在图6A中，第二区307a、307b相当于氧化物半导体膜303与侧壁绝缘膜315重叠的区域。侧壁绝缘膜315与第一电极313的侧面及栅极绝缘膜311接触的区域以外的至少一部分具有弯曲形状。
此外，在晶体管300中由于栅极绝缘膜311与第一区305接触，所以栅极绝缘膜311不沿着氧化物半导体膜303的形状(台阶差)覆盖。换言之，栅极绝缘膜311没有越过氧化物半导体膜303的台阶差的部分。由于栅极绝缘膜311没有越过氧化物半导体膜303的台阶差的部分，所以晶体管300可以降低起因于栅极绝缘膜311的泄漏电流，且提高栅极绝缘膜311的耐压性。由此，使栅极绝缘膜311减薄到将近5nm而使用也可以使晶体管工作。此外，通过使栅极绝缘膜311薄膜化，可以抑制短沟道效应，且提高晶体管的工作速度。
再者，晶体管300由于没有栅极绝缘膜311的越过台阶差的部分，所以几乎不产生在第一电极313与一对第二区307a、307b及一对第三区309a、309b之间的寄生电容。由此，晶体管300即使缩小沟道长度，也可以降低阈值电压的变动。
此外，图6A和图6B所示的晶体管300具有栅极绝缘膜311设置在只与第一电极313接触的区域的方式，但是栅极绝缘膜311也可以与实施方式1同样地具有设置在第三区309a、309b(进而，第二电极319a及第三电极319b)上的方式。
<晶体管300的制造方法>
接着，参照图7A至图7E说明晶体管300的制造方法。
在衬底301上形成基底绝缘膜302，在基底绝缘膜302上形成成为第二电极319a及第三电极319b的导电膜，加工该导电膜，形成第二电极319a及第三电极319b。衬底301、基底绝缘膜302可以采用与实施方式1所说明的衬底101及基底绝缘膜102同样的结构。该导电膜使用用于实施方式1所说明的第二电极119a及第三电极119b的导电材料形成。此外，该导电膜的形成方法可以与实施方式1同样地利用溅射法。此外，该导电膜的加工可以适当地使用实施方式1所说明的光刻工序及蚀刻工序进行。
在基底绝缘膜302、第二电极319a及第三电极319b上形成氧化物半导体膜340(参照图7A)。氧化物半导体膜340可以与实施方式1所说明的氧化物半导体膜140同样地形成(参照图2A至图2C)。
接着，在第二电极319a、第三电极319b及氧化物半导体膜340上形成栅极绝缘膜311及第一电极313。首先，在氧化物半导体膜340上形成成为栅极绝缘膜311的绝缘膜。栅极绝缘膜311及第一电极313可以与实施方式2的栅极绝缘膜211及第一电极213同样地形成。
接着，在氧化物半导体膜340、栅极绝缘膜311及第一电极313上形成成为侧壁绝缘膜315a、315b的绝缘膜314(参照图7B)。绝缘膜314使用可以用于实施方式1的基底绝缘膜102的材料形成。然后，通过加工绝缘膜314，形成侧壁绝缘膜315a、315b(参照图7C)。将绝缘膜314加工为侧壁绝缘膜315a、315b的方法可以与实施方式1所说明的绝缘膜114加工为侧壁绝缘膜115a、115b的方法相同。
此外，侧壁绝缘膜315a、315b的厚度是指从与之后成为氧化物半导体膜303的氧化物半导体膜340接触的面到与第一电极313接触的面的最顶部。此外，之后形成的一对第二区307a、307b的掺杂浓度由于对应于侧壁绝缘膜315a、315b的厚度，所以以一对第二区307a、307b的掺杂浓度成为与实施方式1所说明的值的方式决定侧壁绝缘膜315a、315b的厚度，还决定第一电极313的厚度即可。
此外，低浓度区的一对第二区307a、307b的范围对应于侧壁绝缘膜315的宽度(在此，图6B的侧壁绝缘膜315a、315b与氧化物半导体膜340接触的宽度)而决定。通过扩大低浓度区的范围，相应地可以缓和施加到用作沟道形成区的第一区305的电场。由于侧壁绝缘膜315的宽度对应于第一电极313的厚度，所以以一对第二区307a、307b的范围成为所希望的范围的方式决定第一电极313的厚度即可。
接着，进行对氧化物半导体膜340添加掺杂物150的处理(参照图7D)。氧化物半导体膜340添加掺杂物150的处理与实施方式1同样地进行即可，通过此处的处理，形成第一区305、一对第二区307a、307b及一对第三区309a、309b(参照图7E)。此外，通过此处的处理形成的第一区305、一对第二区307a、307b及一对第三区309a、309b具有与实施方式1所说明的第一区105、一对第二区107a、107b及一对第三区109a、109b同样的结构。
再者，晶体管300与晶体管200同样在氧化物半导体膜340的一部分露出的状态下被添加掺杂物150。因此，作为掺杂物150的添加方法，可以与实施方式2同样地利用等离子体处理。此外，该等离子体处理与实施方式2所说明的等离子体处理同样。
如晶体管300那样，氧化物半导体膜340的成为一对第三区309a、309b的部分露出时，若作为掺杂物使用稀有气体元素，利用等离子体处理来添加，则有可能如实施方式1所说明成为一对第三区309a、309b的部分被蚀刻，从而被薄膜化。由此，在成为一对第三区309a、309b的氧化物半导体膜340的部分露出时，作为掺杂物优选使用氢。
此外，在栅极绝缘膜311与实施方式1同样地设置在第三区309a、309b(进而，第二电极319a及第三电极319b)上的方式的情况下，也可以对氧化物半导体膜340进行添加掺杂物150的处理。此时，掺杂物150穿过栅极绝缘膜311及侧壁绝缘膜315a、315b添加到氧化物半导体膜340。在此情况下，作为掺杂物150可以使用稀有气体元素而不发生问题。
此外，对氧化物半导体膜340添加掺杂物150的处理可以与实施方式1同样地进行多次。
此外，也可以在添加掺杂物150之后进行加热处理。该加热处理可以与在形成氧化物半导体膜340时进行的加热处理同样地进行，优选为一对第二区307a、307b及一对第三区309a、309b不晶化的温度。
接着，在第一电极313、第二电极319a、第三电极319b及侧壁绝缘膜315a、315b上与实施方式1所说明的层间绝缘膜117同样地形成层间绝缘膜317。通过上述步骤，可以制造晶体管300(参照图6B)。
本实施方式所说明的晶体管300可以得到与实施方式1同样的效果。此外，本实施方式可以与其他实施方式适当地组合。
实施方式4
在本实施方式中，在实施方式1至实施方式3所示的晶体管中，参照带图说明包含在氧化物半导体膜的第一区、一对第二区以及一对第三区的对晶体管的电特性的影响。此外，以图6A和图6B所示的晶体管300为例子说明。
图8A及图8B示出晶体管300(参照图6B)的G-H间的截面的能带图(示意图)。此外，图8B示出源区与漏区之间的电压为等电位(VD＝0V)的情况。晶体管300为具有包括第一区305(称为OS1)、一对第二区307a、307b(称为OS2)以及一对第三区309a、309b(称为OS3)的氧化物半导体膜303、第二电极319a及第三电极319b(称为metal)的晶体管。
晶体管300的沟道形成区由OS1形成，通过从膜中尽可能去除、脱离水分(包含氢)等杂质而被高纯度化，OS1由本征(I型)氧化物半导体、或无限近于本征的氧化物半导体形成。由此，费米能级(Ef)可以为与本征费米能级(Ei)相同的能级。
此外，晶体管300的低浓度区由OS2形成，源区及漏区由OS3形成。OS2及OS3与OS1同样地从膜中尽量去除、脱离水分(包含氢)等杂质而被高纯度化以成为本征(I型)或者无限近于本征的氧化物半导体，然后通过添加氢或选自稀有气体元素中的任一种的一种以上的掺杂物，用作施主或者产生氧缺陷。由此，OS2及OS3与OS1相比载流子密度高，费米能级的位置位于传导带附近。
图8A示出真空能级(称为Evac)、第一区305(称为OS1)、一对第二区307a、307b(称为OS2)、一对第三区309a、309b(称为OS3)、第二电极319a及第三电极319b(称为metal)的带结构的关系。在此，IP表示电离电位，Ea表示电子亲和力，Eg表示带隙，Wf表示功函数。此外，Ec表示导带的下端，Ev表示价电子带的上端，Ef表示费密能级。注意，关于各符号的末尾所示的附图标记，1表示OS1，2表示OS2，3表示OS3，m表示metal。在此，作为metal设想Wf_m为4.1eV(钛等)。
由于OS1为被高纯度化的氧化物半导体，载流子密度极低，所以Ef_1大致位于Ec和Ev的中央。此外，OS2及OS3为被添加掺杂物的载流子密度高的氧化物半导体，Ec_2与Ef_2大致一致，Ec_3与Ef_3大致一致。OS1、OS2及OS3所示的氧化物半导体的带隙(Eg)被认为是3.15eV，电子亲和力(Ea)被认为是4.3eV。
如图8B所示，在作为沟道形成区的OS1与作为低浓度区的OS2接触时，以OS1与OS2的费米能级一致的方式发生载流子的迁移，而OS1及OS2的带端弯曲。再者，在作为低浓度区的OS2与作为源区及漏区的OS3接触时，也以OS2与OS3的费米能级一致的方式发生载流子的迁移，而OS2及OS3的带端弯曲。再者，在作为源区及漏区的OS3与metal接触时，以OS3与metal的费米能级一致的方式发生载流子的迁移，而OS3的带端弯曲。
像这样，通过在成为沟道的OS1与成为第二电极319a及第三电极319b的metal之间形成载流子密度高且该载流子密度有差异的氧化物半导体的OS2及OS3，可以使氧化物半导体膜303与金属的接触为欧姆接触，还可以降低接触电阻。其结果是，可以增加晶体管300的导通电流。此外，由于可以使OS1的带端的弯曲小，所以可以降低晶体管300的短沟道效应。
实施方式5
在本实施方式中参照图9A至图9D说明与上述实施方式所示的晶体管不同的晶体管的例子。
图9A是晶体管400的截面图，而图9B是放大图9A的虚线部的图。
晶体管400的结构是如下结构。在衬底401上设置有基底绝缘膜402。在基底绝缘膜402上设置有包括第一区405、一对第二区407a、407b、一对第三区409a、409b以及一对第四区410a、410b的氧化物半导体膜403。在一对第四区410a、410b上设置有第二电极419a及第三电极419b。在第一区405、一对第二区407a、407b、一对第三区409a、409b、一对第四区410a、410b、第二电极419a及第三电极419b上设置有栅极绝缘膜411。第一电极413与第一区405重叠地设置在栅极绝缘膜411上。
晶体管400为顶栅结构顶接触型晶体管，并与晶体管100、晶体管200及晶体管300不同，设置有一对第四区410a、410b。
衬底401、基底绝缘膜402、第一区405、栅极绝缘膜411、第一电极413、第二电极419a及第三电极419b可以与实施方式1所说明的衬底101、基底绝缘膜102、第一区105、栅极绝缘膜111、第一电极113、第二电极119a及第三电极119b同样地形成。
作为沟道形成区的第一区405为实施方式1所说明的CAAC氧化物半导体区，一对第四区410a、410b也为实施方式1所说明的CAAC氧化物半导体区。一对第二区407a、407b及一对第三区409a、409b为包含掺杂物的非晶区，该掺杂物与实施方式1所说明的掺杂物同样。此外，一对第二区407a、407b的掺杂浓度与一对第三区409a、409b的掺杂浓度不同。一对第二区407a、407b及一对第三区409a、409b的掺杂浓度的范围为实施方式1所说明的掺杂浓度的范围。
在晶体管400中，在形成实施方式1所说明的氧化物半导体膜140之后，利用第一电极413、第二电极419a及第三电极419b，可以形成掺杂浓度不同的区域(第一区405、一对第二区407a、407b及一对第三区409a、409b、一对第四区410a、410b)。
由于第二电极419a及第三电极419b为渐窄的形状，所以形成一对第三区409a、409b。此外，通过减薄第二电极419a及第三电极419b的厚度，可以放大一对第三区409a、409b的范围。
此外，晶体管100、晶体管200及晶体管300是如下晶体管，即分别利用设置在各个晶体管中的第一电极及侧壁绝缘膜来形成掺杂浓度不同的区域(各个晶体管中的第一区、一对第二区以及一对第三区)。
如上所述，晶体管400由于隔着沟道形成区即第一区405设置掺杂浓度不同的一对第二区407a、407b及一对第三区409a、409b，可以缓和施加到沟道形成区即第一区405的电场，所以可以抑制短沟道效应。
此外，除了晶体管400以外作为与上述实施方式所示的晶体管不同的晶体管的例子说明晶体管500。
图9C是晶体管500的截面图，而图9D是放大图9C的虚线部的图。
晶体管500的结构是如下结构。在衬底401上设置有基底绝缘膜402。在基底绝缘膜402上设置有第一电极413及覆盖第一电极413的栅极绝缘膜411。在栅极绝缘膜411上设置有包括第一区405、一对第二区407a、407b、一对第三区409a、409b以及一对第四区410a、410b的氧化物半导体膜403。在一对第四区410a、410b上设置有第二电极419a及第三电极419b。在第一区405上设置有绝缘膜420。
晶体管500为底栅结构顶接触型晶体管，并与晶体管100、晶体管200及晶体管300不同，设置有一对第四区410a、410b。
衬底401、基底绝缘膜402、第一区405、栅极绝缘膜411、第一电极413、第二电极419a及第三电极419b可以与实施方式1所说明的衬底101、基底绝缘膜102、第一区105、栅极绝缘膜111、第一电极113、第二电极119a及第三电极119b同样地形成。此外，晶体管500由于为底栅结构，所以优选第一电极413与第二电极419a及第三电极419b同样地为渐窄的形状。通过使第一电极413为渐窄的形状，可以提高栅极绝缘膜411的覆盖性。
沟道形成区即第一区405为实施方式1所说明的CAAC氧化物半导体区，一对第四区410a、410b也为实施方式1所说明的CAAC氧化物半导体区。一对第二区407a、407b及一对第三区409a、409b为包含掺杂物的非晶区，该掺杂物与实施方式1所说明的掺杂物同样。此外，一对第二区407a、407b的掺杂浓度与一对第三区409a、409b的掺杂浓度不同。一对第二区407a、407b及一对第三区409a、409b的掺杂浓度的范围为实施方式1所说明的掺杂浓度的范围。
在晶体管500中，在栅极绝缘膜411上形成实施方式1所说明的氧化物半导体膜140之后，利用第二电极419a、第三电极419b及绝缘膜420，而可以形成掺杂浓度不同的区域(第一区405、一对第二区407a、407b及一对第三区409a、409b、一对第四区410a、410b)。绝缘膜420需要形成得较厚，以免对第一区405添加掺杂物。
由于第二电极419a及第三电极419b为渐窄的形状，所以形成一对第三区409a、409b。此外，通过减薄第二电极419a及第三电极419b的厚度，可以放大一对第三区409a、409b的范围。
此外，晶体管100、晶体管200及晶体管300是如下晶体管，即分别利用设置在各个晶体管中的第一电极及侧壁绝缘膜形成掺杂浓度不同的区域(各个晶体管中的第一区、一对第二区以及一对第三区)。
如上所述，晶体管500由于隔着沟道形成区即第一区405设置掺杂浓度不同的一对第二区407a、407b及一对第三区409a、409b，可以缓和施加到沟道形成区即第一区405的电场，所以可以抑制短沟道效应。
实施方式6
在本实施方式中参照图10A和图10B说明使用添加掺杂物的氧化物半导体的电阻元件。
图10A示出电阻元件600。以下示出电阻元件600的结构。在衬底601上设置有基底绝缘膜602。在基底绝缘膜602上设置有添加有掺杂物的氧化物半导体膜603。在氧化物半导体膜603上设置有导电膜604a、604b。换言之，在电阻元件600中将氧化物半导体膜603用作电阻器。例如在实施方式2所示的氧化物半导体膜140(参照图5A及图5B)上不形成栅极绝缘膜211及第一电极213之后，可以通过添加掺杂物来形成添加有掺杂物的氧化物半导体膜603。此外，导电膜604a、604b可以使用可用于上述实施方式所说明的第一电极的导电材料形成。
图10B示出电阻元件610。以下示出电阻元件610的结构。在衬底601上设置有基底绝缘膜602。在基底绝缘膜602上设置有添加有掺杂物的氧化物半导体膜603。在氧化物半导体膜603上设置有绝缘膜606。与绝缘膜606及氧化物半导体膜603的一部分接触地设置导电膜604a、604b。在电阻元件610中将氧化物半导体膜603用作电阻器。例如在实施方式2所示的氧化物半导体膜140(参照图5A及图5B)上不形成栅极绝缘膜211及第一电极213之后，可以通过添加掺杂物来形成添加有掺杂物的氧化物半导体膜603。绝缘膜606可以适当地使用上述实施方式所说明的基底绝缘膜、栅极绝缘膜、层间绝缘膜。此外，导电膜604a、604b可以使用可用于上述实施方式所说明的第一电极的导电材料形成。如上所述，电阻元件610可以使与用作电阻器的导电膜604a、604b接触的氧化物半导体膜603的电流通路为一定，并可以为具有更加精确的电阻值的电阻元件。
实施方式7
图11A示出构成半导体装置的存储元件(以下也称为存储单元)的电路图的一个例子。存储单元由将氧化物半导体以外的材料用于沟道形成区的晶体管1160及将氧化物半导体用于沟道形成区的晶体管1162构成。
将氧化物半导体用于沟道形成区的晶体管1162可以根据上述实施方式制造。
如图11A所示，晶体管1160的栅电极与晶体管1162的源电极或漏电极中的一个电连接。另外，第一布线(1st Line：也称为源极线)与晶体管1160的源电极电连接，第二布线(2nd Line：也称为位线)与晶体管1160的漏电极电连接。另外，第三布线(3rd Line：也称为第一信号线)与晶体管1162的源电极或漏电极中的另一个电连接，第四布线(4th Line：也称为第二信号线)与晶体管1162的栅电极电连接。
由于将氧化物半导体以外的材料例如单晶硅用于沟道形成区的晶体管1160可以进行充分的高速工作，所以通过使用晶体管1160可以进行高速的存储内容的读出等。此外，将氧化物半导体用于沟道形成区的晶体管1162具有其截止电流比晶体管1160小的特征。因此，通过使晶体管1162成为截止状态，可以在极长时间保持晶体管1160的栅电极的电位。
通过有效地利用能够保持栅电极的电位的特征，可以如下所述那样进行信息的写入、保持以及读出。
首先，对信息的写入及保持进行说明。首先，通过将第四布线的电位设定为使晶体管1162成为导通状态的电位，使晶体管1162成为导通状态。由此，将第三布线的电位施加到晶体管1160的栅电极(写入)。然后，通过将第四布线的电位设定为使晶体管1162成为截止状态的电位，使晶体管1162成为截止状态，而保持晶体管1160的栅电极的电位(保持)。
因为晶体管1162的截止电流比晶体管1160小，所以能长时间保持晶体管1160的栅电极的电位。例如，在晶体管1160的栅电极的电位为使晶体管1160成为导通状态的电位的情况下，能长时间保持晶体管1160的导通状态。另外，在晶体管1160的栅电极的电位为使晶体管1160成为截止状态的电位的情况下，能长时间保持晶体管1160的截止状态。
接着，对信息的读出进行说明。如上所述，当在保持晶体管1160的导通状态或截止状态的状态下将既定的电位(低电位)施加到第一布线时，第二布线的电位根据晶体管1160的导通状态或截止状态而取不同的值。例如，在晶体管1160处于导通状态的情况下，第二布线的电位相对于第一布线的电位降低。另外，在晶体管1160处于截止状态的情况下，第二布线的电位不变化。
如上所述，通过在保持信息的状态下对第二布线的电位和既定的电位进行比较，可以读出信息。
接着，对信息的改写进行说明。信息的改写与上述信息的写入和保持同样进行。换言之，通过将第四布线的电位设定为使晶体管1162成为导通状态的电位，使晶体管1162成为导通状态。由此，对晶体管1160的栅电极施加第三布线的电位(有关新的信息的电位)。然后，通过将第四布线的电位设定为使晶体管1162成为截止状态的电位，使晶体管1162成为截止状态，而处于保持新的信息的状态。
如上所述，根据所公开的发明的存储单元可以通过再次进行信息的写入而直接改写信息。由此，不需要闪速存储器等所需要的擦除工作，并且，可以抑制起因于擦除工作的工作速度的降低。就是说，可以实现具有存储单元的半导体装置的高速工作。
此外，图11B示出应用图11A的存储单元的电路图的一个例子。
图11B所示的存储单元1100包括第一布线SL(源极线)、第二布线BL(位线)、第三布线S1(第一信号线)、第四布线S2(第二信号线)、第五布线WL(字线)、晶体管1164(第一晶体管)、晶体管1161(第二晶体管)以及晶体管1163(第三晶体管)。在晶体管1164及晶体管1163中，将氧化物半导体以外的材料用于沟道形成区，在晶体管1161中，将氧化物半导体用于沟道形成区。
在此，晶体管1164的栅电极与晶体管1161的源电极或漏电极中的一个电连接。另外，第一布线SL与晶体管1164的源电极电连接，并且晶体管1164的漏电极与晶体管1163的源电极电连接。另外，第二布线BL与晶体管1163的漏电极电连接，第三布线S1与晶体管1161的源电极或漏电极中的另一个电连接，第四布线S2与晶体管1161的栅电极电连接，并且第五布线WL与晶体管1163的栅电极电连接。
以下，具体说明电路的工作。
在将数据写入到存储单元1100时，将第一布线SL设定为0V，将第五布线WL设定为0V，将第二布线BL设定为0V，并且将第四布线S2设定为2V。在写入数据“1”时，将第三布线S1设定为2V，而在写入数据“0”时，将第三布线S1设定为0V。此时，晶体管1163处于截止状态，晶体管1161处于导通状态。另外，在数据写入结束时，在第三布线S1的电位变化之前，将第四布线S2设定为0V，而使晶体管1161处于截止状态。
其结果是，在写入数据“1”之后，连接到晶体管1164的栅电极的节点(以下，称为节点A)的电位成为2V左右，而在写入数据“0”之后，节点A的电位成为0V左右。在节点A中储存根据第三布线S1的电位的电荷，但晶体管1161的截止电流比将单晶硅用于沟道形成区的晶体管小，从而能长时间保持晶体管1164的栅电极的电位。
接着，在从存储单元读出数据时，将第一布线SL设定为0V，将第五布线WL设定为2V，将第四布线S2设定为0V，并且将第三布线S1设定为0V，使连接于第二布线BL的读出电路处于工作状态。此时，晶体管1163处于导通状态，晶体管1161处于截止状态。
在数据为“0”，即节点A大约处于0V的状态下，晶体管1164处于截止状态，因此第二布线BL与第一布线SL之间的电阻处于高电阻状态。另一方面，在数据为“1”，即节点A处于2V左右的状态下，晶体管1164处于导通状态，因此第二布线BL与第一布线SL之间的电阻处于低电阻状态。在读出电路中可以根据存储单元的电阻状态的不同而读出数据“0”或“1”。另外，虽然在写入时将第二布线BL设定为0V，但是也可以使第二布线处于浮动状态或充电到0V以上的电位。虽然在读出时将第三布线S1设定为0V，但是也可以使第三布线处于浮动状态或充电到0V以上的电位。
注意，数据“1”和数据“0”是为了方便起见而定义的，也可以反过来。另外，上述工作电压只是一个例子。只要以在数据为“0”时使晶体管1164处于截止状态且在数据为“1”时使晶体管1164处于导通状态的方式、在写入时使晶体管1161处于导通状态且在写入时以外使晶体管1161处于截止状态的方式以及在读出时晶体管1163处于导通状态的方式选择工作电压，即可。尤其是，也可以使用外围逻辑电路的电源电位VDD代替2V。
在本实施方式中，为了清楚地理解而说明了最小存储单位(1位)的存储单元，但是存储单元的结构不局限于此。也可以通过适当地连接多个存储单元而构成更高度的半导体装置。例如，可以使用多个上述存储单元而构成NAND型或NOR型的半导体装置。布线的结构也不局限于图11A或图11B，而可以适当地进行改变。
图12示出具有m×n位的存储容量的本发明的一个方式涉及的半导体装置的框电路图。
图12所示的半导体装置包括：m个第五布线WL(1)至WL(m)及第四布线S2(1)至S2(m)；n个第二布线BL(1)至BL(n)及第三布线S1(1)至S1(n)；将多个存储单元1100(1、1)至1100(m、n)配置为纵m个(行)×横n个(列)(m、n为自然数)的矩阵状的存储单元阵列1110；以及外围电路如第二布线及第三布线的驱动电路1111、第四布线及第五布线的驱动电路1113以及读出电路1112。作为其他外围电路，也可以设置有刷新电路等。
作为各存储单元的代表，考虑存储单元1100(i、j)。在此，存储单元1100(i、j)(i为1以上且m以下的整数，j为1以上且n以下的整数)分别连接于第二布线BL(j)、第三布线S1(j)、第五布线WL(i)、第四布线S2(i)以及第一布线。将第一布线电位Vs施加到第一布线。另外，第二布线BL(1)至BL(n)及第三布线S1(1)至S1(n)连接于第二布线及第三布线的驱动电路1111及读出电路1112。此外，第五布线WL(1)至WL(m)及第四布线S2(1)至S2(m)连接于第四布线及第五布线的驱动电路1113。
以下，说明图12所示的半导体装置的工作。在本结构中，按每个行进行写入及读出。
在对第i行的存储单元1100(i、1)至1100(i、n)进行写入时，将第一布线电位Vs设定为0V，将第五布线WL(i)设定为0V，将第二布线BL(1)至BL(n)设定为0V，并且将第四布线S2(i)设定为2V。此时，晶体管1161成为导通状态。在写入数据“1”的列中将第三布线S1(1)至S1(n)设定为2V，而在写入数据“0”的列中将第三布线S1(1)至S1(n)设定为0V。另外，在数据写入结束时，在第三布线S1(1)至S1(n)的电位变化之前将第四布线S2(i)设定为0V，而使晶体管1161处于截止状态。另外，将未选择的第五布线WL设定为0V，并且将未选择的第四布线S2设定为0V。
其结果是，在写入有数据“1”的存储单元中，与晶体管1164的栅电极连接的节点(以下称为节点A)的电位成为2V左右，而在写入有数据“0”的存储单元中，节点A的电位成为0V左右(参照图11B及图12)。另外，未选择的存储单元的节点A的电位不变。
在进行第i行的存储单元1100(i、1)至1100(i、n)的读出时，将第一布线电位Vs设定为0V，将第五布线WL(i)设定为2V，将第四布线S2(i)设定为0V，将第三布线S1(1)至S1(n)设定为0V，并使连接于第二布线BL(1)至BL(n)的读出电路处于工作状态。在读出电路中例如可以根据存储单元的电阻状态的不同而读出数据“0”或“1”。另外，将未选择的第五布线WL设定为0V，并且将未选择的第四布线S2设定为0V。另外，虽然在写入时将第二布线BL设定为0V，但是也可以使第二布线BL处于浮动状态或充电到0V以上的电位。虽然在读出时将第三布线S1设定为0V，但是也可以使第三布线S1处于浮动状态或充电到0V以上的电位。
注意，数据“1”和数据“0”是为了方便起见被定义的，也可以反过来。另外，上述工作电压只是一个例子。只要以在数据为“0”时使晶体管1164处于截止状态且在数据为“1”时使晶体管1164处于导通状态的方式、在写入时使晶体管1161处于导通状态且在写入时以外使晶体管1161处于截止状态的方式以及在读出时晶体管1163处于导通状态的方式选择工作电压，即可。尤其是，也可以使用外围逻辑电路的电源电位VDD代替2V。
实施方式8
在本实施方式中示出具有电容元件的存储单元的电路图的一个例子。图13A所示的存储单元1170包括第一布线SL、第二布线BL、第三布线S1、第四布线S2、第五布线WL、晶体管1171(第一晶体管)、晶体管1172(第二晶体管)以及电容元件1173。在晶体管1171中将氧化物半导体以外的材料用于沟道形成区，而在晶体管1172中，将氧化物半导体用于沟道形成区。
在此，晶体管1171的栅电极、晶体管1172的源电极或漏电极中的一个以及电容元件1173的一个的电极电连接。另外，第一布线SL与晶体管1171的源电极电连接，第二布线BL与晶体管1171的漏电极电连接，第三布线S1与晶体管1172的源电极或漏电极中的另一个电连接，第四布线S2与晶体管1172的栅电极电连接，并且第五布线WL与电容元件1173的另一个的电极电连接。
以下，具体说明电路的工作。
在将数据写入到存储单元1170时，将第一布线SL设定为0V，将第五布线WL设定为0V，将第二布线BL设定为0V，并且将第四布线S2设定为2V。在写入数据“1”时，将第三布线S1设定为2V，在写入数据“0”时，将第三布线S1设定为0V。此时，晶体管1172成为导通状态。另外，在数据写入结束时，在第三布线S1的电位变化之前，将第四布线S2设定为0V，而使晶体管1172处于截止状态。
其结果是，在写入数据“1”之后，连接到晶体管1171的栅电极的节点(以下，称为节点A)的电位成为大约2V，而在写入数据“0”之后，节点A的电位成为0V左右。
在从存储单元1170读出数据时，将第一布线SL设定为0V，将第五布线WL设定为2V，将第四布线S2设定为0V，并且将第三布线S1设定为0V，使连接于第二布线BL的读出电路处于工作状态。此时，晶体管1172处于截止状态。
以下，说明将第五布线WL设定为2V时的晶体管1171的状态。用来决定晶体管1171的状态的节点A的电位取决于第五布线WL与节点A之间的电容C1和晶体管1171的栅极与源极及漏极之间的电容C2。
另外，虽然在读出时将第三布线S1设定为0V，但是也可以使第三布线S1处于浮动状态或充电到0V以上的电位。数据“1”和数据“0”是为了方便起见被定义的，也可以反过来。
关于写入时的第三布线S1的电位，在写入后晶体管1172处于截止状态另外在第五布线WL的电位为0V时晶体管1171处于截止状态的范围，分别选择数据“1”或数据“0”的电位即可。关于读出时的第五布线WL的电位，以在数据“0”时晶体管1171处于截止状态而在数据“1”时晶体管1171处于导通状态的方式选择电位，即可。另外，晶体管1171的阈值电压也只是一个例子。只要在不改变上述晶体管1171的状态的范围，就可以采用任何阈值。
此外，使用图13B说明使用存储单元的NOR型半导体存储装置的例子，该存储单元包括具有第一栅电极及第二栅电极的选择晶体管以及电容元件。
图13B所示的本发明的一个方式涉及的半导体装置具备存储单元阵列，该存储单元阵列具有排列为I行(I为2以上的自然数)和J列(J为自然数)的矩阵状的多个存储单元阵列。
图13B所示的存储单元阵列具有：排列为i行(i为3以上的自然数)和j列(j为3以上的自然数)的矩阵状的多个存储单元1180；i个字线WL(字线WL_1至字线WL_i)；i个电容线CL(电容线CL_1至电容线CL_i)；i个栅极线BGL(栅极线BGL_1至栅极线BGL_i)；j个位线BL(位线BL_1至位线BL_j)；以及源极线SL。
再者，多个存储单元1180的每一个(也称为存储单元1180(M，N)(但是，N为1以上且j以下的自然数，M为1以上且i以下的自然数))具备晶体管1181(M，N)、电容元件1183(M，N)以及晶体管1182(M，N)。
此外，在半导体存储装置中，电容元件由第一电容电极、第二电容电极以及重叠于第一电容电极及第二电容电极的介电层构成。在电容元件中根据施加到第一电容电极与第二电容电极之间的电压积累电荷。
晶体管1181(M，N)为n沟道型晶体管，并具有源电极、漏电极、第一栅电极以及第二栅电极。此外，在本实施方式的半导体存储装置中，晶体管1181不一定需要为n沟道型晶体管。
晶体管1181(M，N)的源电极和漏电极中的一个与位线BL_N连接，晶体管1181(M，N)的第一栅电极与字线WL_M连接，晶体管1181(M，N)的第二栅电极与栅极线BGL_M连接。通过采用晶体管1181(M，N)的源电极和漏电极中的一个与位线BL_N连接的结构，可以在每个存储单元选择性地读出数据。
晶体管1181(M，N)在存储单元1180(M，N)中具有选择晶体管的功能。
作为晶体管1181(M，N)，可以使用将氧化物半导体用于沟道形成区的晶体管。
晶体管1182(M，N)为P沟道型晶体管。此外，在本实施方式的半导体存储装置中，晶体管1182不一定需要为P沟道型晶体管。
晶体管1182(M，N)的源电极和漏电极中的一个与源极线SL连接，晶体管1182(M，N)的源电极和漏电极中的另一个与位线BL_N连接，晶体管1182(M，N)的栅电极与晶体管1181(M，N)的源电极和漏电极中的另一个连接。
晶体管1182(M，N)在存储单元1180(M，N)中具有输出晶体管的功能。作为晶体管1182(M，N)，例如可以使用将单晶硅用于沟道形成区的晶体管。
电容元件1183(M，N)的第一电容电极与电容线CL_M连接，电容元件1183(M，N)的第二电容电极与晶体管1181(M，N)的源电极和漏电极中的另一个连接。另外，电容元件1183(M，N)具有存储电容器的功能。
字线WL_1至字线WL_i的每个电压例如由使用译码器的驱动电路控制。
位线BL_1至位线BL_j的每个电压例如由使用译码器的驱动电路控制。
电容线CL_1至电容线CL_i的每个电压例如由使用译码器的驱动电路控制。
栅极线BGL_1至栅极线BGL_i的每个电压例如使用栅极线驱动电路控制。
栅极线驱动电路例如由包括二极管及第一电容电极与二极管的阳极及栅极线BGL电连接的电容元件的电路而构成。
通过调节晶体管1181的第二栅电极的电压，可以调节晶体管1181的阈值电压。从而，可以调节用作选择晶体管的晶体管1181的阈值电压，而可以使流动在截止状态下的晶体管1181的源电极和漏电极之间的电流极小。因此，可以延长存储装置中的数据保持期间。此外，由于可以使写入及读出数据时需要的电压比现有的半导体装置低，所以可以降低耗电量。
实施方式9
在本实施方式中，参照图14A和图14B说明使用上述实施方式所示的晶体管的半导体装置的例子。
图14A示出具有相当于所谓DRAM(Dynamic Random AccessMemory：动态随机存储器)的结构的半导体装置的一个例子。图14A所示的存储单元阵列1120具有将多个存储单元1130排列为矩阵状的结构。另外，存储单元阵列1120具有m个第一布线以及n个第二布线。注意，在本实施方式中将第一布线称为位线BL，将第二布线称为字线WL。
存储单元1130具有晶体管1131和电容元件1132。晶体管1131的栅电极与第一布线(字线WL)连接。另外，晶体管1131的源电极或漏电极中的一个与第二布线(位线BL)连接，晶体管1131的源电极或漏电极中的另一个与电容元件的一个的电极连接。另外，电容元件的另一个的电极与电容线CL连接，并被施加有一定的电压。作为晶体管1131使用上述实施方式所示的晶体管。
与将单晶硅用于沟道形成区的晶体管相比，将上述实施方式所示的氧化物半导体用于沟道形成区的晶体管的截止电流低。因此，如果将该晶体管用于作为所谓DRAM而被认识的图14A所示的半导体装置，则可以得到实质上的不易失性存储装置。
图14B示出具有相当于所谓SRAM(Static Random AccessMemory：静态随机存取存储器)的结构的半导体装置的一个例子。图14B所示的存储单元阵列1140可以采用将多个存储单元1150排列为矩阵状的结构。此外，存储单元阵列1140具有多个第一布线(字线WL)、多个第二布线(位线BL)以及多个第三布线(反相(inverted)位线/BL)。
存储单元1150具有第一晶体管1151、第二晶体管1152、第三晶体管1153、第四晶体管1154、第五晶体管1155以及第六晶体管1156。第一晶体管1151和第二晶体管1152用作选择晶体管。另外，第三晶体管1153和第四晶体管1154中，一个为n沟道型晶体管(在此为第四晶体管1154)，另一个为p沟道型晶体管(在此为第三晶体管1153)。换言之，由第三晶体管1153和第四晶体管1154构成CMOS电路。同样地，由第五晶体管1155和第六晶体管1156构成CMOS电路。
第一晶体管1151、第二晶体管1152、第四晶体管1154、第六晶体管1156为n沟道型晶体管，可以使用上述实施方式所示的晶体管。第三晶体管1153和第五晶体管1155为p沟道型晶体管，将氧化物半导体以外的材料(例如，单晶硅等)用于这些晶体管的沟道形成区。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
实施方式10
至少其一部分可以使用将氧化物半导体用于沟道形成区的晶体管来构成CPU(Central Processing Unit：中央处理单元)。
图15A是示出CPU的具体结构的框图。图15A所示的CPU在其衬底1190上具有：运算逻辑单元(ALU：Arithmetic logic unit)1191、ALU控制器1192、指令译码器1193、中断控制器1194、定时控制器1195、寄存器1196、寄存器控制器1197、总线接口(总线I/F)1198、能够重写的ROM 1199以及ROM接口(ROM I/F)1189。1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM 1199及ROM I/F 1189也可以设置在不同的芯片上。当然，图15A所示的CPU只不过是简化其结构而示出的一个例子，所以实际的CPU根据其用途具有各种各样的结构。
通过Bus I/F 1198输入到CPU的指令在输入到指令译码器1193并被译码之后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、定时控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、定时控制器1195根据被译码的指令而进行各种控制。具体而言，ALU控制器1192生成用来控制ALU 1191的工作的信号。另外，中断控制器1194在进行CPU的程序时，根据其优先度或屏蔽状态来判断来自外部的输入/输出装置或外围电路的中断要求而进行处理。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态来进行寄存器1196的读出或写入。
另外，定时控制器1195生成用来控制ALU 1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作定时的信号。例如，定时控制器1195具有根据基准时钟信号CLK1来生成内部时钟信号CLK2的内部时钟发生器，并将该时钟信号CLK2供应到上述各种电路。
在图15A所示的CPU中，在寄存器1196中设置有存储元件。作为寄存器1196的存储元件可以使用实施方式8所示的存储元件。
在图15A所示的CPU中，寄存器控制器1197根据ALU 1191的指令来选择寄存器1196中的保持工作。换言之，寄存器控制器1197选择在寄存器1196所具有的存储元件中由倒相元件(phase-inversionelement)保持数据或由电容元件保持数据。在选择由倒相元件保持数据的情况下，对寄存器1196中的存储元件供应电源电压。在选择由电容元件保持数据的情况下，对电容元件进行数据的重写，而可以停止对寄存器1196中的存储元件供应电源电压。
如图15B或图15C所示，关于电源的停止可以通过在存储元件群和施加有电源电位VDD或电源电位VSS的节点之间设置开关元件来进行。以下对图15B及图15C的电路进行说明。
图15B及图15C示出存储电路的结构的一个例子，其中作为用来控制对存储元件供应电源电位的开关元件使用将氧化物半导体用于沟道形成区的晶体管。
图15B所示的存储装置包括开关元件1141以及具有多个存储元件1142的存储元件群1143。具体而言，作为各存储元件1142可以使用实施方式8所示的存储元件。存储元件群1143所具有的各存储元件1142通过开关元件1141施加有高电平的电源电位VDD。并且，存储元件群1143所具有的各存储元件1142施加有信号IN的电位和低电平的电源电位VSS。
在图15B中，作为开关元件1141使用将氧化物半导体用于沟道形成区的晶体管，并且该晶体管由施加到其栅电极的信号SigA来控制其开关。
另外，虽然图15B中示出开关元件1141只具有一个晶体管的结构，但是不限于此，也可以具有多个晶体管。当开关元件1141具有多个用作开关元件的晶体管时，既可以将上述多个晶体管并联，又可以将上述多个晶体管串联，还可以组合并联和串联来连接。
另外，在图15B中，虽然由开关元件1141控制对存储元件群1143所具有的各存储元件1142供应高电平的电源电位VDD，但是也可以由开关元件1141控制供应低电平的电源电位VSS。
另外，图15C示出存储装置的一个例子，其中通过开关元件1141对存储元件群1143所具有的各存储元件1142供应低电平的电源电位VSS。可以由开关元件1141控制对存储元件群1143所具有的各存储元件1142供应低电平的电源电位VSS。
即使在存储元件群和施加有电源电位VDD或电源电位VSS的节点之间设置开关元件，暂时停止CPU的动作而停止供应电源电压，也能够保持数据，从而可以降低耗电量。具体而言，例如个人计算机的使用者停止对键盘等输入装置输入信息的期间，也可以停止CPU的工作，因此可以降低耗电量。
在此，虽然以CPU为例子来说明，但是也可以应用于DSP(DigitalSignal Processor：数字信号处理器)、定制LSI、FPGA(FieldProgrammable Gate Array：现场可编程门阵列)等的LSI。
本实施方式可以与上述实施方式适当地组合而实施。

Claims (32)

1.一种半导体装置，包括：
氧化物半导体膜，包括：
第一区；
一对第二区，所述第一区位于所述一对第二区之间；以及
一对第三区，所述第一区及所述一对第二区位于所述一对第三区之间；
所述氧化物半导体膜上的栅极绝缘膜；以及
所述栅极绝缘膜上的并与所述第一区重叠的第一电极，
其中，所述第一区为c轴取向的晶体氧化物半导体区，
所述一对第二区及所述一对第三区的每一个为包含掺杂物的非晶氧化物半导体区，并且，
所述一对第三区的掺杂浓度高于所述一对第二区的掺杂浓度。
2.根据权利要求1所述的半导体装置，还包括：
与所述一对第三区的一个电连接的第二电极；以及
与所述一对第三区的另一个电连接的第三电极。
3.根据权利要求2所述的半导体装置，其中，
所述第二电极与所述一对第三区的一个的上表面接触，并且，
所述第三电极与所述一对第三区的另一个的上表面接触。
4.根据权利要求2所述的半导体装置，其中，
所述第二电极与所述一对第三区的一个的下表面接触，并且，
所述第三电极与所述一对第三区的另一个的下表面接触。
5.根据权利要求1所述的半导体装置，其中，
所述栅极绝缘膜与所述第一区、所述一对第二区以及所述一对第三区重叠。
6.根据权利要求1所述的半导体装置，其中，
所述栅极绝缘膜为氧化物绝缘膜。
7.根据权利要求1所述的半导体装置，其中，
所述一对第二区及所述一对第三区包含氢或选自稀有气体元素中的一种以上的元素作为掺杂物，并且，
所述一对第二区的所述掺杂浓度及所述一对第三区的所述掺杂浓度为5×1018atoms/cm3以上且1×1022atoms/cm3以下。
8.根据权利要求1所述的半导体装置，其中，
所述一对第二区及所述一对第三区包含氢或选自稀有气体元素中的一种以上的元素作为掺杂物，
所述一对第二区的所述掺杂浓度为5×1018atoms/cm3以上且小于5×1019atoms/cm3，并且，
所述一对第三区的所述掺杂浓度为5×1019atoms/cm3以上且1×1022atoms/cm3以下。
9.根据权利要求1所述的半导体装置，其中，
所述氧化物半导体膜包含选自In、Ga、Sn及Zn中的两种以上的元素。
10.一种半导体装置，包括：
氧化物半导体膜，包括：
第一区；
一对第二区，所述第一区位于所述一对第二区之间；以及
一对第三区，所述第一区及所述一对第二区位于所述一对第三区之间；
所述氧化物半导体膜上的栅极绝缘膜；
所述栅极绝缘膜上的并与所述第一区重叠的第一电极；以及
位于所述第一电极的侧面的第一侧壁绝缘膜及第二侧壁绝缘膜，
其中，所述第一侧壁绝缘膜与所述一对第二区的一个重叠，并且所述第二侧壁绝缘膜与所述一对第二区的另一个重叠，
所述第一区为c轴取向的晶体氧化物半导体区，
所述一对第二区及所述一对第三区的每一个为包含掺杂物的非晶氧化物半导体区，并且，
所述一对第三区的掺杂浓度高于所述一对第二区的掺杂浓度。
11.根据权利要求10所述的半导体装置，还包括：
与所述一对第三区的一个电连接的第二电极；以及
与所述一对第三区的另一个电连接的第三电极。
12.根据权利要求11所述的半导体装置，其中，
所述第二电极与所述一对第三区的一个的上表面接触，并且，
所述第三电极与所述一对第三区的另一个的上表面接触。
13.根据权利要求11所述的半导体装置，其中，
所述第二电极与所述一对第三区的一个的下表面接触，并且，
所述第三电极与所述一对第三区的另一个的下表面接触。
14.根据权利要求10所述的半导体装置，其中，
所述栅极绝缘膜与所述第一区、所述一对第二区以及所述一对第三区重叠。
15.根据权利要求10所述的半导体装置，其中，
所述栅极绝缘膜为氧化物绝缘膜，并且，
所述第一侧壁绝缘膜及所述第二侧壁绝缘膜的每一个为氮化物绝缘膜。
16.根据权利要求10所述的半导体装置，其中，
所述栅极绝缘膜、所述第一侧壁绝缘膜及所述第二侧壁绝缘膜为氧化物绝缘膜。
17.根据权利要求10所述的半导体装置，其中，
所述一对第二区及所述一对第三区包含氢或选自稀有气体元素中的一种以上的元素作为掺杂物，并且，
所述一对第二区的所述掺杂浓度及所述一对第三区的所述掺杂浓度为5×1018atoms/cm3以上且1×1022atoms/cm3以下。
18.根据权利要求10所述的半导体装置，其中，
所述一对第二区及所述一对第三区包含氢或选自稀有气体元素中的一种以上的元素作为掺杂物，
所述一对第二区的所述掺杂浓度为5×1018atoms/cm3以上且小于5×1019atoms/cm3，并且，
所述一对第三区的所述掺杂浓度为5×1019atoms/cm3以上且1×1022atoms/cm3以下。
19.根据权利要求10所述的半导体装置，其中，
所述氧化物半导体膜包含选自In、Ga、Sn及Zn中的两种以上的元素。
20.一种半导体装置的制造方法，包括如下步骤：
在对衬底进行热处理的期间在所述衬底上形成氧化物半导体膜；
在所述氧化物半导体膜上形成栅极绝缘膜；
在所述栅极绝缘膜上形成第一电极；
在所述第一电极的侧面形成第一侧壁绝缘膜及第二侧壁绝缘膜；以及
对所述氧化物半导体膜添加掺杂物，以形成所述氧化物半导体膜的第一区、一对第二区及一对第三区，
其中，所述第一电极与所述第一区重叠，
所述第一侧壁绝缘膜与所述一对第二区的一个重叠，并且所述第二侧壁绝缘膜与所述一对第二区的另一个重叠，
所述第一区及所述一对第二区位于所述一对第三区之间，
所述第一区为c轴取向的晶体氧化物半导体区，
所述一对第二区及所述一对第三区的每一个为包含所述掺杂物的非晶氧化物半导体区，并且，
所述一对第三区的掺杂浓度高于所述一对第二区的掺杂浓度。
21.根据权利要求20所述的半导体装置的制造方法，其中，
所述栅极绝缘膜为氧化物绝缘膜，并且，
所述第一侧壁绝缘膜及所述第二侧壁绝缘膜的每一个为氮化物绝缘膜。
22.根据权利要求20所述的半导体装置的制造方法，其中，
所述栅极绝缘膜、所述第一侧壁绝缘膜及所述第二侧壁绝缘膜为氧化物绝缘膜。
23.根据权利要求20所述的半导体装置的制造方法，其中，
所述一对第二区及所述一对第三区包含氢或选自稀有气体元素中的一种以上的元素作为掺杂物，并且，
所述一对第二区的所述掺杂浓度及所述一对第三区的所述掺杂浓度为5×1018atoms/cm3以上且1×1022atoms/cm3以下。
24.根据权利要求20所述的半导体装置的制造方法，其中，
所述一对第二区及所述一对第三区包含氢或选自稀有气体元素中的一种以上的元素作为掺杂物，
所述一对第二区的所述掺杂浓度为5×1018atoms/cm3以上且小于5×1019atoms/cm3，并且，
所述一对第三区的所述掺杂浓度为5×1019atoms/cm3以上且1×1022atoms/cm3以下。
25.根据权利要求20所述的半导体装置的制造方法，其中，
所述氧化物半导体膜包含选自In、Ga、Sn及Zn中的两种以上的元素。
26.一种半导体装置的制造方法，包括如下步骤：
在衬底上形成第一氧化物半导体膜；
在形成所述第一氧化物半导体膜之后进行第一热处理，以形成第一晶体氧化物半导体膜；
在所述第一晶体氧化物半导体膜上形成第二氧化物半导体膜；
在形成所述第二氧化物半导体膜之后进行第二热处理，以形成第二晶体氧化物半导体膜；
在包括所述第一晶体氧化物半导体膜及所述第二晶体氧化物半导体膜的氧化物半导体膜上形成栅极绝缘膜；
在所述栅极绝缘膜上形成第一电极；
在所述第一电极的侧面形成第一侧壁绝缘膜及第二侧壁绝缘膜；以及
对所述氧化物半导体膜添加掺杂物，以形成所述氧化物半导体膜的第一区、一对第二区及一对第三区，
其中，所述第一电极与所述第一区重叠，
所述第一侧壁绝缘膜与所述一对第二区的一个重叠，并且所述第二侧壁绝缘膜与所述一对第二区的另一个重叠，
所述第一区及所述一对第二区位于所述一对第三区之间，
所述第一区为c轴取向的晶体氧化物半导体区，
所述一对第二区及所述一对第三区的每一个为包含所述掺杂物的非晶氧化物半导体区，并且，
所述一对第三区的掺杂浓度高于所述一对第二区的掺杂浓度。
27.根据权利要求26所述的半导体装置的制造方法，其中，
所述栅极绝缘膜为氧化物绝缘膜，并且，
所述第一侧壁绝缘膜及所述第二侧壁绝缘膜的每一个为氮化物绝缘膜。
28.根据权利要求26所述的半导体装置的制造方法，其中，
所述栅极绝缘膜、所述第一侧壁绝缘膜及所述第二侧壁绝缘膜的每一个为氧化物绝缘膜。
29.根据权利要求26所述的半导体装置的制造方法，其中，
所述一对第二区及所述一对第三区包含氢或选自稀有气体元素中的一种以上的元素作为掺杂物，并且，
所述一对第二区的所述掺杂浓度及所述一对第三区的所述掺杂浓度为5×1018atoms/cm3以上且1×1022atoms/cm3以下。
30.根据权利要求26所述的半导体装置的制造方法，其中，
所述一对第二区及所述一对第三区包含氢或选自稀有气体元素中的一种以上的元素作为掺杂物，
所述一对第二区的所述掺杂浓度为5×1018atoms/cm3以上且小于5×1019atoms/cm3，并且，
所述一对第三区的所述掺杂浓度为5×1019atoms/cm3以上且1×1022atoms/cm3以下。
31.根据权利要求26所述的半导体装置制造方法，其中，
所述氧化物半导体膜包含选自In、Ga、Sn及Zn中的两种以上的元素。
32.一种半导体装置，包括：
氧化物半导体膜，包括：
第一区；
一对第二区，所述第一区位于所述一对第二区之间，以及
一对第三区，所述第一区及所述一对第二区位于所述一对第三区之间；
所述氧化物半导体膜上的栅极绝缘膜；以及
所述栅极绝缘膜上的并与所述第一区重叠的第一电极，
其中，所述第一区包括晶体，该晶体的c轴实质上在垂直于所述第一区的表面的方向上取向，
所述一对第二区及所述一对第三区的每一个为包含掺杂物的非晶氧化物半导体区，并且，
所述一对第三区的掺杂浓度高于所述一对第二区的掺杂浓度。
CN2011104620457A 2010-12-28 2011-12-28 半导体装置及其制造方法 Pending CN102569351A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810449776.XA CN108321091A (zh) 2010-12-28 2011-12-28 半导体装置及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010292895 2010-12-28
JP2010-292895 2010-12-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201810449776.XA Division CN108321091A (zh) 2010-12-28 2011-12-28 半导体装置及其制造方法

Publications (1)

Publication Number Publication Date
CN102569351A true CN102569351A (zh) 2012-07-11

Family

ID=46315539

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2011104620457A Pending CN102569351A (zh) 2010-12-28 2011-12-28 半导体装置及其制造方法
CN201810449776.XA Pending CN108321091A (zh) 2010-12-28 2011-12-28 半导体装置及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201810449776.XA Pending CN108321091A (zh) 2010-12-28 2011-12-28 半导体装置及其制造方法

Country Status (4)

Country Link
US (7) US8941112B2 (zh)
JP (7) JP5784479B2 (zh)
CN (2) CN102569351A (zh)
TW (1) TWI588995B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911419A (zh) * 2014-02-07 2020-03-24 株式会社半导体能源研究所 半导体装置

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5784479B2 (ja) 2010-12-28 2015-09-24 株式会社半導体エネルギー研究所 半導体装置
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI657580B (zh) 2011-01-26 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8541781B2 (en) 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9331206B2 (en) 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
KR102093909B1 (ko) 2011-05-19 2020-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 및 회로의 구동 방법
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US8716073B2 (en) 2011-07-22 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor film and method for manufacturing semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6022880B2 (ja) 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101308809B1 (ko) * 2012-01-20 2013-09-13 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 제조방법 및 이를 이용한 능동구동 디스플레이 장치, 능동구동 센서장치
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130221345A1 (en) * 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220526B2 (ja) 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6168795B2 (ja) 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8941113B2 (en) 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
KR20130111872A (ko) 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
US10861978B2 (en) 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
US8987047B2 (en) 2012-04-02 2015-03-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
US8860023B2 (en) 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9231111B2 (en) * 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014187181A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
US20150155313A1 (en) * 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
US9640669B2 (en) * 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US10002971B2 (en) 2014-07-03 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN114695562A (zh) * 2015-05-22 2022-07-01 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
CN106409919A (zh) * 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
JP6968567B2 (ja) * 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN107123687B (zh) * 2017-05-11 2020-03-13 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
JP7245788B2 (ja) * 2018-02-01 2023-03-24 株式会社半導体エネルギー研究所 表示装置
WO2020177056A1 (zh) * 2019-03-04 2020-09-10 京东方科技集团股份有限公司 薄膜晶体管及薄膜晶体管的制造方法
JP7284986B2 (ja) * 2019-04-08 2023-06-01 株式会社Joled 半導体装置および表示装置
KR20200145870A (ko) * 2019-06-10 2020-12-31 삼성전자주식회사 반도체 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030020520A1 (en) * 2001-07-30 2003-01-30 Hiroyuki Miyake Semiconductor device
US20030209737A1 (en) * 2002-05-09 2003-11-13 Masahiro Mitani Thin film transistor, method for manufacturing same, and liquid crystal display device using same
US20070272922A1 (en) * 2006-04-11 2007-11-29 Samsung Electronics Co. Ltd. ZnO thin film transistor and method of forming the same
CN101356652A (zh) * 2006-06-02 2009-01-28 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
US20090072321A1 (en) * 2004-03-12 2009-03-19 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, semiconductor device, and method for manufacturing the same
CN101401213A (zh) * 2006-03-17 2009-04-01 佳能株式会社 使用氧化物膜用于沟道的场效应晶体管及其制造方法
CN101582453A (zh) * 2008-05-15 2009-11-18 三星电子株式会社 晶体管、半导体器件和制造晶体管、半导体器件的方法

Family Cites Families (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3450095B2 (ja) * 1995-07-25 2003-09-22 富士通株式会社 半導体装置及びその製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
US5817548A (en) 1995-11-10 1998-10-06 Sony Corporation Method for fabricating thin film transistor device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6541793B2 (en) * 1997-05-30 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors
US6310363B1 (en) * 1998-05-15 2001-10-30 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors with N and P impurities in the source and drain regions
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TW502452B (en) 2001-07-13 2002-09-11 Macronix Int Co Ltd Manufacturing method of MOS transistor
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7205640B2 (en) 2002-05-22 2007-04-17 Masashi Kawasaki Semiconductor device and display comprising same
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US20040031983A1 (en) * 2002-08-19 2004-02-19 Weng-Hsing Huang Structure of a memory device and fabrication method thereof
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
TW591741B (en) * 2003-06-09 2004-06-11 Taiwan Semiconductor Mfg Fabrication method for multiple spacer widths
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US6963083B2 (en) * 2003-06-30 2005-11-08 Lg.Philips Lcd Co., Ltd. Liquid crystal display device having polycrystalline TFT and fabricating method thereof
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR100585410B1 (ko) 2003-11-11 2006-06-07 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법
JP4561960B2 (ja) * 2004-01-23 2010-10-13 フォスター電機株式会社 スピーカ用振動板
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US20050258491A1 (en) 2004-05-14 2005-11-24 International Business Machines Corporation Threshold and flatband voltage stabilization layer for field effect transistors with high permittivity gate oxides
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP5008323B2 (ja) 2005-03-28 2012-08-22 株式会社半導体エネルギー研究所 メモリ装置
TWI467702B (zh) 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7655994B2 (en) 2005-10-26 2010-02-02 International Business Machines Corporation Low threshold voltage semiconductor device with dual threshold voltage control means
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
KR101229280B1 (ko) 2005-12-28 2013-02-04 삼성디스플레이 주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 패널
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4421564B2 (ja) * 2006-02-16 2010-02-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100796654B1 (ko) 2006-06-02 2008-01-22 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100746622B1 (ko) 2006-06-29 2007-08-08 주식회사 하이닉스반도체 모스 트랜지스터 제조방법
JP5204998B2 (ja) * 2006-06-30 2013-06-05 株式会社半導体エネルギー研究所 半導体装置
US8095104B2 (en) 2006-06-30 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device having the same
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
KR101416876B1 (ko) 2006-11-17 2014-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조방법
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100877153B1 (ko) 2007-01-09 2009-01-09 한국전자통신연구원 전자소자용 ＺｎＯ 반도체막 형성방법 및 상기 반도체막을포함하는 박막 트랜지스터
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
US9249032B2 (en) 2007-05-07 2016-02-02 Idemitsu Kosan Co., Ltd. Semiconductor thin film, semiconductor thin film manufacturing method and semiconductor element
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8334537B2 (en) 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
CN102037556B (zh) 2008-05-23 2016-02-10 株式会社半导体能源研究所 半导体器件
JP5358324B2 (ja) * 2008-07-10 2013-12-04 株式会社半導体エネルギー研究所 電子ペーパー
TWI475282B (zh) * 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
EP2196518B1 (en) * 2008-11-17 2018-09-26 Semiconductor Energy Laboratory Co., Ltd. Light-Emitting Element and Light-Emitting Device
JP2010140919A (ja) 2008-12-09 2010-06-24 Hitachi Ltd 酸化物半導体装置及びその製造方法並びにアクティブマトリクス基板
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20100075026A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP2010205987A (ja) 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101706081B1 (ko) * 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5784479B2 (ja) 2010-12-28 2015-09-24 株式会社半導体エネルギー研究所 半導体装置
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030020520A1 (en) * 2001-07-30 2003-01-30 Hiroyuki Miyake Semiconductor device
US20030209737A1 (en) * 2002-05-09 2003-11-13 Masahiro Mitani Thin film transistor, method for manufacturing same, and liquid crystal display device using same
US20090072321A1 (en) * 2004-03-12 2009-03-19 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, semiconductor device, and method for manufacturing the same
CN101401213A (zh) * 2006-03-17 2009-04-01 佳能株式会社 使用氧化物膜用于沟道的场效应晶体管及其制造方法
US20070272922A1 (en) * 2006-04-11 2007-11-29 Samsung Electronics Co. Ltd. ZnO thin film transistor and method of forming the same
CN101356652A (zh) * 2006-06-02 2009-01-28 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
CN101582453A (zh) * 2008-05-15 2009-11-18 三星电子株式会社 晶体管、半导体器件和制造晶体管、半导体器件的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911419A (zh) * 2014-02-07 2020-03-24 株式会社半导体能源研究所 半导体装置
CN110911419B (zh) * 2014-02-07 2024-04-12 株式会社半导体能源研究所 半导体装置

Also Published As

Publication number Publication date
US11670721B2 (en) 2023-06-06
US20230275158A1 (en) 2023-08-31
US20210074861A1 (en) 2021-03-11
JP2023153225A (ja) 2023-10-17
TW201244094A (en) 2012-11-01
JP2012151455A (ja) 2012-08-09
JP6479236B2 (ja) 2019-03-06
US11923249B2 (en) 2024-03-05
US10522692B2 (en) 2019-12-31
US20240203794A1 (en) 2024-06-20
JP5784479B2 (ja) 2015-09-24
US20200013903A1 (en) 2020-01-09
US10886414B2 (en) 2021-01-05
JP2017130684A (ja) 2017-07-27
US20160247939A1 (en) 2016-08-25
TWI588995B (zh) 2017-06-21
JP2015188116A (ja) 2015-10-29
JP7331159B2 (ja) 2023-08-22
US20150125992A1 (en) 2015-05-07
US20120161121A1 (en) 2012-06-28
JP2018139294A (ja) 2018-09-06
JP2019087758A (ja) 2019-06-06
JP6683854B2 (ja) 2020-04-22
JP6320593B2 (ja) 2018-05-09
US8941112B2 (en) 2015-01-27
JP2020127013A (ja) 2020-08-20
CN108321091A (zh) 2018-07-24
JP2022033289A (ja) 2022-02-28
US9337321B2 (en) 2016-05-10
JP6118849B2 (ja) 2017-04-19

Similar Documents

Publication Publication Date Title
JP7331159B2 (ja) トランジスタ
JP6333330B2 (ja) 半導体装置
JP5975635B2 (ja) 半導体装置
JP5731369B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120711