CN101656261A - 一种集成电路及其制造方法 - Google Patents

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Abstract

本发明公开了一种集成电路及其制造方法。集成电路包括位于衬底上的多个存储单元。此多个存储单元包括：第一组存储单元，包括第一存储器材质；以及第二组存储单元，包括第二存储器材质。第一存储器材质和第二存储器材质具有不同属性，使得第一存储单元和第二组存储单元具有不同的操作存储器特性。

Description

一种集成电路及其制造方法
技术领域
本发明是关于基于相变存储器材质的存储器元件以及此元件的制造方法，存储器材质包括含硫属化物(chalcogenide)的材质和其它可编程电阻材质。
背景技术
一般而言，系统单芯片(system-on-chip，SOC)技术是将多个电子系统的子系统集成于单个集成电路内，并可包含数字、模拟、混合信号以及射频功能。可集成于集成电路内的各种类型的子系统包括：微处理器(microprocessor)及微控制器内核(microcontroller core)、数字信号处理器(digital signal processor，DSP)、可配置逻辑单元(configurable logic unit)、存储器区块(memory block)、时序源(timing source)、外部接口(externalinterface)以及电源管理电路(power management circuit)等。SOC由上述硬件和控制子系统的软件(software)组成。术语“系统单芯片”可用以描述复杂的专用集成电路(application specific integrated circuit，ASIC)，其中先前通过将多个集成电路组合于一块板(board)上来达成的许多功能现在通过单个集成电路就能提供。这种集成度极大地降低了系统的尺寸和功耗，同时也普遍地降低了制造成本。
为了满足SOC的各种功能的存储器性能需求，服务于不同目的的不同类型的存储器电路通常嵌入于集成电路的不同位置，以作存储器之用，例如随机存取存储器(random access memory，RAM)、闪存(flash memory)及只读存储器(read only memory，ROM)。然而，在SOC内集成不同类型的存储元件以作各种存储器之用是困难的并导致极为复杂的设计和工艺。
因此，希望提供一种位于单个集成电路上的存储器，以解决不同存储器性能需求(诸如SOC的各种功能的需求)，同时也解决设计集成的问题。还希望提供制造此类元件的方法。
发明内容
有鉴于此，本发明的一个目的在于提供一种集成电路，包括位于衬底上的多个存储单元。多个存储单元包括：第一组存储单元，包括第一可编程电阻存储器材质；第二组存储单元，包括第二可编程电阻存储器材质。第一和第二存储器材质具有不同属性，使得第一和第二组存储单元具有不同的操作存储器特性。
本发明的另一个目的在于提供一种集成电路的制造方法，包括提供具有顶面(top surface)的存储器存取层(memory access layer)，存储器存取层包括延伸至存储器存取层的顶面的第一组电极和第二组电极。接触第一组电极的顶面形成包括第一存储器材质的第一组存储器元件，以及接触第二组电极的顶面形成包括第二存储器材质的第二组存储器元件。第一存储器材质和第二存储器材质具有不同属性，使得第一存储器元件和第二组存储器元件具有不同的操作存储器特性。
作为SOC或其它集成电路元件一部份的包括不同属性存储器材质的存储单元组在同一芯片上产生提供不同操作特性的存储单元组，操作特性例如是切换速度(swtiching speed)、循环耐受度(cycle endurance)以及数据保持度(data retention)。存储单元组可根据集成电路的需求呈现其自身的存储器功能操作特性，并可因此解决不同的存储器性能需求，例如单个集成电路上的SOC的各种功能的需求。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本发明的实施例，并配合所附图式，作详细说明如下。
附图说明
图1是包括存储器阵列的集成电路第一实施例的方块图，存储器阵列包括含不同属性的相变材质的多组存储单元。
图2绘示了阵列实施例的示意图，其包括含第一相变材质的第一组存储单元及含第二相变材质的第二组存储单元。
图3绘示了阵列的第二实施例的示意图。
图4A至图4E绘示了实现于多组存储单元内的存储器元件的各种物理配置的横截面图。
图5是包括多个阵列的集成电路的第二实施例的方块图，此多个阵列包括含第一相变材质的第一组存储单元的第一存储器阵列以及含第二相变材质的第二组存储单元的第二存储器阵列。
图6至图11绘示了制造本发明所述的包括第一和第二相变材质的第一和第二组存储单元的工艺步骤。
图12A至图15B绘示了图8A至图10B所示的工艺实施例的替代工艺实施例。
图16至图19绘示了图7至图10B所示的工艺实施例的替代工艺实施例。
图20至图25绘示了制造本发明所述的包括第一和第二相变材质的第一和第二组存储单元的工艺步骤。
【主要元件符号说明】
110：集成电路
112：存储器阵列
114：字线译码器和驱动器
116、116a、116b：字线
118：位线译码器
120：位线
122：总线
124：读出放大器/数据输入结构
124a、124b：读出放大器/数据输入结构
126：数据总线(多个位线)
126a、126b、126c、126d：位线
128：数据输入线
130：其它电路
132：数据输出线
134：控制器
136：偏压配置供应电压及电流源
200：第一组存储单元
201：路径
202、204、206、208：存储单元
212、214、218：存储器元件
250：第二组存储单元
251：路径
252、254、256、258：存储单元
262、264、266、268：存储器元件
295：源极线终端电路
296、296a：源极线
400：存储器元件
412：第一电极
413：电介质间隔器
414：第二电极
415：宽度
418：主动区
421：宽度
422：第一电极
423：顶面
424：第二电极
428：主动区
429：底面
431：侧壁表面
432：第一电极
434：第二电极
435：电介质间隔器
438：主动区
441：宽度
442：第一电极
443：顶面
444：第二电极
448：主动
449：底面
451：宽度
452：第二电极
453：宽度
454：第一电极
458：主动区
500、502：衬底的不同位置
510：集成电路
512：存储器阵列
512a：第一存储器阵列
512b：第二存储器阵列
514a：字线译码器和驱动器
514b：字线译码器和驱动器
516a、516b：字线
518a、518b：位线译码器
520a、520b：位线
522a、522b：总线
524a、524b：读出放大器/数据输入结构
526a、526b：数据总线
528a、528b：数据输入线
530a、530b：其它电路
532a、532b：数据输出线
534a、534b：控制器
536a、536b：偏压配置供应电压及电流源
600：存储器存取层
601：顶面
602：第一组存储单元的区域
604：第二组存储单元的区域
610：第一导电触头
620：第二导电触头
670、680、700：电介质
710：第一组介层窗
715：宽度
720：第二组介层窗
725：宽度
800：第一组存储器元件
850：第一相变材质
900：掩模
1000：第二组存储器元件
1050：第二相变材质
1110、1120：第二电极
1200：牺牲材质
1300、1500、1600、1900：掩模
2010：第一组底部电极
2020：第二组底部电极
2100：第一相变材质
2110：第一顶部电极材质
2200：掩模
2300：第二相变材质
2310：第二顶部电极材质
2500、2505：第二电极
2510：第一组存储器元件
2520：第二组存储器元
具体实施方式
本发明的后续描述通常是参照特定的结构性实施例和方法。应当理解的是其并不意图将本发明局限于具体公开的实施例和方法，而是本发明可使用其它特征、元件、方法和实施例实现。描述较佳实施例是为了说明本发明，并非限制其范围，其范围由权利要求范围定义。本领域熟知此项技艺者将意识到后续描述的各种等同变化。各实施例中相似的元件统一地用相似的标号来表示。
图1是集成电路110的第一实施例的方块图，集成电路110包括相变存储单元的存储器阵列112，其中包括含不同属性的相变材质的多组存储单元。如下文更详细描述的，相变材质具有不同属性，使得相变存储单元组具有不同的操作存储器特性。
具有读取、设置和复位模式的字线译码器(word line decoder)114耦接于沿存储器阵列112中的列配置的多个字线116，并与其保持电子通讯。位线译码器(bit line decoder)/行译码器(column decoder)118与沿阵列112中的行配置的多个位线120保持电子通讯，以读取、设置、复位阵列112中的相变存储单元(未绘示)。地址经总线122供应至字线译码器和驱动器114以及位线译码器118。区块124内的读出放大器(sense amplifier)和数据输入结构，包括用于读取、设置及复位模式的电压源和/或电流源，经数据总线126耦接于位线译码器118。数据经由数据输入线128从集成电路110上的输入/输出端口或从数据源内部或外部的其它数据源供应至区块124内的数据输入结构。其它电路130可包括于集成电路110上，诸如通用处理器(general purpose processor)或专用应用电路(special purposeapplication circuitry)，或提供由阵列112支持的系统单芯片功能的模块的结合。数据经由数据输出线132从区块124内的读出放大器供应至集成电路110上的输入/输出端，或供应至集成电路110内部或外部的其它数据目的地。
本实例中实施的控制器134使用偏压配置状态机(bias arrangementstate machine)控制偏压配置供应电压及电流源136的施加，例如施加读取、编程、擦除、擦除验证和程序验证电压和/或电流。控制器134根据正在进行存取的阵列112的存储单元组来控制偏压配置供应电压及电流源(bias arrangement supply voltages and current sources)136的施加。控制器134可使用本领域所常用的专用逻辑电路(special purpose logic circuitry)实现。在替代实施例中，控制器134包括通用处理器，其可实现于同一集成电路上以运行计算机程序来控制装置的操作。在其它实施例中，可使用专用逻辑电路和通用处理器的结合来实现控制器134。
阵列112包括多组存储单元，每组存储单元包括不同属性的相变材质，使得存储单元组具有不同的操作存储器特性。存储单元组配置于阵列112内的不同位置，且可具有不同尺寸，并且在实施例中设置于阵列112的不同单元内，例如阵列112的不同存储库(bank)、区块(block)或部份(section)。
多种相变材质的不同属性取决于各相变存储单元组200、250的所需操作存储器特性。例如，实施例中的相变材质的不同属性可包括导电性、导热性、热容量、热膨胀、热稳定性、转换温度及熔化温度中的一个或多个的差异。例如，由此产生的不同操作存储器特性可包括电流电压特性、读取速度、写入速度、功耗、储存数据值的关联电阻范围、松弛时间、数据保持度、切换速度及循环耐受度中的一个或多个。
例如，阵列112的多个相变材质可分别包括由Zn、To、Tl、Ge、Sb、Te、Se、In、Ti、Ga、Bi、Sn、Cu、Pd、Pb、Ag、S、C、Si、O、P、As、N及Au所构成的族群中的一种或多种材质。
阵列112的相变材质的实施例包括基于相变的存储器材质，包括含硫属化物的材质和其它材质。硫族元素包括形成元素周期表第VIA族一部份的以下四种元素中的任意一种：氧(O)、硫(S)、硒(Se)及碲(Te)。硫属化物包括硫族元素与更具正电性的元素或基团的化合物。硫属化物合金包括硫属化物与诸如过渡金属等其它材质的组合。硫属化物合金通常包含元素周期表第IVA族的一种或多种元素，例如锗(Ge)和锡(Sn)。通常，硫属化物合金包括含锑(Sb)、镓(Ga)、铟(In)及银(Ag)中的一个或多个的组合。在科技文献中已描述许多相变存储器材质，包括以下合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te及Te/Ge/Sb/S。在Ge/Sb/Te合金的家族中，宽范围的合金复合物都是可工作的。此复合物的特征为TeaGebSb100-(a+b)。一研究者已描述了最有效的合金在沉积材质中的Te平均浓度低于70％，典型的是低于大约60％并且一般范围在低至23％到高至58％Te之间并且最佳为48％至58％Te。Ge的浓度为高于5％并且其范围在材质内平均从8％至30％，一般保持在50％以下。更佳的，Ge的浓度在8％至40％之间。此复合物中主要组成元素的剩余部份为Sb。这些百分比为原子百分比，组成元素的原子总计为100％(Ovshinsky第5,687,112号专利，第10至11栏)。另一研究者所评估的特定合金包括Ge2Sb2Te5、GeSb2Te4及GeSb4Te7(NoboruYamada，“Potential of Ge-Sb-TePhase-Change Optical Disks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))。更一般的，诸如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)等过渡金属及其混合物或合金可与Ge/Sb/Te结合以形成具有可编程电阻性质的相变合金。在Ovshinsky‘112的第11至13栏中给出了有用的存储器材质的具体实例，其实例并入本发明以供参考。
硫属化物和其它相变材质在一些实施例中掺杂有杂质，以使用掺杂的硫属化物来改变存储器元件的导电性、转换温度、熔化温度及其它属性。用以掺杂硫属化物的代表性杂质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛及氧化钛。例如，参见美国专利第6,800,504号以及美国专利申请公开第2005/0029502号。
相变合金在存储单元的主动通道区内的局部次序(local order)可在第一结构态与第二结构态之间进行切换，其中在第一结构状态中，材质处于大致的非晶态固相(amorphous solid phase)，在第二结构状态中，材质处于大致的晶态固相(crystalline solid phase)。这些合金至少是双稳态的(bistable)。术语“非晶态”用于表示比单晶无序的相对无序结构，其具有诸如高于晶相的电阻率的可检测特性。术语“晶态”用于表示比非晶态结构有序的相对有序结构，其可具有诸如低于非晶相的低电阻率的可检测特性。典型地，相变材质可在完全非晶态和完全晶态之间的谱线上在局部次序的不同可检测状态之间进行电性切换。由非晶和晶相之间的改变所影响的其它材质特性包括原子次序、自由电子密度和激活能量。材质可切换成不同固相或切换成二个或更多个固相的混合物，以提供位于完全非晶态和完全晶态之间的灰阶(gray scale)。材质中的电气属性因此不同。
相变合金可通过施加电脉冲而从一种相态改变为另一种相态。据观察，较短且较高振幅的脉冲倾向于将相变材质改成大致非晶态。较长且较低振幅的脉冲倾向于将相变材质改成大致晶态。较短且较高振幅的脉冲中的能量高到足以允许晶态结构的结键断开，并且短到足以阻止原子重新排列成晶态。可在不进行过度实验的情况下确定脉冲的适当轮廓(profile)，以具体适应某一特定相变合金。在本发明的后续部份中，相变材质被称为GST，并且应当理解可使用其它类型的相变材质。本发明所述的用以实现PCRAM的材质为Ge2Sb2Te5。
其它可编程电阻存储器材质可用于本发明的其它实施例中，包括使用不同晶体相变来确定电阻的其它材质，或使用电脉冲来改变电阻状态的其它存储器材质。实例包括用于电阻式随机存取存储器(resistance randomaccess memory，RRAM)中的材质，诸如包括氧化钨(WOX)、NiO、Nb2O5、CuO2、Ta2O5、Al2O3、CoO、Fe2O3、HfO2、TiO2、SrTiO3、SrZrO3、(BaSr)TiO3在内的金属氧化物。其它实例包括用于诸如旋转力矩转移(spin-torque-transfer，STT)MRAM的磁电阻式随机存取存储器(magnetoresistance random access memory，MRAM)中的材质，例如CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O5、NiOFe2O3、MgOFe2、EuO及Y3Fe5O12中的至少一个。例如，参见标题为“Magnetic Memory Device and Method of Fabricatingthe Same”的美国公开号第2007/0176251号，此美国公开并入本发明以供参考。
形成硫属化物材质的范例性方法是使用在1mTorr～100mTorr的压力下以Ar、N2和/或He等作为气体源的PVD溅射或磁控溅射方法。沉积通常在室温下进行。长宽比为1～5的准直器可用于改良填充性能(fill-inperformance)。为了改良填充性能，还可使用几十伏特至几百伏特的直流(DC)偏压。另一方面，可同时地使用DC偏压和准直器的组合。
一种形成硫属化物材质的范例性方法使用诸如标题为“Chemical VaperDepositon of Chalcogenide Materials”的美国公开号第2006/0172067号中揭露的化学气相沉积CVD，其并入本发明以供参考。
任选在真空中或N2环境中进行沉积后退火处理以改良硫属化物材质的晶态。退火温度通常在100℃至400℃的范围内，并且退火时间低于30分钟。
如上所述，阵列112的相变材质的不同属性导致阵列112的所需存储器功能。在实施例中，阵列112的相变材质的不同属性可通过以下方式获得，例如使存储单元组包括不同硫属化物材质、包括具有不同掺质及不同掺质浓度中的至少一个的同一硫属化物材质以及包括具有不同Ge、Te及Sb组份的硫属化物合金。
相变材质的不同属性导致存储单元组根据阵列112的需求而分别呈现其自身存储器功能操作特性。存储器功能取决于集成电路110的实施方式并可包括例如具有随机存取存储器(RAM)、闪存、只读存储器(ROM)及熔丝存储器特性并以上述形式实现的存储单元组。
以下是一些范例性类型的相变材质，其可实现于阵列112的存储单元组内以具有不同存储器功能操作特性来解决单个集成电路上的不同存储器性能需求。
静态随机存取存储器(Static random access memory，SRAM)和动态随机存取存储器(dynamic random access memory，DRAM)通常要求非常快速的相变材质及较好的循环耐受度，并可为集成电路提供工作存储器。然而，延长的数据保持度一般不是必须的。适当的材质实例为GexSy。
包括NOR和NAND阵列配置在内的闪存通常要求相变材质具有非常好的数据保持特性，并可为集成电路储存运行码和用户数据。然而，一般不需要快速的切换速度和非常好的循环耐受度。适当的材质实例为G2S2T5。
只读存储器(ROM)和可编程只读存储器(PROM)，有时被称为熔丝存储器(因存储器仅被程序一次)，通常要求非常好的数据保持度和小的复位电流以使存储单元的尺寸得以最小化。此类存储器的相变材质可呈现慢的程序/擦除时间。适当的材质实例为掺氮的G2S2T5；这种掺杂材质的数据保持度优于G2S2T5，但操作速度略慢。
阵列112中的各组存储单元的存储器功能操作特性由存储单元的地址区别并确定从控制器134发送的信号的特性来耦接偏压电路(偏压配置供应电压及电流源136)以施加脉冲来操作阵列112的存储单元(例如，读取和编程操作)。例如，在第一组存储单元的读取操作中，第一读取脉冲施加至第一组存储单元中的相变存储单元，并且在第二组存储单元的读取操作中，第二读取脉冲施加至第二组存储单元中的相变存储单元。依据存储单元组的特性，第一和第二读取脉冲的脉冲宽度和脉冲高度中的至少一个具有不同值。类似地，在第一组存储单元的编程操作中，第一编程脉冲施加至第一组存储单元中的相变存储单元，而在第二组存储单元的编程操作中，第二编程脉冲施加至第二组存储单元中的相变存储单元。第一和第二编程脉冲的脉冲宽度和脉冲高度中的至少一个具有不同值。在一些实施例中，驱动器和读出放大器可由对应于存储单元组且具有不同性能属性的各种类型的电路组成，并且/或者依据进行操作的存储单元组而操作成不同状态。
图2绘示了阵列112的实施例的原理图，阵列112包括含第一相变材质的第一组存储单元200以及含第二相变材质的第二存储单元组250，第一相变材质和第二相变材质具有不同属性，使得第一组相变存储单元200和第二组相变存储单元250具有不同的操作存储器特性。
在图2中，存储单元分别包括存取晶体管和含相变材质的存储器元件。第一组存储单元200包括存储单元202、204、206、208，各自具有含第一相变材质的存储器元件212、214、216、218；第二组存储单元250包括存储单元252、254、256、258，各自具有含第二相变材质的存储器元件262、264、266、268，其仅代表可包括数百万存储单元的阵列的一小部份。在一些实施例中，第一组存储单元200和第二组存储单元250可包括不同数量的存储单元。
第一相变材质和第二相变材质具有不同属性，使得第一组相变存储单元200和第二组相变存储单元250具有不同的操作存储器特性。第一相变材质和第二相变材质的不同属性取决于第一组相变存储单元200和第二组相变存储单元250的较佳不同操作存储器特性。例如，第一和第二相变材质的不同性质可包括：导电性、导热性、热容量、热膨胀、热稳定性、转换温度、熔化温度、结晶时间、功率及电流以及非晶化时间、功率及电流中的一个或多个。由此产生的不同操作存储器特性例如可包括：电流电压特性、读取速度、写入速度、功耗、储存数据值的关联电阻范围、松弛时间、数据保持度、转换速度及循环耐受度中的一个或多个。
阵列112包括多个字线116，其包括在第一方向上平行延伸的字线116a、116b，以及多个位线126，其包括在垂直于第一方向的第二方向上平行延伸的位线126a、126b、126c、126d。在图2中，第一组存储单元200和第二组存储单元250沿字线116配置。或者，第一组存储单元200和第二组存储单元250可沿位线126配置。
第一组存储单元200的四个存取晶体管的各自源极共同连接至源极线296，源极线296终止于源极线终端电路295，例如接地端子。在另一实施例中，存取装置的源极未电性连接，而是可独立地控制的。
第二组存储单元250的四个存取晶体管的各自源极共同连接至源极线296。在另一实施例中，存取装置的源极未电性连接，而是可独立地控制的。
在一些实施例中，源极线终端电路295可包括诸如电压源和电流源的偏压电路以及译码电路，以向源极线296施加接地以外的偏压配置。
存储单元202是阵列112的第一组存储单元200的代表性存储单元。字线116a耦接于存储单元202的存取晶体管的栅极，并且存储器元件212配置于存取晶体管的漏极和位线126a之间。或者，存储器元件212可位于存取晶体管的源极侧。
存储单元202的读取或写入可通过以下方式实现：耦接偏压配置供应电压及电流源136以提供适当的电压和/或电流脉冲到字线116a、位线126a及源极线296来开启存取晶体管并在路径201内感生从位线126a流至源极线296a的电流，或反之亦然。施加的脉冲电平和持续时间取决于所进行的操作，例如读取操作或写入操作。
在存储单元202的复位(或擦除)操作中，字线译码器114向字线116a提供适当的电压脉冲来开启存储单元202的存取晶体管。位线译码器118供应适当振幅和持续时间的电压脉冲至位线126a以感生流经存储器元件212的电流，电流将存储器元件212的主动区温度提升至高于第一相变材质的转换温度且同样高于熔化温度以使主动区处于液态。然后电流终止，例如通过终止字线116a和位线126a上的电压脉冲，随着主动区迅速冷却而产生相对快速的淬火时间以稳定至高电阻的大致非晶相。复位操作还可包括多个脉冲，例如使用一对脉冲。
在存储单元202的设置(或编程)操作中，字线译码器114为字线116a提供适当的电压脉冲以开启存储单元202的存取晶体管。位线译码器118供应适当振幅和持续时间的电压脉冲至位线126a以感生流经存储器元件212的电流，电流足以将主动区的至少一部份的温度提升至高于第一相变材质的转换温度并导致主动区的至少一部份从非晶相转变到晶相，这种转变将降低存储器元件212的电阻并将存储单元202设置至所希望的状态。
在储存于存储单元202内的数据值的读取(或读出)操作中，字线译码器114向字线116a提供适当的电压脉冲以开启存储单元202的存取晶体管。位线译码器118供应适当振幅和持续时间的电压脉冲至位线126a以感生流经存储器元件212的电流，电流不足以改变存储器元件212的电阻状态。流经存储单元202的电流取决于存储器元件212的电阻并且因此取决于储存于存储单元202内的数据值。因此，可通过比较位线126a上的电流与区块124a的读出放大器的适当参照来确定储存于存储单元202内的数据值。
存储单元252是阵列112的第二组存储单元250的代表性存储单元。字线116a耦接于存储单元252的存取晶体管的栅极，并且存储器元件262配置于存取晶体管的漏极和位线126c之间。或者，存储器元件262可位于存取晶体管的源极侧。
存储单元252的读取或写入可通过以下方式实现：耦接偏压配置供应电压及电流源136以提供适当的电压和/或电流脉冲至字线116a、位线126c及源极线296来开启存取晶体管并在路径251中感生从位线126c流至源极线296的电流，反之亦然。施加的脉冲电平和持续时间取决于所进行的操作，例如读取操作或写入操作。
在存储单元252的复位(或擦除)操作中，字线译码器114向字线116a提供适当的电压脉冲以开启存储单元252的存取晶体管。位线译码器118供应适当振幅和持续时间的电压脉冲至位线126c以感生流经存储器元件262的电流，电流将存储器元件262的主动区温度提升至高于第二相变材质的转换温度并同样高于熔化温度以使主动区处于液态。然后电流终止，例如通过终止字线116a和位线126c上的电压脉冲，随着主动区迅速冷却而导致相对快速的淬火时间，以稳定成高电阻的大致非晶相。复位操作还可包括多个脉冲，例如使用一对脉冲。
在存储单元252的设置(或编程)操作中，字线译码器114向字线116a提供适当的电压脉冲以开启存储单元252的存取晶体管。位线译码器118供应适当振幅和持续时间的电压脉冲至位线126c以感生流经存储器元件252的电流，电流足以将主动区的至少一部份的温度提升至高于第二相变材质的转换温度并使主动区的至少一部份从非晶相转变至晶相，这种转变将降低存储器元件252的电阻并将存储单元252设置至所希望的状态。
在储存于存储单元252的数据值的读取(或读出)操作中，字线译码器114向字线116a提供适当的电压脉冲以开启存储单元202的存取晶体管。位线译码器118供应适当振幅及持续时间的电压脉冲至位线126c以感生流经存储器元件262的电流，电流足以改变存储器元件262的电阻状态。流经存储单元252的电流取决于存储器元件262的电阻并因此取决于储存于存储单元252内的数据值。因此，可通过比较位线126a上的电流与区块124b的读出放大器的适当参照来确定储存于存储单元252内的数据值。
应该理解，存储器阵列112并不限于图2所示的阵列配置，并且也可使用其它阵列配置，包括对第一和第二组存储单元200、250的每组使用不同配置。
在图2中，阵列112包括第一组存储单元200和第二组存储单元250，第一组存储单元200和第二组存储单元250分别包括第一相变材质和第二相变材质。然而，应该理解，阵列112并不限于二种不同属性的相变材质，并且本发明包括二种或二种以上不同性质的不同相变材质，使得对应存储单元组具有不同操作存储器特性。
例如，在实施例中，阵列112可包括含第三相变材质的第三组相变存储单元，第三相变材质的性质不同于第一和第二相变材质，使得第三组相变存储单元具有不同于第一和第二组相变存储单元的操作存储器特性。例如，第三组存储单元可沿耦接于第一组存储单元200和第二组存储单元250的位线126配置，或另一实例可沿第一和第二组存储单元200、250的字线116配置。另外，在一实施例中，阵列112还包括含第四相变材质的第四组相变存储单元，第四相变材质的属性不同于第一、第二和第三相变材质，使得第四组相变存储单元具有不同于第一、第二和第三相变存储单元的操作存储器特性。
在图2所示的实施例中，第一和第二组存储单元200、250包括场效晶体管(field effect transistor)存取装置。或者，第一和第二组存储单元200、250可分别包括相同类型的其它存取装置，例如二极管或双极结晶体管(bipolar junction transistor)。
图3绘示了阵列112的第二实施例，其中第一组存储单元200和第二组存储单元250包括双极结晶体管存取装置(bipolar junction transistor)。其它替代实施例可包括二极管存取装置。在一些实施例中，第一组存储单元200和第二组存储单元250包括不同类型的存取装置。
在一些实施例中，阵列112的多组存储单元可包括具有相同物理配置的存储器元件。或者，阵列112的多组存储单元可包括具有不同物理配置的各种类型的存储器元件。图4A至图4E绘示了可实施于阵列112的多组存储单元中的存储器元件400的各种物理配置的横截面图。应当理解，本发明并不限于图4A至图4E所示的存储器元件的物理配置类型。
图4A是绘示耦接于第一和第二电极412、414的存储器元件400的第一配置的简化横截面图。例如，第一电极412可耦接于诸如二极管或晶体管的存取装置的端子上，同时第二电极414可耦接于位线。
具有一定宽度415的电介质间隔壁(dielectric spacer)413隔离第一电极412和第二电极414。存储器元件400的相变材质延伸过电介质间隔壁413并接触第一电极412和第二电极414，藉此在第一电极412和第二电极414之间定义电极间路径(inter-electrode path)，其路径长度由电介质间隔壁413的宽度415定义。在操作中，随着电流在第一电极412和第二电极414之间并经存储器元件400通过时，存储器元件400的相变材质的主动区418相较于存储器元件400的其它部份更快地加热。
图4B是绘示耦接于第一电极422和第二电极424的存储器元件400的第二配置的简化横截面图。存储器元件400的相变材质具有主动区428并分别在顶面423和底面429接触第一电极422和第二电极424。存储器元件400的宽度421与第一和第二电极422、424的宽度相同。
图4C是绘示耦接于第一电极432和第二电极434的存储器元件400的第三配置的简化横截面图，存储器元件400的相变材质具有一主动区438。第一电极432和第二电极434由电介质间隔壁435间隔。第一电极432、第二电极434及电介质间隔壁435具有侧壁表面431。存储器元件400的相变材质位于侧壁表面431上并延伸过电介质间隔壁435以接触第一电极432和第二电极434。
图4D是绘示了耦接于第一电极442和第二电极444的存储器元件400的第四配置的简化横截面图。存储器元件400的相变材质具有主动区448并在顶面443和底面449分别接触第一电极442和第二电极444。存储器元件400的宽度441小于第一和第二电极442、444。
图4E是绘示耦接于第一电极454和第二电极452的存储器元件400的第五配置的简化横截面图。第一电极454的宽度453小于第二电极452和存储器元件400的宽度451。由于宽度451和宽度453之间的差异，在操作中，存储器元件400的相变材质中的电流密度在邻进第一电极454的区域中是最大的，导致主动区458具有如图所示的“蘑菇”形状。
在图1的实施例中，多组存储单元配置于单个存储器阵列112内的不同位置，并且多组存储单元共享公共控制电路和偏压电路。
图5是包括多个存储器阵列512的集成电路510的第二实施例的方块图，阵列512包括含第一相变材质的第一组存储单元的第一存储器阵列512a。多个存储器阵列512包括含第二相变材质的第二组存储单元的第二存储器阵列512b，第一阵列512a和第二阵列512b位于集成电路510的衬底的不同位置500、502，并且彼此间隔。第一和第二相变材质具有不同属性，使得阵列512a、512b的第一和第二组存储单元具有不同操作特性，例如上述特性。在图5中，绘示了两个阵列512a、512b，然而应该理解本发明并不限于此，并且本发明包括位于集成电路510上的两个或更多个阵列512。
由于第一组存储单元配置于第一阵列512a内，而第二组存储单元配置于第二阵列512b内，第一阵列512a和第二阵列512b可配置成进一步解决第一阵列512a和第二阵列512b的各种存储器功能需求。例如，在RAM存储器中，存储单元设置成提供随机存取，并且通常希望较短的位线/字线长度来增加编程/擦除速度。在闪存中，存储单元可配置成NAND或NOR阵列配置以提供较好的阵列效率，并且通常希望较长的位线/字线长度来增加阵列效率并且由于不太关心闪存的切换速度。为了增加ROM和熔丝存储器中的阵列面积效率，通常希望较长的位线/字线长度。
如图5所示，阵列512a、512b包括参照图1所讨论的各种元件，因此此处将不再重复各种元件操作的讨论。阵列512a、512b可包括上文参照阵列112讨论的相变材质、存取装置、阵列结构以及存储器元件物理配置。
在图5中，此多个阵列512分别包括分开的控制电路和偏压电路。各阵列512中的各组存储单元的存储器功能操作特性确定从各控制器534a、534b发送的信号特性，来耦接对应的偏压电路(偏压配置供应电压及电流源536a、536b)以施加脉冲来操作阵列512的各自存储单元(例如，读取和编程操作)。例如，在读取操作中，通过对应的偏压电路和控制电路施加第一读取脉冲至阵列512a的第一组存储单元中的相变存储单元，并且通过对应的偏压电路和控制电路将第二读取脉冲施加至阵列512b的第二组存储单元中的相变存储单元，第一和第二读取脉冲的脉冲宽度和脉冲高度中的至少一个依据存储单元组的特性具有不同值。类似地，在编程操作中，通过对应的偏压电路和控制电路将第一编程脉冲施加至阵列512a的第一组存储单元中的相变存储单元，并且通过对应的偏压电路和控制电路将第二编程脉冲施加至阵列512b的第二组存储单元中的相变存储单元，第一和第二编程脉冲的脉冲宽度和脉冲高度中的至少一个依据存储单元组的特性具有不同值。
在图5中，第一阵列512a和第二阵列512b分别包括单一相变材质。然而，本发明并不限于此，并且第一阵列512a和第二阵列512b可分别包括一种或多种配置的相变材质，例如，如上文参照阵列112所讨论的。
图6至图11绘示了制造本发明所述的含第一和第二相变材质的第一和第二组存储单元的工艺步骤。
图6绘示了提供存储器存取层600的第一步骤的横截面图，存储器存取层600具有顶面601并包括第一组存储单元的区域602和第二组存储单元的区域604。区域602、604可位于同一阵列内(例如图1的阵列112)或位于分开的阵列内(例如图5的阵列512a和512b)。存储器存取层600包括位于区域602内的第一组导电触点(first set of conductive contacts)610，其经电介质670延伸至下方存取电路(未绘示)且延伸至顶面601，以及位于区域604内的第二组导电触点620，其经电介质680延伸至下方存取电路(未绘示)且延伸至顶面601。在一些实施例中，电介质670、680包括相同的电介质材质，例如氧化硅。
存储器存取层600可通过本领域所常用的标准工艺形成，并且第一组导电触点610和第二组导电触点620的配置取决于实现本发明所述的存储单元组的阵列配置。一般来说，存储器存取层600可包括诸如晶体管和二极管的存取装置、字线、源极线、导电插塞以及位于半导体衬底内的掺杂区。
例如，导电触点610、620可包括TiN或TaN。在后续形成的存储器元件包括GST的实施例中，TiN为较佳的，因为TiN可与GST形成良好接触，TiN为一种半导体工艺的常用材质，并在GST发生转变的较高温度下(通常在600至700℃之间)提供良好的扩散势垒层(diffusion barrier)。或者，导电触点610、620可为TiAlN或TaAlN，或其它实例可包括选自由Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O、Ru及其组合所构成的族群的一种或多种元素。在一些实施例中，导电触点610、620可包括掺杂的半导体材质，其可形成诸如二极管或晶体管的存取装置的端子，或者可包括诸如硅化物等材质的导电层。
接下来，于存储器存取层600的顶面601上形成电介质700，形成贯穿电介质700的第一组介层窗(the first set of vias)710以暴露第一组导电触点610的顶面，并且形成贯穿电介质700的第二组介层窗(the second setof vias)720以暴露第二组导电触点620的顶面，形成如图7的横截面图中所示的结构。
第一组介层窗710和第二组介层窗720的各自宽度715、725较佳是亚光刻的(sublithographic)，在所示的实施例中，宽度715、725实质上相同。如本发明所使用，术语“实质上”意图包括制造容限。
在所示的实施例中，介层窗710、720具有圆形横截面并因此宽度715、725为其直径。然而，在实施例中，依据用以形成介层窗710、720的制造技术，介层窗710、720可具有方形、椭圆形、矩形或略微不规则形状的横截面。
例如，具有各自亚光刻宽度715、725的介层窗710、720可使用2007年9月14日提交的标题为“Phase Change Memory Cell in Via Array withSelf-Alighed，Self-Converged Bottom Electrode and Method forManufacturing”的美国专利申请第11/855979号揭露的方法、材质和工艺形成，此专利申请并入本发明以供参考。例如，于电介质700上形成隔离层，并且于隔离层上形成牺牲层(sacrificial layer)。接下来，于牺牲层上形成掩模(mask)，掩模具有接近或等于用以产生掩模的工艺的最小特征尺寸(feature size)的开口，此开口覆盖介层窗710、720的位置。然后，使用掩模选择性刻蚀隔离层和牺牲层，藉此在隔离层和牺牲层内形成开口并暴露电介质700的顶面。在移除掩模后，在开口上进行选择性底切刻蚀(undercutting etch)，使得隔离层被刻蚀，同时牺牲层和电介质700保持不动。然后，于开口内形成填充材质，由于选择性底切刻蚀，其在各开口的填充材质内产生自对准空隙(void)。接下来，在填充材质上进行非等向性刻蚀工艺(anisotropic etching process)以打开空隙，并且继续刻蚀直到暴露开口下方区域内的电介质700，藉此在各开口内形成包括填充材质的侧壁间隔壁。侧壁间隔壁的开口尺寸实质上由空隙尺寸确定，并因此可小于光刻工艺的最小特征尺寸。接下来，使用侧壁间隔壁作为刻蚀掩模刻蚀电介质700，藉此形成宽度715、725小于最小特征尺寸的介层窗710、720。通过诸如CMP的平坦化工艺(planarization process)移除隔离层和牺牲层，产生如图7中所示的结构。
接下来，于图7所示的结构上沉积第一相变材质850，产生图8A所示的结构。例如，通过化学气相沉积(chemical vapor deposition，CVD)将第一相变材质形成于第一介层窗710和第二介层窗720内。例如，第一相变材质850可包括上文讨论的任意材质。或者，在本发明的其它实施例可使用其它存储器材质。
接下来，在图8所示的结构上进行平坦化工艺以暴露电介质700的顶面，藉此形成包括位于第一组介层窗710内的第一相变材质的第一组存储器元件800并产生图8B所示的结构。例如，平坦化工艺可包括化学机械抛光(chemical-mechanical polishing，CMP)。
接下来，形成位于第一组存储单元的区域602内并覆盖第一组存储器元件800的掩模900，并且选择性移除第二组介层窗720内的第一相变材质，产生图9所示的结构。在所示的实施例中，掩模900包括光刻胶(photoresist)，并且通过选择性刻蚀工艺移除第二组介层窗720内的第一相变材质。
接下来，于图9所示的结构上形成属性不同于第一相变材质850的第二相变材质1050，产生图10A所示的结构。例如，可通过化学气相沉积(CVD)形成第二相变材质1050。例如，第二相变材质1050可包括上文讨论的任意材质。或者，在本发明的其它实施例中可使用其它可编程电阻存储器材质。
接下来，于图10A所示的结构上进行平坦化工艺以暴露电介质700的顶面，藉此于第二组介层窗720内形成第二组存储器元件1000并产生图10B所示的结构。例如，平坦化工艺可包括化学机械抛光(CMP)。
接下来，于第一组存储器元件800和第二组存储器元件1000上形成第二电极1110、1120，产生图11所示的结构。在图11中，通过图案化位于图10B所示的结构上的第二电极材质层来形成第二电极1110、1120，此材质层例如是上文参照第一导电触点610、620讨论的任意材质。
在图11中，于对应的第一组存储器元件800和第二组存储器元件1000上形成分开的第二电极1110、1120。或者，将第二电极材质图案化成位线，并且因此第二电极1110、1120可包括对应位线的一部份。在区域602、604配置于同一阵列内的实施例中，位线可形成为延伸于区域602、604之间并接触第一组存储器元件800和第二组存储器元件1000。
图12至图15绘示了图8至图10所示的工艺实施例的替代工艺实施例。
于图7所示的结构上形成牺牲材质1200，产生图12A所示的结构。牺牲材质1200包括可相对电介质700进行选择性处理(例如选择性刻蚀)的材质。
接下来，于图12A所示的结构上进行诸如CMP的平坦化工艺以暴露电介质700的顶面，产生图12B所示的结构，此结构具有位于第一组介层窗710和第二组介层窗720内的牺牲材质。
接下来，形成位于第二组存储单元的区域604内并覆盖第二组介层窗720的掩模1300，并且对第一组介层窗710内的牺牲材质进行选择性移除，产生图13所示的结构。在所示的实施例中，掩模1300包括光刻胶，并且通过选择性刻蚀工艺移除第一组介层窗710内的牺牲材质。
接下来，于图13所示的结构上形成第一相变材质850，产生图14A所示的结构。例如，可通过化学气相沉积(CVD)将第一相变材质850形成于第一组介层窗710内。
接下来，在图14所示的结构上进行平坦化工艺以暴露电介质700的顶面，藉此形成包括位于第一组介层窗710内的第一相变材质850的第一组存储器元件800，并产生图14B所示的结构。例如，平坦化工艺可包括化学机械抛光(CMP)。
接下来，形成位于第一组存储单元的区域602内并覆盖第一组存储器元件800的掩模1500，并且选择性移除第二组介层窗720内的牺牲材质，产生图15A所示的结构。在所示的实施例中，掩模1500包括光刻胶，并且通过选择性刻蚀工艺移除第二组介层窗720内的牺牲材质。
接下来，于图15A所示的结构上形成第二相变材质1050，产生图15B所示的结构。
接下来，于图15B所示的结构上进行平坦化工艺以暴露电介质700的顶面，藉此形成位于第二组介层窗720内的第二组存储器元件1000并产生图10B所示的结构。例如，平坦化工艺可包括化学机械抛光(CMP)。
图16至19绘示了图7至10所示的工艺实施例的替代工艺实施例。
于图6的存储器存取层600的顶面601上形成电介质700，并且形成位于第二组存储单元的区域604内且覆盖第二组触点620的掩模1600，产生图16所示的结构。
接下来，形成贯穿电介质700的第一组介层窗710以暴露第一组导电触点610的顶面，并且移除掩模1600，产生图17所示的结构。
接下来，于图17所示的结构上形成第一相变材质850，产生图18A所示的结构。例如，可通过化学气相沉积(CVD)将第一相变材质850形成于第一组介层窗710内。
接下来，于图18A所示的结构上进行平坦化工艺以暴露电介质700的顶面，藉此形成包括位于第一组介层窗710内的第一相变材质850的第一组存储器元件800，并产生图18B所示的结构。例如，平坦化工艺可包括化学机械抛光(CMP)。
接下来，形成位于第一组存储单元的区域602内并覆盖第一组存储器元件800的掩模1900，产生图19所示的结构。
接下来，形成贯穿电介质700的第二组介层窗720以暴露第二组触点620的顶面，第二相变材质形成于第二组介层窗720内，并且移除掩模1900，藉此形成位于第二组介层窗720内的第二组存储器元件1000并产生图10B所示的结构。例如，通过第二相变材质的化学气相沉积(CVD)将第二相变材质形成于第二组介层窗720内，接着进行诸如化学机械抛光(CMP)的平坦化工艺，以暴露电介质700的顶面。
图20至图25绘示了制造本发明所述的包括第一和第二相变材质的第一和第二组存储单元的工艺步骤。
于图7的第一组介层窗710和第二组介层窗720内形成第一组底部电极2010和第二组底部电极2020，产生图20所示的结构。第一组底部电极2010和第二组底部电极2020通过以下方式形成：在图7所示的结构上沉积电极材质且接着进行诸如CMP的平坦化工艺，以暴露电介质700的顶面。例如，第一组底部电极2010和第二组底部电极2020可包括上文参照导电触点610、620讨论的材质和组合。
如上文参照图7所描述的，介层窗710、720可使用2007年9月14日提交的标题为“Phase Change Memory Cell in Via Array with Self-Alighed，Self-Converged Bottom Electrode and Method for Manufacturing”的美国专利申请第11/855979号揭露的方法、材质和工艺形成。在本实施例中，在将电极材质沉积于图7的结构上之前，通过平坦化工艺移除隔离层和牺牲层。或者，沉积位于介层窗710、720内并覆盖隔离层和牺牲层的电极材质，接着进行诸如CMP的平坦化工艺，以移除隔离层和牺牲层并产生图20中绘示的结构。
在其它替代实施例中，具有亚光刻宽度的底部电极2010、2020以及电介质700可使用提交于2007年6月18日的标题为“Method forManufacturing a Phase Change Memory Device with Pillar Bottom Electrode”的美国专利申请第11/764,678号揭露的方法、材质和工艺形成，此专利申请并入本发明以供参考。例如，于存储器存取层600的顶面601上形成电极材质层，接着使用标准光刻技术图案化位于电极层上的光刻胶层，以形成覆盖底部电极2010、2020的位置的光刻胶掩模。接下来，例如使用氧等离子(oxygen plasma)来修整光刻胶掩模，以形成覆盖底部电极2010、2020的位置的亚光刻尺寸的掩模结构。然后，使用修整的光刻胶掩模刻蚀电极材质层，藉此形成具有亚光刻宽度的底部电极2010、2020。接下来，形成电介质材质700并进行平坦化处理，产生图20所示的结构。
接下来，于图7所示的结构上形成第一相变材质2100，并且于第一相变材质2100上形成第一顶部电极材质2110，产生图21所示的结构。
接下来，形成位于第一组存储单元的区域602内并覆盖第一组底部电极2010和第一相变材质2100的掩模2200，并且移除位于第二组存储单元的区域604内的第一顶部电极材质2110，产生图22所示的结构。
然后，移除掩模2200，在图22所示的结构上形成第二相变材质2300，并且于第二相变材质2300上形成第二顶部电极材质2310，产生图23所示的结构。
接下来，移除区域602内的第二相变材质2300，以及区域602内的第二顶部电极材质2310以暴露位于区域602内的第一顶部电极材质2110的顶面，产生图24所示的结构。例如，通过在区域604内形成诸如光刻胶的掩模，并选择性刻蚀第二相变材质2300以暴露位于区域602内的第一顶部电极材质2110的顶面来移除区域602内的第二相变材质2300和第二顶部电极材质2310。
接下来，图案化顶部电极材质2110、2310、第一相变材质2100以及第二相变材质2300，产生如图25所示的第二电极2500、2505、第一组存储器元件2510以及第二组存储器元件2520。
在图25中，于对应的第一组存储器元件2510和第二组存储器元件2520上形成分开的第二电极2500、2505。或者，将顶部电极材质2110、2310、第一相变材质2100以及第二相变材质2300可图案为位线以及存储器材质条，并因此第二电极2110、2310可包括对应位线的一部份，并且第一组存储器元件2510和第二组存储器元件2520可包括存储器材质条的一部份。在区域602、604配置于同一阵列的实施例中，位线和存储器材质条可形成为延伸于区域602、604之间并同时接触第一组底部电极2010和第二组底部电极2020。
上文所提及的所有专利、专利申请以及出版物公开并入本发明以供参考。
以上描述使用了诸如“之上”、“之下”、“顶部”、“底部”、“上方”、 “下方”等术语。这些术语用于描述和权利要求范围中是为了有助于理解本发明并非以限制方式进行使用。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定的范围为准。

Claims (22)

1、一种集成电路，其特征在于，包括位于衬底上的多个存储单元，所述多个存储单元包括：
第一组存储单元，包括第一可编程电阻存储器材质；以及
第二组存储单元，包括第二可编程电阻存储器材质，所述第一可编程电阻存储器材质和所述第二可编程电阻存储器材质具有不同属性，使得所述第一组存储单元和所述第二组存储单元具有不同的操作存储器特性。
2、根据权利要求1所述的集成电路，其特征在于：
所述第一可编程电阻存储器材质具有第一几何形状的主动区；以及
所述第二可编程电阻存储器材质具有第二几何形状的主动区，所述第二几何形状不同于所述第一几何形状。
3、根据权利要求1所述的集成电路，其特征在于，更包括偏压电路，适于施加脉冲来控制所述多个存储单元，所述脉冲包括：
第一脉冲，施加至所述第一组存储单元内的存储单元；以及
第二脉冲，施加至所述第二组存储单元内的存储单元，所述第一脉冲和所述第二脉冲的脉冲宽度和脉冲高度中的至少一个具有不同值。
4、根据权利要求1所述的集成电路，其特征在于，所述第一组存储单元和所述第二组存储单元配置于阵列内，所述第一组存储单元位于所述阵列内的第一位置，所述第二组存储单元位于所述阵列内的第二位置。
5、根据权利要求1所述的集成电路，其特征在于：
所述第一组存储单元配置在位于所述衬底的第一位置的第一阵列内；以及
所述第二组存储单元配置在位于所述衬底的第二位置并与所述第一阵列间隔的第二阵列内。
6、根据权利要求1所述的集成电路，其特征在于，所述第一存储器材质和所述第二存储器材质包括不同的硫属化物材质。
7、根据权利要求1所述的集成电路，其特征在于，所述多个存储单元更包括第三组存储单元，其包括第三可编程电阻存储器材质，所述第三可编程电阻存储器材质的属性不同于所述第一可编程电阻存储器材质和所述第二可编程电阻存储器材质，使得所述第三组存储单元具有不同于所述第一组存储单元和所述第二组存储单元的操作存储器特性。
8、根据权利要求1所述的集成电路，其特征在于，所述第一组存储单元和所述第二组存储单元包括具有相同物理配置的存储器元件。
9、根据权利要求1所述的集成电路，其特征在于，所述第一组存储单元和所述第二组存储单元包括具有不同物理配置的存储器元件。
10、根据权利要求1所述的集成电路，其特征在于，所述第一组存储单元和所述第二组存储单元包括不同类型的存取装置。
11、一种集成电路的制造方法，其特征在于，所述方法包括：
在衬底上形成第一组存储单元并包括第一可编程电阻存储器材质；以及
在所述衬底上形成第二组存储单元并包括第二可编程电阻存储器材质，所述第一可编程电阻存储器材质和所述第二可编程电阻存储器材质具有不同属性，使得所述第一组存储单元和所述第二组存储单元具有不同的操作存储器特性。
12、根据权利要求11所述的集成电路的制造方法，其特征在于，所述第一组存储单元和所述第二组存储单元配置于阵列内，所述第一组存储单元位于所述阵列内的第一位置，所述第二组存储单元位于所述阵列内的第二位置。
13、根据权利要求11所述的集成电路的制造方法，其特征在于：
所述第一组存储单元配置在位于所述衬底的第一位置的第一阵列内；以及
所述第二组存储单元配置在位于所述衬底的第二位置并且与所述第一阵列间隔的第二阵列内。
14、根据权利要求11所述的集成电路的制造方法，其特征在于，所述第一存储器材质和所述第二存储器材质包括不同的硫属化物材质。
15、根据权利要求11所述的集成电路的制造方法，其特征在于，更包括在所述衬底上形成第三组存储单元并且包括第三可编程电阻存储器材质，所述第三可编程电阻存储器材质的属性不同于所述第一可编程电阻存储器材质和所述第二可编程电阻存储器材质，使得所述第三组存储单元具有不同于所述第一组存储单元和所述第二组存储单元的操作存储器特性。
16、根据权利要求11所述的集成电路的制造方法，其特征在于，所述第一组存储单元和所述第二组存储单元包括不同类型的存取装置。
17、一种集成电路的制造方法，其特征在于，所述方法包括：
提供具有顶面的存储器存取层，所述存储器存取层包括延伸至所述存储器存取层的所述顶面的第一组导电触点和第二组导电触点；
形成第一组存储器元件，包括电性耦接于所述第一组导电触点的第一存储器材质；以及
形成第二组存储器元件，包括电性耦接于所述第二组导电触点的第二存储器材质，所述第一存储器材质和所述第二存储器材质具有不同属性，使得所述第一组存储器元件和所述第二组存储器元件具有不同的操作存储器特性。
18、根据权利要求17所述的集成电路的制造方法，其特征在于：所述第一组存储器元件包括第一可编程电阻存储器材质；以及
所述第二组存储器元件包括第二可编程电阻存储器材质。
19、根据权利要求17所述的集成电路的制造方法，其特征在于，所述形成第一组存储器元件的步骤和所述形成第二组存储器元件的步骤包括：
在所述存储器存取层上形成电介质；
形成贯穿所述电介质的第一组介层窗以暴露所述第一组导电触点，以及形成贯穿所述电介质层的第二组介层窗以暴露所述第二组导电触点；
在所述第一组介层窗和所述第二组介层窗内形成所述第一存储器材质；
形成覆盖所述第一存储器材质的掩模并选择性移除所述第二组介层窗内的所述第一存储器材质；以及
在所述第二组介层窗内形成所述第二存储器材质。
20、根据权利要求17所述的集成电路的制造方法，其特征在于，所述形成第一组存储器元件的步骤和所述形成第二组存储器元件的步骤包括：
在所述存储器存取层上形成电介质
形成贯穿所述电介质的第一组介层窗以暴露所述第一组导电触点，以及形成贯穿所述电介质的第二组介层窗以暴露所述第二组导电触点；
在所述第一组介层窗和所述第二组介层窗内形成牺牲材质；
形成覆盖所述第二组介层窗的掩模并选择性移除所述第一组介层窗内的所述牺牲材质；
在所述第一组介层窗内形成所述第一存储器材质；
形成覆盖所述第一组介层窗的第二掩模并选择性移除在所述第二组介层窗内的所述牺牲材质；以及
在所述第二组介层窗内形成所述第二存储器材质。
21、根据权利要求17所述的集成电路的制造方法，其特征在于，所述形成第一组存储器元件的步骤和所述形成第二组存储器元件的步骤包括：
在所述存储器存取层上形成电介质；
形成位于所述电介质上并覆盖所述第二组导电触点的第一掩模；
形成贯穿所述电介质的第一组介层窗以暴露所述第一组导电触点；
在所述第一组介层窗内形成所述第一存储器材质；
形成覆盖所述第一组介层窗的第二掩模；
形成贯穿所述电介质的第二组介层窗以暴露所述第二组导电触点；以及
在所述第二组介层窗内形成所述第二存储器材质。
22、根据权利要求17所述的集成电路的制造方法，其特征在于，所述形成第一组存储器元件的步骤和所述形成第二组存储器元件的步骤包括：
在所述存储器存取层上的电介质内形成第一组底部电极和第二组底部电极，所述第一组底部电极位于所述第一组导电触点上，所述第二组底部电极位于所述第二组导电触点上；
形成位于所述电介质上且覆盖所述第一组底部电极和所述第二组底部电极的所述第一存储器材质；
在所述第一存储器材质上形成第一顶部电极材质；
移除覆盖所述第二组底部电极的所述第一存储器材质和所述第一顶部电极材质；
形成位于所述第二组底部电极上并覆盖所述第一组底部电极的第二存储器材质；
在所述第二存储器材质上形成第二顶部电极材质；
刻蚀覆盖所述第一组底部电极的所述第二存储器材质以暴露覆盖所述第一组底部电极的所述第一顶部电极材质；以及
图案化所述第一顶部电极材质和所述第二顶部电极材质以及所述第一存储器材质和所述第二存储器材质。
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