CN101620993B - 基板处理方法及基板处理装置 - Google Patents

基板处理方法及基板处理装置 Download PDF

Info

Publication number
CN101620993B
CN101620993B CN2009101369366A CN200910136936A CN101620993B CN 101620993 B CN101620993 B CN 101620993B CN 2009101369366 A CN2009101369366 A CN 2009101369366A CN 200910136936 A CN200910136936 A CN 200910136936A CN 101620993 B CN101620993 B CN 101620993B
Authority
CN
China
Prior art keywords
gas
substrate
film
process chamber
film forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009101369366A
Other languages
English (en)
Other versions
CN101620993A (zh
Inventor
森谷敦
井之口泰启
国井泰夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Electric Co., Ltd.
Original Assignee
Hitachi Kokusai Electric Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Kokusai Electric Inc filed Critical Hitachi Kokusai Electric Inc
Publication of CN101620993A publication Critical patent/CN101620993A/zh
Application granted granted Critical
Publication of CN101620993B publication Critical patent/CN101620993B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本发明提供一种基板处理方法及基板处理装置，其能够确保成膜速度且膜厚难以变得不均匀。该方法包括：将多个Si晶片(300)送入处理室(201)内并积层收容的第一工序；加热Si晶片(300)且将第一气体供给到处理室(201)，成膜所期望的厚度的第一非晶质硅膜的第二工序；加热基板(301)且将与第一气体不同的第二气体供给到处理室(201)内，成膜所期望的厚度的第二非晶质硅膜的第三工序，以使第一气体为比所述第二气体高级次的气体的方式对Si晶片(300)进行处理。

Description

基板处理方法及基板处理装置
技术领域
本发明涉及在表面的至少一部分上具有绝缘层且在硅表面露出的单晶的基板上成膜有非晶质的硅膜的基板处理方法及基板处理装置。
背景技术
公知一种在表面的至少一部分上具有绝缘层且在硅表面露出的单晶的基板上成膜有非晶质的硅膜的基板处理法及基板处理装置。
但是，在以往的基板处理方法及基板处理装置中，例如在以低温成膜硅膜的情况下，会产生成膜速度变慢的问题，并且在使用反应性高的气体成膜硅膜的情况下，会产生膜厚变得不均匀的问题。
即，在以往的技术中，作为基板处理，在例如使用横向固相外延生长法的情况下，在a-Si(无定形硅)和绝缘膜之间的界面上容易形成微细结晶粒，若形成微细结晶粒，则在为使Si单晶化而进行热处理时，微细结晶粒生长，存在妨碍单晶化的问题。
在此，为了抑制微细结晶粒的生长，以低温成膜a-Si即可。例如，在使用SiH4的CVD法的情况下，600℃为a-Si和Poly-Si(多晶硅Poly silicon)的边界温度，由于在580℃以下几乎都成为a-Si，所以在使用SiH4的CVD法的情况下，以580℃以下的温度成膜即可。
但是，在以低温进行处理的情况下，会产生成膜速度变慢的问题。例如，在使成膜压力为80Pa，处理温度为580℃的条件下，a-Si的成膜速度约为6(nm/min)，而在使处理温度为530℃的情况下，a-Si的成膜速度降低到约为2(nm/min)。
在此，为了抑制伴随着使处理温度降低的成膜速度的降低，使用反应性高且成膜速度高的气体即例如Si2H6等即可。作为处理气体，如果使用Si2H6，在使成膜压力为25Pa的情况下，即便使处理温度降低到500℃，也能够使成膜速度约为3(nm/min)。
但是，作为处理气体，在使用反应性高的气体的情况下，会产生膜厚均匀性变差的问题。例如，在使用SiH4作为处理气体，并使处理温度为530℃，从而在φ200mm的基板(晶片)上进行成膜的情况下，能够使膜厚面内均匀性为±1％以下。对此，在使用反应性高的Si2H6作为处理气体，并使处理温度为500℃，从而在φ200mm的基板上进行成膜的情况下，膜厚面内均匀性恶化，超过±5％。
如上所述，在以往的基板处理方法及基板处理装置中，不能进行即能确保成膜速度又能使膜厚面内均匀性良好的基板处理。
发明内容
本发明的目的在于提供能够确保成膜速度且膜厚难以变得不均匀的基板处理方法及基板处理装置。更具体地，本发明的目的在于提供例如能够抑制a-Si的绝缘膜界面的微结晶粒的形成、不使成膜速度减慢、且能够确保膜厚均匀性的基板处理方法及基板处理装置。
本发明的基板处理方法，在表面的至少一部分上具有绝缘膜，且在硅表面露出的单晶硅基板上成膜非晶质硅膜，包括：将多个基板送入处理室内并积层收容的第一工序；至少对所述基板进行加热并供给第一气体，从而成膜所期望的厚度的第一非晶质硅膜的第二工序；至少对所述基板进行加热并供给与所述第一气体不同的第二气体，从而成膜所期望的厚度的第二非晶质硅膜的第三工序，所述第一气体是比所述第二气体高级次的气体。
发明效果
根据本发明，能够提供确保成膜速度且膜厚难以变得不均匀的基板处理装置及基板处理装置。更具体地，本发明的目的在于提供例如能够抑制a-Si的绝缘膜界面的微结晶粒的形成、不使成膜速度减慢、且能够确保膜厚均匀性的基板处理方法及基板处理装置。
附图说明
图1是表示本发明的实施方式的基板处理装置的剖视图。
图2是表示由本发明的实施方式的基板处理装置所进行的基板处理的工序的图。
图3是表示由本发明的实施方式的基板处理装置所进行的，通过横向固相外延生长法进行的三维LSI过程的制造工序的图。
附图标记说明
10基板处理装置
201处理室
240控制器
300Si基板
302绝缘膜
304a-Si膜
306开口部
308单晶层
320电路
具体实施方式
以下，参照附图说明本发明的实施方式的基板处理方法及基板处理装置。
图1表示本发明的实施方式的基板处理装置10。
基板处理装置10是进行本发明的实施方式所涉及的基板处理的装置，构成为纵型的CVD装置。
此外，基板处理装置10虽然为纵型的CVD装置，但本发明也能够适用于横型的CVD装置、片叶型的CDV装置等纵型以外的基板处理装置。另外，基板处理装置10是所谓热壁型的装置，但本发明也能够适用于所谓冷壁型的装置。
如图1所示，基板处理装置10具有处理炉202和作为加热机构使用的加热器206。
加热器206为圆筒形状，由加热器导线束和在其周围设置的隔热部件构成，通过被支承在未图示的保持体上而被垂直地安装。
在加热器206的内侧，与加热器206同心圆状地设置有作为反应管的外管205。外管205由石英(SiO2)或碳化硅(SiC)等耐热材料构成，外管205形成为上端闭塞且下端开口的圆筒形状。在外管205的内侧的筒中空部形成有处理室201，构成为通过后述的舟皿217能够以水平姿态且在垂直方向上以多层整齐排列的状态收容Si基板300。
在外管205的下方，与外管205同心圆状地设置有歧管209。歧管209例如由不锈钢等构成，形成为上端及下端开口的圆筒形状。该歧管209以支承外管205的方式设置。此外，在歧管209和外管205之间设置有作为密封部件的O型环。该歧管209被未图示的保持体支承，由此，外管205成为垂直地被安装的状态。由该外管205和歧管209形成反应容器。
在歧管209上设置有气体排气管231，并且，气体供给管232以贯通歧管209的方式设置。气体供给管232在上游侧分成3部分，分别经由阀177、178、179和作为气体流量控制装置的MFC 183、184、185连接在第一气体供给源180、第二气体供给源181、第三气体供给源182上。在MFC183、184、185及阀177、178、179上电连接有气体流量控制部235，该气体流量控制部构成为在所期望的时刻以所期望的流量控制供给气体的流量。
在气体排气管231的下游侧，经由未图示的作为压力检测器的压力传感器及作为压力调整器的APC阀242连接有真空泵等真空排气装置246。在压力传感器及APC阀242上电连接有压力控制部236，压力控制部236基于压力传感器所检测的压力调节APC阀242的开度，由此，在所期望的时刻将处理室201内的压力控制成所期望的压力。
在歧管209的下方设置有用于气密地闭塞歧管209的下端开口的作为炉口盖体的密封盖219。密封盖219例如由不锈钢等金属构成，形成为圆盘状。在密封盖219的上表面设置有与歧管209的下端抵接的作为密封部件的O型环。在密封盖219上设置有旋转机构254。旋转机构254的旋转轴255贯通密封盖219并连接在后述的舟皿217上，通过使舟皿217旋转而使Si基板300旋转。
密封盖219构成为通过设置在处理炉202外侧的作为升降机构的后述升降电机248在垂直方向上升降，由此，能够将舟皿217相对于处理室201送入送出。在旋转机构254及升降电机248上电连接有驱动控制部237，该驱动控制部构成为以在所期望的时刻进行所期望的动作的方式进行控制。
作为基板保持件而使用的舟皿217，例如由石英或碳化硅等耐热性材料构成，其构成为以水平姿态且相互对齐中心的状态使Si基板300整齐排列并多层地保持。此外，在舟皿217的下部，例如由石英或碳化硅等耐热性材料构成的圆板形状的作为隔热部件的隔热板216以水平姿态多层地配置多张，以使来自加热器206的热难以向歧管209侧传递。
在加热器206的附近设置有用于检测处理室201内的温度的作为温度检测体的温度传感器(未图示)。在加热器206及温度传感器上电连接有温度控制部238，基于温度传感器所检测的温度信息对向加热器206的通电状况进行调节，由此，以在所期望的时刻处理室201内的温度成为所期望的温度分布的方式进行控制。
在该处理炉202的结构中，第一处理气体(第一气体)从第一气体供给源180被供给，在通过MFC183其流量被调节后，经由阀177，并通过气体供给管232被导入处理室201内。第二处理气体(第二气体)从第二气体供给源181被供给，在通过MFC184其流量被调节后，经由阀178并通过气体供给管232被导入处理室201内。第三处理气体从第三气体供给源182被供给，在通过MFC185其流量被调节后，经由阀179并通过气体供给管232被导入处理室201内。另外，处理室201内的气体通过连接在气体排气管231上的作为排气装置的真空泵246从处理室201被排气。
下面，对本发明所使用的基板处理装置的处理炉周边的结构进行说明。
在作为预备室的加载互锁真空室140的外表面设置有下基板245。在下基板245上设置有与升降台249嵌合的导向轴264及与升降台249螺合的滚珠丝杠244。在下基板245上立设的导向轴264及滚珠丝杠244的上端设置有上基板247。滚珠丝杠244通过设置在上基板247上的升降电机248旋转。通过滚珠丝杠244的旋转，升降台249进行升降。
在升降台249上垂直设置有中空的升降轴250，升降台249和升降轴250的连结部是气密的。升降轴250与升降台249一起升降。升降轴250游隙地贯通加载互锁真空室140的顶板251。升降轴250所贯通的顶板251的贯通孔具有不与升降轴250接触的充分的余量。在加载互锁真空室140和升降台249之间以覆盖升降轴250的周围的方式设有具有伸缩性的作为中空伸缩体的波纹管265，该波纹管265用于气密地保持加载互锁真空室140。波纹管265具有能与升降台249的升降量对应的充分的伸缩量，波纹管265的内径与升降轴250的外形相比充分大，而且不会因波纹管265的伸缩而与升降轴250接触。
在升降轴250的下端水平地固定有升降基板252。在升降基板252的下表面通过O型环等密封部件气密地安装有驱动部罩253。由升降基板252和驱动部罩253构成驱动部收纳盒256。根据该结构，驱动部收纳盒256内部与加载互锁真空室140内的环境气体隔离。
另外，在驱动部收纳盒256的内部设置有舟皿217的旋转机构254，旋转机构254的周边被冷却机构257冷却。
电力供给电缆258从升降轴250的上端通过升降轴250的中空部被导向旋转机构254并与其连接。另外，在冷却机构257、密封盖219中形成有冷却流路259，在冷却流路259上连接有用于供给冷却水的冷却水配管260，冷却水配管260从升降轴250的上端通过升降轴250的中空部。
升降电机248被驱动，滚珠丝杠244旋转，由此，经由升降台249及升降轴250使驱动部收纳盒256升降。
通过驱动部收纳盒256上升，气密地设置在升降基板252上的密封盖219闭塞作为处理炉202的开口部的炉口161，成为能够进行晶片处理的状态。通过驱动部收纳盒256下降，舟皿217与密封盖219一起下降，成为能够将Si基板300送出到外部的状态。
气体流量控制部235、压力控制部236、驱动控制部237和温度控制部238构成操作部和输入输出部，并与用于控制基板处理装置整体的主控制部239电连接。这些气体流量控制部235、压力控制部236、驱动控制部237、温度控制部238和主控制部239构成作为控制部使用的控制器240。
在基板处理装置10中，当多张Si基板300装填到舟皿217中时，如图1所示，保持着多张Si基板300的舟皿217通过由升降电机248驱动的升降台249及升降轴250的升降动作被送入处理室201内(舟皿装填)。在该状态下，密封盖219成为通过O型环密封歧管209的下端的状态。
通过真空排气装置246进行真空排气，以使处理室201内成为所期望的压力(真空度)。此时，处理室201内的压力由压力传感器测定，基于所测定的压力，压力调节器242被反馈控制。另外，通过加热器206进行加热，以使处理室201内成为所期望的温度。此时，基于温度传感器检测的温度信息，向加热器206的通电状况被反馈控制，以使处理室201内成为所期望的温度分布。然后，通过旋转机构254使舟皿217旋转，由此使Si基板300旋转。
在第一气体供给源180、第二气体供给源181和第三气体供给源182中，作为处理气体分别充入Si2H6、SiH4、H2，然后，从这些处理气体供给源分别供给处理气体。在调节MFC 183、184、185的开度以成为所期望的流量后，打开阀176、177、178，各处理气体在气体供给管232内流通，并从处理室201的上部导入处理室201内。被导入的气体通过处理室201内，并从气体排气管231排出。处理气体在通过处理室201内时与Si基板300接触，并在Si基板300的表面上沉积(沉淀)Si膜。
经过预先设定的时间后，从未图示的惰性气体供给源供给惰性气体，处理室201内被惰性气体净化并置换，并且处理室201内的压力恢复到常压。
之后，通过升降电机248使密封盖219下降，歧管209的下端开口，并且处理后的Si基板300在被保持在舟皿217中的状态下，从歧管209的下端被送出到外管205的外部(舟皿卸载)。之后，处理后的Si基板300从舟皿217被取出(晶片卸下)。
如上所述地构成的基板处理装置10被用于例如利用SOI(SiliconInsulator)构造的LSI的制造中。
利用SOI构造的LSI的制造，由于因寄生容量的降低而带来的动作速度的高速化和元素间分离简单，因此，具有容易使所制造的LSI高集成化等优点。在此，作为形成SOI构造的方法，能够列举由SIMOX(Separation by Implanted Oxygen)等代表的表面单结晶分离法。SIMOX是边保存基板的表面的单晶Si层边在内部形成绝缘膜的方法。
另外，作为形成SOI构造的方法，能够列举横向固相外延生长法。横向固相外延生长法是使用在基板的表面的一部分或全部上形成了绝缘膜的Si基板，并通过横向外延生长法在所形成的绝缘膜上形成单晶Si层的方法。在基板处理装置10中，使用横向外延生长法对基板进行处理。
以下，进一步具体说明。
图2表示在基板处理装置10中进行的基板处理的工序。
更具体地说，图2表示在基板处理装置10中进行的使用横向固相外延生长法的基板处理的工序。
首先，如图2(a)所示，在局部地形成有绝缘膜302的Si基板300的表面上成膜a-Si膜304。
其次，进行Si基板300的热处理。即，将Si基板300以约500℃～700℃的温度加热。通过对Si基板300进行热处理，如图2(b)所示，将Si基板300的开口部306作为晶种，绝缘膜302上的a-Si单晶化，形成单晶层308。而且，再继续进行一定时间的热处理，如图2(c)所示，绝缘膜302上的a-Si膜304全部单晶化。
通过经过以上所说明的工序，在绝缘膜302上形成单晶层308。因此，进一步在所形成的单晶层308上重复上述工序，由此能够形成电路，能够三维地使电路集成化，使半导体装置的构造设计的自由度提高。
例如，通过重复进行上述横向固相外延生长法，能够制造半导体装置即三维LSI。
图3表示根据横向固相外延生长法制造三维LSI过程的制造工序。
首先，如图3(a)所示，对已经形成了电路320的基板，如图3(b)所示那样以覆盖电路320的方式形成绝缘膜302。然后，参照图2并通过所说明的方法，在绝缘膜302的上成膜a-Si膜，通过热处理使所成膜的a-Si膜单晶化，形成单晶层308。
通过重复以上工序，制造多层构造的三维LSI。
在以上说明的横向固相外延生长法中，重要的是在成膜a-Si膜304时，使a-Si膜304和Si基板300基板之间的界面高清洁化。如上所述，由于将Si基板300的开口部306作为晶种，从而绝缘膜302上的a-Si进行单晶化，因此，若清洁化不充分，在Si基板300上形成自然氧化膜，并附着污染物质，则Si基板300就不能成为晶种，不能良好地进行单晶化。
对于这点，由于本实施方式的基板处理装置10是外延生长用途的能高清洁的CVD装置，因此，a-Si膜304和Si基板300基板之间的界面被高度清洁化，能够良好地进行单晶化。
另外，在横向固相外延生长法中，重要的是抑制a-Si膜304和绝缘膜302之间的界面中的微结晶粒的形成。若形成有微细结晶粒，则为了使a-Si膜304单晶化而进行热处理时，微细结晶粒生长，妨碍单晶化。
因此，在本实施方式中，实施特有的方法来抑制a-Si膜304和绝缘膜302之间的界面中的微结晶粒的形成。另外，实施特有的方法能够在抑制a-Si膜304和绝缘膜302之间的界面中的微结晶粒的形成的同时，不使成膜速度降低，并且能够确保膜厚均匀性。
以下，进行具体说明。
以下说明的基板处理装置10所进行的Si晶片300的处理是通过作为控制部使用的控制器240对气体供给部进行控制而实现的，所述气体供给部至少由MFC 183、184、185、阀177、178、179等构成。
在本发明中，在成膜a-Si膜304时，最初使用作为第一气体的Si2H6，在多晶化难以发生的低温下较薄地成膜，抑制在a-Si膜304和绝缘膜302之间的界面中形成微结晶粒。然后，使温度上升，使用作为处理气体的第二气体SiH4，并使用Si2H6，以与低温下较薄地成膜的a-Si膜304重叠的方式较厚地成膜。由此，能够确保成膜的速度，并且使a-Si膜304均匀。在此，作为第一处理气体使用的Si2H6是比作为第二气体使用的SiH4高级次的气体。处理气体一般越高级次，越能在低温下成膜。
具体地，在基板处理装置10中成膜500nm的a-Si膜304时，a-Si膜304的最初的50nm是在处理温度为500℃、处理室201内的压力为25pa、使用Si2H6作为处理气体的条件下成膜的。在此，由于处理温度500℃是比较低的低温，因此，a-Si膜304和绝缘膜302之间的界面中的微结晶粒的生长被抑制。
代替使用Si2H6作为处理气体并成膜a-Si膜304的最初的50nm的情况，也可以使用Si2H6作为处理气体并只成膜最初的1层。另外，通过使用Si2H6作为处理气体进行的最初的处理所成膜的膜厚不一定是50nm。
在此，作为处理温度的500℃成为作为处理气体的Si2H6的分解温度以上的温度。处理温度不一定是500℃，大体在450℃～500℃的范围内即可。
之后，剩下的厚度450nm这部分的成膜是在使处理温度上升到约580℃、处理室201内的压力上升到80Pa以上后、并且使用SiH4作为处理气体的条件下实现的。这样，由于在使用Si2H6成膜的a-Si膜304上，以重叠的方式使用SiH4成膜a-Si膜304，因此，与厚度500nm的全部都由Si2H6成膜的情况相比，膜厚的均匀性变好。
在此，作为处理温度的580℃为作为处理气体的SiH4的多晶化极限温度的600度℃以下。此外，在使用SiH4进行处理的情况下，可知随着使处理温度从580℃下降到545℃，多晶化率降低。
在以上的处理中，使用Si2H6的最初的成膜所需要的时间约为17分钟，然后进行的使用SiH4的成膜时间约为75分钟，加上升温所需要的时间和使温度稳定的时间，能够使成膜工序在120分钟左右结束。
另外，关于膜厚面内均匀性，由于使用SiH4的450nm的厚度的部分占支配地位，所以，与如上所述的只使用Si2H6的情况相比，膜厚均匀性提高，膜厚面内均匀性保持在±2％以下的范围。
此外，使用Si2H6的最初的成膜中的效率是3(nm/分)，然后使用SiH4的成膜中的效率是6(nm/分)。
在此，在使用基板处理装置10成膜500nm的a-Si膜302时，在想使用SiH4成膜全部厚度500nm的情况下，即使处理温度为530℃，也需要250分钟的处理时间。而在只使用Si2H6成膜全部厚度500nm的情况下，若使处理温度为500℃，则成膜约需要167分钟，膜厚面内均匀性超过±5％。
此外，在以上的说明中，以使用SiH4和Si2H6的情况为例进行了说明，但只要最初所使用的第一气体为高级次的气体，且下一个使用的第二气体比第一气体低级次的关系成立，也可以任意组合使用Si3H8和Si4H10这样的高级次硅烷类气体以及SiH2Cl2和SiH3Cl这样的卤素类气体等。
另外，在以上的说明中，以将处理温度从500℃上升到580℃为例进行了说明，但处理温度不限于此。另外，在以上的说明中，说明了在两个不同的成膜条件下对a-Si膜304进行成膜的双层成膜的例子，但a-Si膜304的成膜也可以在三个以上的不同成膜条件下成膜。
本发明以技术方案记载的事项为特征，也包含以下附记中的事项。
〔附记1〕
一种基板处理方法，在表面的至少一部分上具有绝缘膜，且在硅表面露出的单晶硅基板上成膜非晶质硅膜，其特征在于，包括以下工序：
将多个基板送入处理室内并积层收容的第一工序；
至少对所述基板进行加热并供给第一气体，从而成膜所期望的厚度的第一非晶质硅膜的第二工序；
至少对所述基板进行加热并供给与所述第一气体不同的第二气体，从而成膜所期望的厚度的第二非晶质硅膜的第三工序，
所述第一气体是比所述第二气体高级次的气体。
〔附记2〕
如附记1记载的基板处理方法，还具有对所述第一非晶质硅膜及所述第二非晶质硅膜实施热处理，并以从基板表面露出的单晶硅表面为晶种从而使固相外延生长的第4工序。
〔附记3〕
如附记1或2记载的基板处理方法，所述第三工序与所述第二工序相比处理温度高。
〔附记4〕
如附记1～3的任一项记载的基板处理方法，所述第三工序在比所述第二气体的多结晶化温度低的温度下对所述基板进行加热。
〔附记5〕
如附记1～4的任一项记载的基板处理方法，所述第二工序将所述基板加热到450℃到550℃之间的温度，所述第三工序将所述基板加热到580℃以下的温度。
〔附记6〕
如附记1～4的任一项记载的基板处理方法，所述第二工序是以450℃到550℃的温度对所述基板进行加热，使用Si2H6气体作为所述第一气体，
所述第三工序以比所述第二工序中加热的温度高、且580℃以下的温度对所述基板进行加热，使用SiH4气体作为所述第二气体。
〔附记7〕
一种基板处理方法，具有如下工序：
将多个基板送入处理室内并积层收容的第一工序；
以450℃到550℃的温度对所述基板进行加热，并将Si2H6供给到所述处理室，成膜所期望的厚度的第一非晶质硅膜的第二工序；
以比所述第二工序加热的温度高、且580℃以下的温度对所述基板进行加热，将SiH4气体供给到所述处理室，成膜所期望的厚度的第二非晶质硅膜的第三工序；
对所述第一非晶质硅膜及所述第二非晶质硅膜实施热处理，以从所述基板表面露出的单晶硅表面为晶种，使固相外延生长的第4工序。
〔附记8〕
如附记1～7的任一项记载的基板处理方法，在所述第二工序之后所述第三工序之前，还具有净化所述处理室内的净化工序。
〔附记9〕
如附记1～8的任一项记载的基板处理方法，所述第一工序在比所述第二工序低的压力下进行。
〔附记10〕
如附记1～9的任一项记载的基板处理方法，所述第二工序成膜由1层构成的第一非晶质硅膜。
〔附记11〕
一种基板处理装置，
具有：对被积层并收纳的多个基板进行处理的处理室；
对被收纳在所述处理室内的基板进行加热的加热部；
向所述处理室内供给所期望的气体的气体供给部；
排出所述处理室内的气体的排气部；
至少对所述气体供给部进行控制的控制部，
所述控制部对所述气体供给部进行如下控制：将第一气体供给到所述处理室内，在所述基板上成膜第一非结晶硅膜后，向所述处理室内供给比所述第一气体低级次的第二气体，在所述基板上成膜第二非结晶硅膜。
〔附记12〕
如附记11记载的基板处理装置，所述控制部对所述加热机构进行如下控制：对所述第一非晶质硅膜及所述第二非晶质硅膜实施热处理，以从所述基板的表面露出的单晶硅的表面为晶种，使固相外延生长。
〔附记13〕
如附记11或12记载的基板处理装置，所述控制部对所述加热机构进行如下控制：所述基板的温度在所述第二气体的供给过程中比所述第一气体的供给过程中高。
〔附记14〕
一种基板处理装置，
具有：对被积层并收纳的多个基板进行处理的处理室；
对被收纳在所述处理室内的基板进行加热的加热部；
向所述处理室内供给所期望的气体的气体供给部；
排出所述处理室内的气体的排气部；
至少对所述气体供给部进行控制的控制部，
所述控制部对所述气体供给部进行如下控制：将第一气体供给到所述处理室内，在所述基板上成膜第一非结晶硅膜后，向所述处理室内供给与所述第一气体不同的第二气体，在所述基板上成膜第二非结晶硅膜，所述控制部对所述加热部进行如下控制：使所述基板的所述第二气体的供给过程中的温度比所述第一气体的供给过程中的所述基板的温度高，并且比所述第二气体的多结晶化温度低。
〔附记15〕
如附记14记载的基板处理装置，所述控制部对所述加热机构进行如下控制：对所述第一非晶质硅膜及所述第二非晶质硅膜实施热处理，以从所述基板的表面露出的单晶硅的表面为晶种，使固相外延生长。
〔附记16〕
如附记11～15的任一项记载的基板处理装置，所述控制部对所述气体供给部及所述气体排气部中的至少某一个进行如下控制：在所述第一气体被供给后且所述第二气体被供给前，净化所述处理室内。
〔附记17〕
如附记11～16的任一项记载的基板处理装置，所述控制部对所述气体供给部及所述气体排气部中的至少某一个进行如下控制：使所述第一气体的供给过程中的所述处理室内的压力比所述第二气体的供给过程中低。
〔附记18〕
如附记11～17的任一项记载的基板处理装置，所述控制部对所述加热部进行如下控制：使所述第一气体的供给过程中的所述基板的温度为从450℃到550℃，使所述第二气体供给过程中的所述基板的温度为580℃以下。
〔附记19〕
一种基板处理装置，
具有：对被积层并收纳的多个基板进行处理的处理室；
对被收纳在所述处理室内的基板进行加热的加热部；
向所述处理室内供给所期望的气体的气体供给部；
排出所述处理室内的气体的排气部；
至少对所述气体供给部进行控制的控制部，
所述控制部至少对所述加热部及所述气体供给部进行如下控制：在所述基板的温度为从450℃到500℃的状态下，将Si2H6气体供给到所述处理室内，在所述基板上成膜第一非晶质硅膜后，在所述基板的温度为580℃以下的状态下，将SiH4气体供给到所述处理室内，在所述基板上成膜第二非晶质硅膜。
〔附记20〕
如附记19记载的基板处理装置，所述控制部对所述气体供给部及所述气体排气部中的至少某一个进行如下控制：在Si2H6气体被供给后且SiH4气体被供给前，净化所述处理室内。
〔附记21〕
如附记19或20记载的基板处理装置，所述控制部对所述气体供给部及所述气体排气部中的至少某一个进行如下控制：使Si2H6气体的供给过程中的所述处理室内的压力比SiH4气体的供给过程中低。
〔附记22〕
如附记11～21的任一项记载的基板处理装置，作为所述第一非晶质硅膜只成膜最初的一层。
工业实用性
如上所述，本发明能够适用于例如处理晶片等基板的基板处理装置和半导体装置的制造方法。

Claims (5)

1.一种基板处理方法，在表面的至少一部分上具有绝缘膜，且在硅表面露出的单晶硅基板上成膜非晶质硅膜，其特征在于：
包括：将多个基板送入处理室内并积层收容的第一工序；
至少对所述基板进行加热并供给第一气体，从而成膜所期望的厚度的第一非晶质硅膜的第二工序；
至少对所述基板进行加热并供给与所述第一气体不同的第二气体，从而成膜所期望的厚度的第二非晶质硅膜的第三工序，
所述第一气体是比所述第二气体高级次的气体。
2.如权利要求1所述的基板处理方法，其特征在于，还具有第四工序，在所述第四工序中对所述第一非晶质硅膜及所述第二非晶质硅膜实施热处理，以从基板表面露出的单晶硅表面为晶种，使固相外延生长。
3.如权利要求1或2所述的基板处理方法，其特征在于，所述第三工序比所述第二工序处理温度高。
4.如权利要求1所述的基板处理方法，其特征在于：
所述第二工序以450℃到550℃的温度对所述基板进行加热，使用Si2H6气体作为所述第一气体，
所述第三工序以比所述第二工序中加热的温度高且580℃以下的温度对所述基板进行加热，使用SiH4气体作为所述第二气体。
5.一种基板处理装置，其特征在于：
具有：对被积层并收纳的多个基板进行处理的处理室；
对被收纳在所述处理室内的基板进行加热的加热部；
向所述处理室内供给所期望的气体的气体供给部；
排出所述处理室内的气体的排气部；
至少对所述气体供给部进行控制的控制部，
所述控制部对所述气体供给部进行如下控制：将第一气体供给到所述处理室内，在所述基板上成膜第一非结晶硅膜后，向所述处理室内供给比所述第一气体低级次的第二气体，在所述基板上成膜第二非结晶硅膜。
CN2009101369366A 2008-06-30 2009-04-28 基板处理方法及基板处理装置 Active CN101620993B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008-169819 2008-06-30
JP2008169819 2008-06-30
JP2008169819A JP5023004B2 (ja) 2008-06-30 2008-06-30 基板処理方法及び基板処理装置

Publications (2)

Publication Number Publication Date
CN101620993A CN101620993A (zh) 2010-01-06
CN101620993B true CN101620993B (zh) 2011-03-23

Family

ID=41447963

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101369366A Active CN101620993B (zh) 2008-06-30 2009-04-28 基板处理方法及基板处理装置

Country Status (5)

Country Link
US (1) US7851379B2 (zh)
JP (1) JP5023004B2 (zh)
KR (1) KR101066136B1 (zh)
CN (1) CN101620993B (zh)
TW (2) TWI483311B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5495847B2 (ja) * 2010-02-24 2014-05-21 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および基板処理方法
CN102842507B (zh) * 2011-06-24 2015-08-19 中国科学院微电子研究所 半导体场效应晶体管的制备方法
CN102903750B (zh) * 2011-07-27 2015-11-25 中国科学院微电子研究所 一种半导体场效应晶体管结构及其制备方法
CN102903749B (zh) * 2011-07-27 2015-04-15 中国科学院微电子研究所 一种半导体器件结构及其制造方法
JP2013258188A (ja) * 2012-06-11 2013-12-26 Hitachi Kokusai Electric Inc 基板処理方法と半導体装置の製造方法、および基板処理装置
JP5902073B2 (ja) * 2012-09-25 2016-04-13 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
JP5931780B2 (ja) 2013-03-06 2016-06-08 東京エレクトロン株式会社 選択エピタキシャル成長法および成膜装置
CN103219228B (zh) * 2013-03-11 2016-05-25 京东方科技集团股份有限公司 多晶硅层的制作方法和多晶硅薄膜晶体管及其制造方法
US9797042B2 (en) 2014-05-15 2017-10-24 Lam Research Corporation Single ALD cycle thickness control in multi-station substrate deposition systems
JP6247181B2 (ja) 2014-09-05 2017-12-13 東京エレクトロン株式会社 シリコン又はゲルマニウム又はシリコンゲルマニウム膜の成膜方法および成膜装置
JP6100854B2 (ja) * 2014-11-19 2017-03-22 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、ガス供給システムおよびプログラム
CN105609406B (zh) * 2014-11-19 2018-09-28 株式会社日立国际电气 半导体器件的制造方法、衬底处理装置、气体供给系统
JP6501576B2 (ja) * 2015-03-24 2019-04-17 東京エレクトロン株式会社 シリコン膜の成膜方法および成膜装置
JP6078604B2 (ja) * 2015-09-24 2017-02-08 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびガス供給系
JP6594768B2 (ja) * 2015-12-25 2019-10-23 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体
JP6560991B2 (ja) * 2016-01-29 2019-08-14 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US20170314129A1 (en) * 2016-04-29 2017-11-02 Lam Research Corporation Variable cycle and time rf activation method for film thickness matching in a multi-station deposition system
US10697059B2 (en) 2017-09-15 2020-06-30 Lam Research Corporation Thickness compensation by modulation of number of deposition cycles as a function of chamber accumulation for wafer to wafer film thickness matching
JP6952620B2 (ja) 2018-02-23 2021-10-20 東京エレクトロン株式会社 シリコン膜またはゲルマニウム膜またはシリコンゲルマニウム膜を成膜する方法および装置
JP7103070B2 (ja) * 2018-08-29 2022-07-20 株式会社デンソー 半導体装置の製造方法
JP2023023459A (ja) 2021-08-05 2023-02-16 東京エレクトロン株式会社 成膜方法及び成膜装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197669B1 (en) * 1999-04-15 2001-03-06 Taiwan Semicondcutor Manufacturing Company Reduction of surface defects on amorphous silicon grown by a low-temperature, high pressure LPCVD process

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6290921A (ja) * 1985-06-10 1987-04-25 Sanyo Electric Co Ltd エピタキシヤル成長方法
JP2961188B2 (ja) * 1990-09-14 1999-10-12 三洋電機株式会社 Ｓｏｉ基板の作製方法
JP3510973B2 (ja) * 1990-11-16 2004-03-29 セイコーエプソン株式会社 薄膜半導体装置の製造方法
JP3705733B2 (ja) * 1992-04-30 2005-10-12 株式会社東芝 半導体装置の製造方法
JPH07142505A (ja) * 1993-11-22 1995-06-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH07147233A (ja) * 1993-11-24 1995-06-06 Agency Of Ind Science & Technol 半導体薄膜の製造方法
US5656531A (en) * 1993-12-10 1997-08-12 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon from amorphous silicon
US6121081A (en) * 1994-11-15 2000-09-19 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon
JPH0963955A (ja) * 1995-08-23 1997-03-07 Toyota Central Res & Dev Lab Inc 成膜装置、成膜方法および単結晶膜の製造方法
JP2795313B2 (ja) * 1996-05-08 1998-09-10 日本電気株式会社 容量素子及びその製造方法
JPH1174536A (ja) * 1997-01-09 1999-03-16 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001068421A (ja) * 1999-08-31 2001-03-16 Hitachi Ltd 半導体製造装置および半導体装置の製造方法
JP2002280309A (ja) * 2001-03-19 2002-09-27 Toshiba Corp 薄膜形成方法
US7468311B2 (en) * 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
JP3872071B2 (ja) * 2004-05-19 2007-01-24 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP4510707B2 (ja) * 2004-09-08 2010-07-28 三星電子株式会社 エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法
JP2007250840A (ja) * 2006-03-16 2007-09-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197669B1 (en) * 1999-04-15 2001-03-06 Taiwan Semicondcutor Manufacturing Company Reduction of surface defects on amorphous silicon grown by a low-temperature, high pressure LPCVD process

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2005-101238A 2005.04.14

Also Published As

Publication number Publication date
US7851379B2 (en) 2010-12-14
TW201334067A (zh) 2013-08-16
KR20100003183A (ko) 2010-01-07
CN101620993A (zh) 2010-01-06
JP5023004B2 (ja) 2012-09-12
KR101066136B1 (ko) 2011-09-20
TWI476833B (zh) 2015-03-11
TW201001536A (en) 2010-01-01
TWI483311B (zh) 2015-05-01
JP2010010513A (ja) 2010-01-14
US20090325366A1 (en) 2009-12-31

Similar Documents

Publication Publication Date Title
CN101620993B (zh) 基板处理方法及基板处理装置
US20100154711A1 (en) Substrate processing apparatus
US8071477B2 (en) Method of manufacturing semiconductor device and substrate processing apparatus
JP5677563B2 (ja) 基板処理装置、基板の製造方法及び半導体装置の製造方法
US20130149846A1 (en) Method of manufacturing semiconductor device and substrate processing apparatus
US20100291763A1 (en) Method of manufacturing semiconductor device and substrate processing apparatus
US20110207302A1 (en) Semiconductor device manufacturing method, and substrate processing method and apparatus
WO2007018139A1 (ja) 半導体装置の製造方法および基板処理装置
CN102646617A (zh) 衬底处理装置和方法以及半导体器件制造方法
US20100282166A1 (en) Heat treatment apparatus and method of heat treatment
US8771416B2 (en) Substrate processing apparatus with an insulator disposed in the reaction chamber
US20090253265A1 (en) Method for fabricating semiconductor device and substrate processing apparatus
US20110217852A1 (en) Substrate processing apparatus and method of manufacturing semiconductor device
JP2013051374A (ja) 基板処理装置
WO2010067517A1 (ja) 半導体装置の製造方法
JP2012195355A (ja) 基板処理装置及び基板の製造方法
JP2013045884A (ja) 基板処理装置
JP2012134332A (ja) 基板処理方法および基板処理装置
JP2006190812A (ja) 基板処理装置
JP2014179550A (ja) 基板処理装置
CN113718331B (zh) 一种用于碳化硅外延薄膜生长的设备及其控制方法
JP2009289807A (ja) 半導体装置の製造方法
JP2012178490A (ja) 基板処理装置およびガスノズルならびに基板若しくは半導体デバイスの製造方法
JP2010073860A (ja) 基板処理装置
JP5792972B2 (ja) 半導体装置の製造方法及び基板処理装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20181130

Address after: Tokyo, Japan, Japan

Patentee after: International Electric Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Hitachi Kunisai Electric Corp.

TR01 Transfer of patent right