JP2007250840A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】高精度の抵抗値を有する抵抗素子を得ることを目的とする。
【解決手段】シリコン基板11上に0.1〜0.5μmの間隔を設けて島状に酸化膜12を形成する工程と、フッ化水素酸溶液を用いたウェット処理を行なう工程と、酸化膜12を備えたシリコン基板11上にシランガスを用いた成膜温度520〜560℃の減圧CVD法によりアモルファスシリコン層14aを形成する工程と、温度890〜960℃、10〜15秒での熱処理を施す工程を含み、アモルファスシリコン層14aを単結晶シリコン層14bに構造変換し、単結晶シリコン層14bで抵抗素子を形成する。
【選択図】図1
【解決手段】シリコン基板11上に0.1〜0.5μmの間隔を設けて島状に酸化膜12を形成する工程と、フッ化水素酸溶液を用いたウェット処理を行なう工程と、酸化膜12を備えたシリコン基板11上にシランガスを用いた成膜温度520〜560℃の減圧CVD法によりアモルファスシリコン層14aを形成する工程と、温度890〜960℃、10〜15秒での熱処理を施す工程を含み、アモルファスシリコン層14aを単結晶シリコン層14bに構造変換し、単結晶シリコン層14bで抵抗素子を形成する。
【選択図】図1
Description
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、酸化膜等の絶縁層上に単結晶シリコン層を形成し、これを利用する半導体装置及びその製造方法に関する。
LSIには、ポリシリコンを用いた抵抗素子が広く用いられている。従来のこの種の半導体装置は、絶縁層上に減圧CVD(Chemical Vapor Deposition)法等によってポリシリコン層を堆積し、堆積されたポリシリコン層に硼素、燐、砒素等の添加物をイオン注入した後、リソグラフィー技術、ドライエッチング技術を用いてパターンニングすることで形成される。このように形成されたポリシリコン抵抗体を覆うように酸化膜を形成し、コンタクトホールを形成後、金属配線が施される(例えば、特許文献1参照)。
上述のポリシリコン層は、不純物含有のアモルファスシリコン層を一定温度で保持する熱処理によって形成することもできる。例えば、950℃で30分間保持する熱処理により、アモルファスシリコン層をポリシリコン層に変換することが記載されている(例えば、特許文献2参照)。
一方、LSIを構成するシリコン半導体デバイスの高性能化や微細化のために、酸化膜等の絶縁層上に単結晶シリコン層を形成する多くの方法が知られている。例えば、絶縁層をパターニングしたシリコン基板上に、ジクロルシランと塩化水素の混合ガスを用いて1000℃に加熱してエピタキシャル成長して、絶縁層上に横に広げるようにして形成する方法が記載されている(例えば、特許文献3参照)。また、絶縁層上に堆積したアモルファスシリコン層にレーザー等を照射することにより、アモルファスシリコン層をシリコンの融点近くまで昇温し、溶融し結晶化する方法が記載されている(例えば、特許文献4参照)。
特開平6−314770号公報
特許第2821117号公報
特開昭61−259519号公報
特公昭62−13815号公報
ポリシリコンには、本質的に、結晶粒の大きさ(粒径)のバラツキがある。このポリシリコンの粒径のバラツキによって、ポリシリコンを用いた抵抗素子には、抵抗値のバラツキが生じるという問題点がある。一方、通信機器等に用いられるアナログ回路搭載LSIにおいては、抵抗素子がトランジスタのバイアス設定等に利用されており、近年、通信機器の高性能化に伴い、抵抗素子の抵抗値のバラツキを抑えて、抵抗値の精度を高めることが要求されている。
上述の背景技術で説明したように、絶縁層上への単結晶シリコン層の形成は比較的高温の処理が必要となるが、LSIの高集積化・微細化の進展に伴って、半導体プロセスの低温化・熱処理の短時間化が、従来にも増して要求されている。また、LSIの高集積化・微細化の進展と共に、半導体プロセスの中核を占めるフォトリソグラフィ工程のアライメント精度の向上が要求されている。
本発明は、上記問題点を解決するもので、絶縁層上に形成されて高精度の抵抗値を持つ抵抗素子を有する半導体装置及びその製造方法を提供することを目的とする。また、絶縁層上の単結晶シリコン層に形成された半導体デバイスを有する半導体装置及びその製造方法を提供することを目的とする。また、絶縁層上に抵抗素子又は半導体デバイスを形成するための単結晶シリコン層を、シリコンの融点近くまで昇温することなく、より低温でかつ短時間の熱処理により製造することを目的とする。さらに、フォトリソグラフィ工程でのマスクアライメントの精度向上を可能とすることを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、シリコン基板と、前記シリコン基板上に所定の間隔を設けて島状に形成された複数の絶縁層と、各々の前記絶縁層上に形成された単結晶シリコン層とを備え、隣接する前記絶縁層の間に位置する前記シリコン基板の表面に凹部を有することを特徴とする。
上記の構成において、前記単結晶シリコン層は不純物がドープされており、該単結晶シリコン層からなる抵抗素子を有することが好ましい。
上記の構成において、前記単結晶シリコン層を複数の島領域に分割して該島領域に形成された半導体デバイスを有することが好ましい。
上記の構成において、前記単結晶シリコン層の大きさは前記絶縁層の大きさよりも小さいことが好ましい。
上記の構成において、前記所定の間隔は0.1〜0.5μmの範囲にあることが好ましい。
上記の構成において、前記複数の絶縁層を4μm以下の周期で配置していることが好ましい。
また、本発明に係る半導体装置の製造方法は、シリコン基板上に開口部を有して島状に形成された複数の絶縁層を形成する工程(a)と、前記開口部に露出する前記シリコン基板の表面の自然酸化膜を除去する工程(b)と、前記工程(b)の後、CVD法により前記シリコン基板上にアモルファスシリコン層を形成する工程(c)と、前記工程(c)の後、急速加熱処理により前記シリコン基板を熱処理する工程(d)とを含み、前記工程(d)では、前記アモルファスシリコン層は融解せず、前記開口部の前記シリコン基板を種結晶として前記アモルファスシリコン層は単結晶シリコン層に変換されることを特徴とする。
上記の構成において、前記工程(d)は、処理温度890〜960℃で10〜15秒で行うことが好ましい。
上記の構成において、前記工程(c)は、ソースシランガスを用いて成膜温度520〜560℃の減圧CVD法で行うことが好ましい。
上記の構成において、前記工程(c)では、前記アモルファスシリコン層に不純物がドープされていることが好ましい。
上記の構成において、前記工程(b)は、フッ化水素酸溶液を用いたウェット処理で行うことが好ましい。
上記の構成において、前記工程(b)は、HFガスを用いたドライ処理、又はフッ素ガスと水素ガスとの混合ガスを紫外線励起したドライ処理で行うことが好ましい。
上記の構成において、前記工程(a)は、前記シリコン基板上に前記絶縁層を形成する工程(a1)と、前記絶縁層上に第1のアモルファスシリコン層を形成する工程(a2)と、前記第1のアモルファスシリコン層を島状のパターンに加工する工程(a3)と、パターン化された前記第1のアモルファスシリコン層をマスクに用いて前記絶縁層をエッチングして前記開口部を形成する工程(a4)とを含み、前記工程(c)で形成する前記アモルファスシリコン層は第2のアモルファスシリコン層であることが好ましい。
上記の構成において、前記工程(d)の後、前記開口部を含む拡張領域の前記単結晶シリコン層を除去して該単結晶シリコン層をパターニングする工程(e)をさらに備え、前記工程(e)では、前記開口部の前記シリコン基板はエッチングされて該半導体基板の表面に凹部が形成されることが好ましい。
上記の構成において、前記工程(e)の後、前記凹部をフォトマスクのアライメントに用いて、前記単結晶シリコン層に抵抗素子又は半導体デバイスを形成することが好ましい。
本発明に係る半導体装置及びその製造方法によると、シリコン基板上に開口部を有して島状に形成された複数の絶縁層を覆うアモルファスシリコン層は、急速加熱処理を施すことにより、島状に形成されて隣接する絶縁層の間に位置するシリコン基板を種結晶として結晶性を有するようになり、単結晶シリコン層へと構造変換される。すなわち、絶縁層上に単結晶シリコン層を形成することができる。
そして、単結晶シリコン層を加工して抵抗素子を形成することで、抵抗素子にはポリシリコンのような結晶粒は無いため、結晶粒の大きさのバラツキによる抵抗値のバラツキは無くなる。
また、単結晶シリコン層に適量の不純物をドーピングしておくことによって抵抗素子の抵抗値は設定されるが、急速加熱処理の前に、あらかじめドーピングしておくことで、熱処理時にアモルファスシリコンの結晶化と同時にドーピングされた不純物が活性化されて、抵抗率は10-4位(オーダー)から102位Ωcmの範囲で所望の値に設定される。すなわち、通常行なわれる不純物活性化のための熱処理が、アモルファスシリコンの結晶化のための熱処理と同時になされるので、不純物活性化のためだけの熱処理を不要とすることができる。このように、バラツキが無く高精度の抵抗値を有する抵抗素子を小さな熱履歴で形成することが可能となる。
また、絶縁層上の単結晶シリコン層は融点近くまで昇温されることがなく、低温で短時間の熱処理で形成可能となるので、この単結晶シリコン層に半導体デバイスを形成することで、SOI(Silicon on Insulating substrate)構造のデバイスが可能となり、隣接素子との絶縁性が向上し、低寄生容量を実現した半導体装置が可能となる。
また、絶縁層上に別のアモルファスシリコン層を形成し、このアモルファスシリコン層を島状に加工し、絶縁層を島状に加工する際のマスク材として利用すれば、寸法精度の高い加工が可能となる。これは、絶縁層のエッチングにおいて、アモルファスシリコンはレジストに比べて絶縁層とのエッチング選択比が高いため、アモルファスシリコンをマスク材に用いた方が、レジストマスクの場合よりマスクの後退量が小さいからである。素子寸法の微細化に伴い、レジストの薄膜化が進んでいることを考慮すると、アモルファスシリコン層をマスクにして絶縁層を加工する方法は、極めて有効である。さらに、絶縁層の上部がアモルファスシリコンで覆われているので、CVD法工程前の自然酸化膜の除去により絶縁層が膜減りするのを防ぐことができる。
さらに、絶縁層上の単結晶シリコン層をパターンニングすると、島状に形成されて隣接する絶縁層の間に位置するシリコン基板の表面に凹部が必然的に形成される。この後の単結晶シリコン層へのデバイス構造の作り込みや配線形成の際のフォトリソグラフィ工程で、凹部の段差をフォトマスクのアライメントに用いると、露光装置(ステッパー)はこの凹部段差から大きなアライメント信号を検知でき、精度の高いマスクアライメントが可能となる。
本発明に係る半導体装置及びその製造方法よると、絶縁層上に単結晶シリコン層を小さな熱履歴で形成でき、絶縁層上の単結晶シリコン層を用いて抵抗素子又は半導体デバイスを形成することが可能となる。
また、単結晶シリコンを用いて抵抗素子を形成するので、ポリシリコンのような結晶粒の大きさのバラツキによる抵抗値のバラツキが無く、高精度の抵抗値を有する抵抗素子を構成することが可能となる。
また、絶縁層上の単結晶シリコン層を用いて該単結晶シリコン層を分割した複数の島領域に半導体デバイスを形成するので、寄生容量を低減すると共にラッチアップ等の寄生動作を防止して、LSIの高性能化・高集積化を実現する半導体デバイスを構成することが可能となる。
そして、熱処理前に不純物のドーピングを施しておけば、さらに小さな熱履歴で抵抗素子等を形成することが可能となる。
さらに、島状に形成されて隣接する絶縁層の間に位置するシリコン基板の表面に、必然的に形成される凹部の段差を、フォトリソグラフィ工程でのマスクアライメントに利用してアライメント精度を向上することが可能となる。
加えて、アモルファスシリコン層をマスク材として絶縁層を加工する構成により、さらなるLSIの高集積化・微細化に対応して、絶縁層上に抵抗素子や半導体デバイスを形成することができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
(第1の実施の形態)
本発明の第1の実施の形態について図1〜3を用いて説明する。
本発明の第1の実施の形態について図1〜3を用いて説明する。
図1は、本発明の第1の実施の形態における半導体装置の製造工程の断面図である。
まず、図1(a)に示すように、シリコン基板11の上部に、絶縁層となる酸化膜12を減圧CVD法により堆積する。
次に、図1(b)に示すように、フォトリソグラフィ工程を用いて形成したレジストパターン(図示せず)をマスクにして、CF4、CHF3、C4F8、CH2F2などのフロロカーボンガスと酸素ガスを用いて酸化膜12をドライエッチングすることで、シリコン基板11に到達する開口部13を形成する。この時、開口部13の幅は、0.1〜0.5μmとなるように形成する。その後、レジストパターンを除去する。
次に、図1(c)に示すように、アンモニア・過酸化水素水の混合水溶液によるウェット処理を行なった後、フッ化水素酸溶液を用いたウェット処理による洗浄を行なう。このアンモニア・過酸化水素水の混合水溶液によるウェット処理によって、表面の有機物やパーティクル等が除去され、フッ化水素酸溶液を用いたウェット処理によって、開口部13におけるシリコン基板11の露出部表面の自然酸化膜が除去される。
その後、シランガスを用いて成膜温度520〜560℃の減圧CVD法を行なうことで、シリコン基板11が露出した開口部13から酸化膜12の上部を覆うようにアモルファスシリコン層14aを形成する。なお、減圧CVD法を行なう際に、フォスフィンを原料ガスとして、燐をドーピングしておくことが望ましい。
次に、図1(d)に示すように、温度890〜960℃で、10〜15秒の急速加熱処理を施す。こうすると、開口部13に位置するシリコン基板11を種結晶として、アモルファスシリコン層14aは単結晶シリコン層14bに構造変換される。
次に、図1(e)に示すように、単結晶シリコン層14bをパターンニングして、抵抗素子になる島領域14cを得る。この単結晶シリコン層14bのパターンニングは、フォトリソグラフィ工程によりレジストパターン(図示せず)を単結晶シリコン層14bの上に形成した後、レジストパターンをマスクとして臭化水素ガスや塩素ガスを用いたドライエッチングにより形成される。ここでは、開口部13を酸化膜12側へ拡張した領域の単結晶シリコン層14bを選択的にエッチングして除去する。この時、開口部13のシリコン基板11もエッチングされて、表面に凹部15が形成される。その後、レジストパターンを除去する。このように、島状の酸化膜12よりも小さい島領域14cを、簡便な方法により酸化膜12上に容易に形成することができる。
次に、単結晶シリコン層からなる島領域14cを持つシリコン基板11上を覆うように層間絶縁層(図示せず)を形成する。その後、抵抗素子になる島領域14cに接続するように層間絶縁層にコンタクトホールを形成した後、各コンタクトホール内に、例えば、タングステン(W)膜を埋め込んでWプラグを形成する。最後に、層間絶縁層上にWプラグに接続して、例えば、アルミニウム合金膜の金属配線を形成して、単結晶シリコン層を抵抗素子とする半導体装置が製造される。
図2は、第1の実施の形態の半導体装置における酸化膜の開口部近傍のTEM像であって、幅0.3μmの開口部を4μm周期で配置し、温度910℃で、10秒の急速加熱処理を施した実施例を示している。図2において、21はシリコン基板、22は酸化膜、23は酸化膜の開口部、24は単結晶シリコン層である。
図2に示すように、酸化膜の開口部23から酸化膜22上に渡って形成された単結晶シリコン層24に、シリコン基板21と同様のコントラストが観測される。これは、単結晶シリコン層24がシリコン基板21と同一の結晶方位で配向していることを示しており、単結晶シリコン層24がシリコン基板21を種結晶として同一方位で結晶化していることがわかる。
また、単結晶シリコン層24を解析するために、急速加熱処理前後で分光エリプソ測定を行ない、その測定結果から膜構造のフィティングを行なった。フィティングに用いた膜構造の模式図を図3に示す。ここで、想定した膜構造は表面から順に、表面ラフネス層34、アモルファスシリコンと単結晶シリコンの混合層33、酸化膜32、シリコン基板31の4層構造である。なお、混合層33におけるアモルファスシリコン混合比xを、アモルファスシリコンの原子数/混合層のシリコン原子数で定義している。x=0の場合に結晶シリコン、x=1の場合にアモルファスシリコンとなる。
フィティングの結果、急速加熱処理前のアモルファスシリコン混合比xは、1に近い値となり、アモルファスシリコンが形成されていることが示された。急速加熱処理後のアモルファスシリコン混合比xの値は、0.02〜0.03となっており、膜構造が単結晶シリコンに変化したことが示された。
なお、分光エリプソ測定では、ビーム径が約50μmの光線を測定サンプルに入射しており、50μmの範囲からの測定信号が得られる。この測定サンプルも、酸化膜の開口部の配置周期は4μmであるので、急速加熱処理後の単結晶シリコン層は、少なくとも一辺が4μmの矩形領域で結晶化していると言える。
発明者らの実験では、酸化膜の開口部の幅が0.1〜0.5μmで、シランガスを用いた減圧CVD法で堆積したアモルファスシリコンの成膜温度が520〜560℃で、そして、温度が890〜960℃で、10〜15秒の急速加熱処理を実施した場合において、上記のように分光エリプソ測定によって結晶化が起こる結果を得た。
第1の実施の形態によると、酸化膜12上に単結晶シリコン層14bを形成することができる。そして、この単結晶シリコン層14bから抵抗素子を構成するので、ポリシリコンのような結晶粒の大きさのバラツキによる抵抗値のバラツキが無く、高精度の抵抗値を有する抵抗素子が実現できる。
また、単結晶シリコン層14bを形成するための急速加熱処理は短時間であるので、シリコン基板11上に他のデバイスが形成されていたとしても、単結晶シリコン層14bを形成するための熱履歴の影響を極めて小さくできる。
また、アモルファスシリコン層14aの状態で燐をドーピングしておくことで、急速加熱処理時に、アモルファスシリコン層14aの結晶化と同時にドーピングされた燐が活性化され、活性化した燐を有する単結晶シリコン層14bを得ることができる。すなわち、不純物としての燐の活性化がアモルファスシリコン層14aの結晶化と同時に1回の急速加熱処理によって行われるので、燐の活性化のためだけの熱処理を不要とすることができる。また、アモルファスシリコン層14aに燐がドーピングされていると、単結晶シリコン層14bへの構造変換がより確実に行われる。
また、単結晶シリコン層14bをパターンニングした後の配線形成プロセスにおけるフォトリソグラフィ工程で、凹部15の段差をフォトマスクのアライメントに利用すると、フォトリソグラフィ装置はこの凹部15から大きなアライメント信号を検知でき、精度の高いマスクアライメントが可能となるので、微細な配線を形成する場合に有効となる。
なお、第1の実施形態では、酸化膜12を減圧CVD法により形成したが、熱酸化膜でもよく、また、酸化膜に代えて、窒化膜等の絶縁層であってもよい。また、開口部13の形成には、ドライエッチングを用いたが、ウェットエッチングを用いてもよい。そして、アモルファスシリコン層14aに燐をドーピングしたが、ドーピングされる不純物は、燐に限られることはなく、硼素、砒素、アンチモンでもよい。さらに、アモルファスシリコン層14aへのドーピングは、イオン注入によって行なってもよい。また、開口部13におけるシリコン基板11の露出部表面に存在する自然酸化膜除去に、フッ化水素酸溶液を用いたウェット処理を利用しているが、この自然酸化膜の除去には、HFガスを用いたドライ洗浄や、フッ素/水素の混合ガスを紫外線励起するドライ洗浄を利用してもよい。
(第2の実施の形態)
本発明の第2の実施の形態について図4を用いて説明する。
本発明の第2の実施の形態について図4を用いて説明する。
図4は、本発明の第2の実施の形態における半導体装置の製造工程の断面図である。
まず、図4(a)に示すように、第1の実施の形態と同様にして、シリコン基板41の上部に、酸化膜42を減圧CVD法により堆積する。続いて、第1のアモルファスシリコン層46を堆積する。
次に、図4(b)に示すように、フォトリソグラフィ工程を用いて形成したレジストパターン(図示せず)をマスクにして、第1のアモルファスシリコン層46を、臭化水素ガスや塩素ガスを用いてドライエッチングすることで、酸化膜42に到達する開口部47を形成する。この時、開口部47の幅は、0.1〜0.5μmとなるように形成する。
次に、図4(c)に示すように、開口部47が形成された第1のアモルファスシリコン層46をマスクにして、酸化膜42をドライエッチングして、シリコン基板41に到達する開口部43を形成する。その後、レジストパターンを除去する。
次に、図4(d)に示すように、第1の実施の形態と同様に、アンモニア・過酸化水素水の混合水溶液によるウェット処理を行なった後、フッ化水素酸溶液を用いたウェット処理による洗浄を行ない、温度520〜560℃でシランガスを用いた減圧CVD法を行ない、第2のアモルファスシリコン層44aを形成する。
次に、図4(e)に示すように、温度890〜960℃、10〜15秒での急速加熱処理を施すことで、第2のアモルファスシリコン層44aを単結晶シリコン層44bに変換する。なお、第1のアモルファスシリコン層46も合わせて結晶化されている。
次に、図4(f)に示すように、第1の実施の形態と同様に、単結晶シリコン層44bを選択的にエッチングしてパターンニングし、抵抗素子になる島領域44cを得る。この時、開口部43のシリコン基板41の表面もエッチングされて凹部45が形成される。
次に、第1の実施の形態と同様に、シリコン基板41上を覆うように設けた層間絶縁層(図示せず)にコンタクトホールを形成した後、コンタクトホール内にW膜を埋め込んでWプラグを形成する。最後に、Wプラグに接続された金属配線を形成して、単結晶シリコン層を抵抗素子とする半導体装置が製造される。
第2の実施の形態においても、第1の実施の形態と同様に、単結晶シリコン層44bから抵抗素子を構成するので、高精度の抵抗値を有する抵抗素子が実現され、また、熱履歴の影響を極めて小さくでき、そして、凹部45を利用して抵抗素子上に高精度アライメントのフォトリソグラフィを施すことができる。
さらに、第2の実施の形態では、酸化膜42上に第1のアモルファスシリコン層46形成し、この第1のアモルファスシリコン層46を島状に加工して、酸化膜42を加工する際のマスクとして利用するので、寸法精度の高い加工が可能となる。これは、フロロカーボンガスと酸素ガスを用いた酸化膜のドライエッチングの場合、アモルファスシリコンの方がレジストに比べて酸化膜とのエッチング選択比が高いので、アモルファスシリコンをマスクとした方が、レジストをマスクとした場合に比べて、マスクの後退量が小さいからである。また、酸化膜42上部が第1のアモルファスシリコン層46で覆われているので、CVD法工程前のフッ化水素酸溶液の処理時に酸化膜が膜減りするのを防ぐことができる。
なお、第1の実施の形態と同様に、酸化膜42は他の絶縁層でもよく、フッ化水素酸溶液を用いたウェット処理は、HFガスを用いたドライ洗浄や、フッ素/水素の混合ガスを紫外線励起するドライ洗浄を利用してもよい。
(第3の実施形態)
本発明の第3の実施の形態について図5を用いて説明する。
本発明の第3の実施の形態について図5を用いて説明する。
図5は、本発明の第3の実施の形態における半導体装置の要部断面図である。
まず、第1の実施の形態と同様にして、シリコン基板51上に所定の間隔を設けて島状に酸化膜52を形成する。その後、シリコン基板51の表面の自然酸化膜を除去してから、CVD法によりアモルファスシリコン層(図示せず)を形成する。その後、急速加熱処理を行ってアモルファスシリコン層を単結晶シリコン層(図示せず)に構造変換して、図1(d)に示す構造が得られる。なお、第1の実施の形態の形成工程に代えて、第2の実施の形態の形成工程を用いてもよい。
次に、第1の実施の形態と同様にして、単結晶シリコン層を選択的にエッチングしてパターンニングする。ここでは、酸化膜52上の単結晶シリコン層もエッチングで分割して、CMOSトランジスタを形成するための複数の島領域を同時に形成する。この時、隣接する酸化膜52の間に位置するシリコン基板51の表面もエッチングされて凹部53が形成される。
その後、フォトリソグラフィ工程を用いて形成したレジストパターン(図示せず)をマスクにして選択的にn型やp型の不純物のイオン注入を繰り返し、チャンネルになるp型Si層54a、n型Si層54bを順次形成する。その後、周知の技術を用いてゲート酸化膜55、ゲート電極56を形成した後に、さらに選択的にn型やp型の不純物のイオン注入を繰り返し、ソース・ドレインとなるp+型Si層54c、n+型Si層54dを順次形成する。最後に、不純物を活性化するための熱処理を行なって、図5に示す構造のCMOSトランジスタ57が得られる。
第3の実施の形態によると、島状の酸化膜52上に複数に分割されたCMOSトランジスタ57が形成されるので、隣接素子との絶縁性向上、低寄生容量を実現した半導体装置が可能となる。また、凹部53を利用して高精度アライメントのフォトリソグラフィが可能となるので、微細なCMOSトランジスタ57を高集積に形成することができる。
なお、第1の実施の形態と同様に、酸化膜52は他の絶縁層でもよく、フッ化水素酸溶液を用いたウェット処理は、HFガスを用いたドライ洗浄や、フッ素/水素の混合ガスを紫外線励起するドライ洗浄を利用してもよい。また、形成する半導体デバイスはCMOSトランジスタに限るものではない。
本発明に係る半導体装置及びその製造方法は、絶縁層上に形成される抵抗素子をはじめ、シリコン系半導体デバイス等に有用であり、通信機器等に用いられるLSIにも応用できる。
11,21,41,51 シリコン基板
12,22,42,52 酸化膜(絶縁層)
13,23,43,47 開口部
14a,44a,46 アモルファスシリコン層
14b,24,44b 単結晶シリコン層
14c,44c 島領域(抵抗素子)
15,45,53 凹部
54a p型Si層
54b n型Si層
54c p+型Si層
54d n+型Si層
55 ゲート酸化膜
56 ゲート電極
57 CMOSトランジスタ(半導体デバイス)
12,22,42,52 酸化膜(絶縁層)
13,23,43,47 開口部
14a,44a,46 アモルファスシリコン層
14b,24,44b 単結晶シリコン層
14c,44c 島領域(抵抗素子)
15,45,53 凹部
54a p型Si層
54b n型Si層
54c p+型Si層
54d n+型Si層
55 ゲート酸化膜
56 ゲート電極
57 CMOSトランジスタ(半導体デバイス)
Claims (15)
- シリコン基板と、前記シリコン基板上に所定の間隔を設けて島状に形成された複数の絶縁層と、各々の前記絶縁層上に形成された単結晶シリコン層とを備え、
隣接する前記絶縁層の間に位置する前記シリコン基板の表面に凹部を有することを特徴とする半導体装置。 - 前記単結晶シリコン層は不純物がドープされており、該単結晶シリコン層からなる抵抗素子を有する、ことを特徴とする請求項1に記載の半導体装置。
- 前記単結晶シリコン層を複数の島領域に分割して該島領域に形成された半導体デバイスを有する、ことを特徴とする請求項1に記載の半導体装置。
- 前記単結晶シリコン層の大きさは前記絶縁層の大きさよりも小さい、ことを特徴とする請求項1に記載の半導体装置。
- 前記所定の間隔は0.1〜0.5μmの範囲にある、ことを特徴とする請求項1に記載の半導体装置。
- 前記複数の絶縁層を4μm以下の周期で配置している、ことを特徴とする請求項1に記載の半導体装置。
- シリコン基板上に開口部を有して島状に形成された複数の絶縁層を形成する工程(a)と、
前記開口部に露出する前記シリコン基板の表面の自然酸化膜を除去する工程(b)と、
前記工程(b)の後、CVD法により前記シリコン基板上にアモルファスシリコン層を形成する工程(c)と、
前記工程(c)の後、急速加熱処理により前記シリコン基板を熱処理する工程(d)とを含み、
前記工程(d)では、前記アモルファスシリコン層は融解せず、前記開口部の前記シリコン基板を種結晶として前記アモルファスシリコン層は単結晶シリコン層に変換される、ことを特徴とする半導体装置の製造方法。 - 前記工程(d)は、処理温度890〜960℃で10〜15秒で行う、ことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記工程(c)は、ソースシランガスを用いて成膜温度520〜560℃の減圧CVD法で行う、ことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記工程(c)では、前記アモルファスシリコン層に不純物がドープされている、ことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記工程(b)は、フッ化水素酸溶液を用いたウェット処理で行う、ことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記工程(b)は、HFガスを用いたドライ処理、又はフッ素ガスと水素ガスとの混合ガスを紫外線励起したドライ処理で行う、ことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記工程(a)は、前記シリコン基板上に前記絶縁層を形成する工程(a1)と、前記絶縁層上に第1のアモルファスシリコン層を形成する工程(a2)と、前記第1のアモルファスシリコン層を島状のパターンに加工する工程(a3)と、パターン化された前記第1のアモルファスシリコン層をマスクに用いて前記絶縁層をエッチングして前記開口部を形成する工程(a4)とを含み、
前記工程(c)で形成する前記アモルファスシリコン層は第2のアモルファスシリコン層である、ことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記工程(d)の後、前記開口部を含む拡張領域の前記単結晶シリコン層を除去して該単結晶シリコン層をパターニングする工程(e)をさらに備え、
前記工程(e)では、前記開口部の前記シリコン基板はエッチングされて該半導体基板の表面に凹部が形成される、ことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記工程(e)の後、前記凹部をフォトマスクのアライメントに用いて、前記単結晶シリコン層に抵抗素子又は半導体デバイスを形成する、ことを特徴とする請求項14に記載の半導体装置の製造方法。
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JP2006072391A JP2007250840A (ja) | 2006-03-16 | 2006-03-16 | 半導体装置及びその製造方法 |
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JP2010010513A (ja) * | 2008-06-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | 基板処理方法及び基板処理装置 |
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2006
- 2006-03-16 JP JP2006072391A patent/JP2007250840A/ja active Pending
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