JPH0969622A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の素子と電極との接続部における
コンタクト抵抗の増大によって、動作特性が不安定もし
くは劣化している。 【解決手段】 第１導電層１２とこれに接続する第２導
電層１４とを有する半導体装置において、第１導電層１
２と第２導電層１４との接続部に突起状パターン１３を
形成して、接続部の第１導電層１２と第２導電層１４と
の接触面積を増大させ、コンタクト抵抗の低減を図った
ものである。または図示はしないが、突起状パターン１
３の代わりに穴状パターン、線状パターン、溝状パター
ンを形成したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に属
し、特には半導体装置の電極、配線等の接続部を有する
半導体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の構成部品として、
拡散抵抗、ポリシリコン抵抗、ＭＩＳ（Metal-Insulato
r-Semiconductor ）容量等は重要なものとなっている。
例えば拡散抵抗の抵抗値は、電極の接続部のコンタクト
抵抗値および拡散層の拡散抵抗値から規定される。上記
コンタクト抵抗値は、通常コンタクト開口部の大きさ、
すなわち開口部の底部における接触面積によって決定さ
れる。また上記ポリシリコン抵抗の抵抗値も上記拡散抵
抗と同様に決定される。一方、ＭＩＳ容量の場合には、
コンタクト抵抗が容量に対して直列に接続されたのと同
等になる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記拡
散抵抗やポリシリコン抵抗のコンタクト抵抗値は、拡散
層部分のスケーリングに対応してスケーリングされず、
また温度特性も異なるために、設定することが困難にな
っている。ＭＩＳ容量の場合には、コンタクト抵抗が容
量に対して直列に接続されたのと同等になるため、動作
特性上、寄生抵抗として作用する。そのため、信号の減
衰を引き起こす。場合によっては、発振を引き起こすこ
ともある。上記のような欠陥を生じるため、コンタクト
抵抗は、できる限り小さくすることが求められている。

【０００４】本発明は、コンタクト抵抗の低減するのに
優れた接続部を備えた半導体装置およびその製造方法を
提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置およびその製造方法で
ある。すなわち、半導体装置は、第１導電層とこれに接
続する第２導電層とを備え、第１導電層と第２導電層と
の接続部に突起状パターン、穴状パターン、線状パター
ンおよび溝状パターンのうちの少なくとも１種類のパタ
ーンが形成されているものである。

【０００６】上記半導体装置では、第１導電層と第２導
電層との接続部に突起状パターン、穴状パターン、線状
パターンおよび溝状パターンのうちの少なくとも１種類
のパターンを設けたことから、第１導電層と第２導電層
との接続部の表面積が拡大される。そのため、コンタク
ト抵抗が低減される。

【０００７】半導体装置の第１の製造方法は、第１導電
層上に接続させる状態に第２導電層を形成する前に、第
１工程で第１導電層上にダミー層を形成した後、このダ
ミー層をパターニングしてダミーパターンを形成する。
続いて第２工程でダミーパターンの側壁にサイドウォー
ルパターンを形成した後、第３工程でダミーパターンを
除去する。その後第４工程でサイドウォールパターンを
エッチングマスクにして第１導電層の表層をエッチング
した後、第５工程でサイドウォールパターンを除去す
る。

【０００８】上記第１の製造方法では、ダミーパターン
を形成し、その側壁にサイドウォールパターンを形成す
ることから、サイドウォールパターンはリソグラフィー
技術の解像限界を越える微細なパターンとなる。その後
ダミーパターンを除去して残したサイドウォールパター
ンをエッチングマスクにしたことから、第１導電層の表
層にはリソグラフィー技術のみで形成したエッチングマ
スクよりも微細なエッチングマスクが形成される。そし
て上記サイドウォールパターンをエッチングマスクにし
て第１導電層の表層をエッチングすることから、第１導
電層の表面にはリソグラフィー技術の解像限界を越えた
微細パターンからなる突起状パターン、または線状パタ
ーンが形成される。そのため、第１導電層の表面積は突
起状パターンまたは線状パターンによって拡大されるた
め、第１導電層上に第２導電層を形成した際には、第１
導電層と第２導電層との接続部の表面積が拡大される。
そのため、コンタクト抵抗が低減される。

【０００９】半導体装置の第２の製造方法は、第１導電
層上に接続させる状態に第２導電層を形成する前に、第
１工程で第１導電層上に非晶質層として例えば非晶質シ
リコン層を形成する。次いで第２工程で、非晶質層にエ
ネルギー線として例えばレーザ光を照射して、非晶質層
を部分的に結晶化する。続いて第３工程で非晶質層の結
晶化した部分を残して非晶質層を選択的にエッチング
し、結晶質パターンを形成する。その後第３工程で結晶
質パターンをエッチングマスクにして第１導電層の表層
をエッチングする。

【００１０】上記第２の製造方法では、非晶質層を形成
し、その非晶質層にエネルギー線を照射して結晶化する
ことから、リソグラフィー技術の解像限界を越える微細
な結晶が形成される。その後非晶質層を選択的にエッチ
ングしたことから、第１導電層の表面にはリソグラフィ
ー技術の解像限界を越えた微細な結晶質パターンが形成
される。その後上記結晶質パターンをエッチングマスク
にして第１導電層の表層をエッチングしたことから、第
１導電層の表面にはリソグラフィー技術の解像限界を越
えた微細パターンからなる突起状パターンが形成され
る。そのため、第１導電層の表面積は突起状パターンに
よって拡大されるため、第１導電層上に第２導電層を形
成した際には、第１導電層と第２導電層との接続部の表
面積が拡大される。そのため、コンタクト抵抗が低減さ
れる。

【００１１】

【発明の実施の形態】本発明の半導体装置に係わる実施
形態を、図１の概略構成断面図によって説明する。

【００１２】図１に示すように、基体１１には第１導電
層１２が形成されている。上記基体１１上には第１導電
層１２を覆う絶縁膜２１が形成さている。この絶縁膜２
１の上記第１導電層１２上（またはその一部分上）には
開口部２２が形成されている。上記開口部２２に露出し
ている上記第１導電層１２の表面には、例えば複数の突
起状パターン１３が形成されている。この突起状パター
ン１３は、例えば、上記第１導電層１２の上層をパター
ニングして形成されたものである。その形状は、例えば
柱状、錐状、筒状等、種々の形状のうちから採用され
る。そして上記第１導電層１２上には各突起状パターン
１３を覆う第２導電層１４が形成されている。

【００１３】なお、上記第１導電層１２上に突起状パタ
ーン１３を形成する代わりに、例えば、図２の（１）に
示すように上記第１導電層１２の表面に穴状パターン１
５を形成してもよい。もしくは図２の（２）に示すよう
に上記第１導電層１２の表面に線状パターン１６を形成
してもよい。もしくは図２の（３）に示すように上記第
１導電層１２の表面に溝状パターン１７を形成してもよ
い。図示はしないが、または上記図１に示した突起状パ
ターンおよび上記図２に示した各パターンのうちの複数
種類のパターンを形成してもよい。すなわち、第１導電
層（１２）と第２導電層（１４）との接触面積を拡大す
るようなパターン形状であればどのような形状であって
もよい。

【００１４】上記半導体装置では、第１導電層１２と第
２導電層１４との接続部に突起状パターン１３（また
は、穴状パターン１５、線状パターン１６もしくは溝状
パターン１７）を設けたことから、第１導電層１２と第
２導電層１４との接続部の表面積が拡大される。そのた
め、第１導電層１２と第２導電層１４とのコンタクト抵
抗が低減される。

【００１５】上記実施形態に係わる第１実施例として、
拡散抵抗と電極との接続部に適用した一例を、図３の概
略構成断面図によって説明する。なお、上記図１で説明
したのと同様の構成部品には同一の符号を付す。

【００１６】図３に示すように、ｐ型のシリコン基板３
１の上層の一部分にはｎ⁺ 型の埋め込み拡散層３２が形
成され、そのシリコン基板３１上にはｎ型のエピタキシ
ャル層３３が形成されて、基板１１を構成している。上
記エピタキシャル層３３の上層の一部分にはｐ型の拡散
層３４（前記図１では第１導電層１２に相当）が形成さ
れている。またエピタキシャル層３３の上層の一部分に
は上記ｐ型の拡散層３４と寄生ＭＯＳを形成しないよう
な十分に離れた位置にｎ⁺ 型の拡散層３５が形成されて
いる。

【００１７】上記エピタキシャル層３３上には、例えば
酸化シリコンからなる絶縁膜２１が成膜されている。そ
して上記第１導電層１２の一部分上の絶縁膜２１には第
１，第２開口部２３，２４が形成されている。この第
１，第２開口部２３，２４の各底部に露出するｐ型の拡
散層３４の表面には、例えば上記図１によって説明した
のと同様の複数の突起状パターン１３が形成されてい
る。

【００１８】上記第１開口部２３には突起状パターン１
３が形成されたｐ型の拡散層３４に接続する第１電極３
６（前記図１では第２導電層１４に相当）が形成されて
いる。また第２開口部２４には突起状パターン１３が形
成されたｐ型の拡散層３４に接続する第２電極３７（前
記図１では第２導電層１４に相当）が形成されている。
一方、上記ｎ⁺ 型の拡散層３５にも絶縁膜２１に形成し
た開口部を通じて電極３８が接続されている。

【００１９】なお、上記突起状パターン１３の代わり
に、上記図２で接続したような穴状パターン、線状パタ
ーンもしくは溝状パターンを設けてもよい。または、例
えば突起状パターンと穴状パターンというように、複数
種のパターンを形成してもよい。

【００２０】上記拡散抵抗３０では、ｐ型の拡散層３４
と第１，第２電極３６，３７との各接続部に突起状パタ
ーン１３を設けたことから、ｐ型の拡散層３４と第１，
第２電極３６，３７との各接続部の表面積が拡大され
る。そのため、ｐ型の拡散層３４と第１，第２電極３
６，３７とのコンタクト抵抗が低減される。

【００２１】上記実施形態に係わる第２実施例として、
ＭＩＳ容量の下部電極となる拡散層と電極との接続部に
適用した一例を、図４の概略構成断面図によって説明す
る。なお、上記図１，図３で説明したのと同様の構成部
品には同一の符号を付す。

【００２２】図４に示すように、ｐ型のシリコン基板３
１上にはｎ型のエピタキシャル層３３が形成されて、基
板１１を構成している。上記エピタキシャル層３３の上
層の一部分にはｎ⁺ 型の拡散層４１（前記図１では第１
導電層１２に相当）が形成されている。このｎ⁺ 型の拡
散層４１はＭＩＳ容量の下部電極になる。

【００２３】また上記エピタキシャル層３３上には、例
えば酸化シリコンからなる絶縁膜２１が成膜されてい
る。そして上記第１導電層１２の一部分上の絶縁膜２１
には第１開口部２５，２６が形成されている。この第１
開口部２５の底部に露出するｎ ⁺ 型の拡散層４１の表面
には、例えば上記図１によって説明したのと同様の複数
の突起状パターン１３が形成されている。また第２開口
部２６の底部における上記ｎ⁺ 型の拡散層上には誘電体
膜４２が形成されている。

【００２４】上記第１開口部２５には突起状パターン１
３が形成されたｎ⁺ 型の拡散層４１に接続する電極４３
（前記図１では第２導電層１４に相当）が形成されてい
る。また第２開口部２６にはＭＩＳ容量の上部電極４４
が形成されている。

【００２５】なお、上記突起状パターン１３の代わり
に、上記図２で接続したような穴状パターン、線状パタ
ーンもしくは溝状パターンを設けることも可能である。

【００２６】上記ＭＩＳ容量４０では、ｎ⁺ 型の拡散層
４１と電極４３との接続部に突起状パターン１３を設け
たことから、ｎ⁺ 型の拡散層４１と上部電極４３との接
続部の表面積が拡大される。そのため、ｎ⁺ 型の拡散層
４１と上部電極４３とのコンタクト抵抗が低減される。

【００２７】上記実施形態に係わる第３実施例として、
ポリシリコン抵抗と電極との接続部に適用した一例を、
図５の概略構成断面図によって説明する。なお、上記図
１，図３で説明したのと同様の構成部品には同一の符号
を付す。

【００２８】図５に示すように、ｐ型のシリコン基板３
１（図１の基体１１に相当）上には、例えば酸化シリコ
ンからなる第１絶縁膜５１が成膜されている。そして第
１絶縁膜５１上の一部分にはポリシリコンからなる抵抗
パターン５２が形成されている。そして上記第１絶縁膜
５１上には上記抵抗パターン５２を覆う状態に、例えば
酸化シリコンからなる第２絶縁膜５３（図１の絶縁膜２
１に相当）が形成されている。この第２絶縁膜５３には
上記抵抗パターン５２に通じる第１，第２開口部２７，
２８が形成されている。この第１，第２開口部２７，２
８の各底部に露出する抵抗パターン５２の表面には、例
えば上記図１によって説明したのと同様の複数の突起状
パターン１３が形成されている。

【００２９】上記第１開口部２７には突起状パターン１
３が形成された抵抗パターン５２に接続する第１電極５
４（前記図１では第２導電層１４に相当）が形成されて
いる。また第２開口部２８には突起状パターン１３が形
成された抵抗パターン５２に接続する第２電極５５（前
記図１では第２導電層１４に相当）が形成されている。

【００３０】なお、上記突起状パターン１３の代わり
に、上記図２で接続したような穴状パターン、線状パタ
ーンもしくは溝状パターンを設けることも可能である。

【００３１】上記ポリシリコン抵抗５０では、抵抗パタ
ーン５２と第１，第２電極５４，５５との各接続部に突
起状パターン１３を設けたことから、抵抗パターン５２
と第１，第２電極５４，５５との各接続部の表面積が拡
大される。そのため、抵抗パターン５２と第１，第２電
極５４，５５とのコンタクト抵抗が低減される。

【００３２】上記図３〜図５では、拡散抵抗、ＭＩＳ容
量、ポリシリコン抵抗等の素子に適用した事例を接続し
たが、本発明は上記事例に限定されることはない、例え
ば配線の接続部、いわゆるプラグの接続部等にも適用で
きる。

【００３３】次に本発明の接続部を有する半導体装置の
製造方法に係わる実施形態の第１例を、図６，図７の製
造工程図によって説明する。なお、図では、上記図１と
同様の構成部品には同一の符号を付す。

【００３４】この図６，図７で説明する製造方法は、第
１導電層１２上に接続させる状態に第２導電層１４を形
成する方法である。

【００３５】まず上記第２導電層を形成する前に、図６
の（１）に示すように、第１工程を行う。この工程で
は、基体１１の上層の一部分に第１導電層１２を形成す
る。例えば上記基体１１にはシリコン基板を用い、例え
ばイオン注入法によって、ｎ⁺ 型の拡散層からなる上記
第１導電層１２を形成した。その後基体１１上に絶縁膜
２１を形成した後、上記第１導電層１２上の絶縁膜２１
に開口部２２を形成する。例えば上記絶縁膜２１は、化
学的気相成長（以下、ＣＶＤという、ＣＶＤはChemical
Vapour Depositionの略）法によって上記基体１１上に
酸化シリコンを堆積して形成した。そしてリソグラフィ
ー技術とエッチング技術とによって、上記絶縁膜２１
に、例えば１μｍ〜２μｍ程度の大きさの上記開口部２
２を形成した。

【００３６】その後、上記開口部２２の底部における上
記第１導電層１２上にダミー層６１を形成する。次いで
このダミー層６１をパターニングしてダミーパターン６
２を形成する。例えば上記ダミー層６１は、ＣＶＤ法に
よって上記開口部２２の内壁および上記絶縁膜２１の表
面にポリシリコンを堆積して形成した。そしてリソグラ
フィー技術とエッチング技術とによって、ダミー層６１
の２点鎖線で示す部分を除去してダミーパターン６２を
形成した。上記リソグラフィー技術では、微細パターン
を形成するために、例えばエキシマレーザ光を用いた露
光もしくは電子線露光を用いた。また上記ダミーパター
ン６２は、いわゆる微細な島状パターンで形成してもよ
く、ラインアンドスペースで形成してもよい。その後、
上記リソグラフィー技術で用いたレジストパターンを除
去した。

【００３７】または、上記ダミーパターン６２をレジス
トで形成してもよい。その場合にはレジストを塗布した
後、露光、現像等の処理を行ってダミーパターン６２を
得る。

【００３８】次いで図６の（２）に示す第２工程を行
う。この工程では、ダミーパターン６２の側壁にサイド
ウォールパターン６３を形成する。上記サイドウォール
パターン６３は、例えば以下のようにして形成した。す
なわち、ＣＶＤ法によって上記ダミーパターン６２を覆
う状態に窒化シリコン膜を形成した。その後全面エッチ
バック処理を行って上記ダミーパターン６２の側壁にの
み上記窒化シリコン膜を残した。上記エッチバック処理
は、例えばエッチングガスにテトラフルオロメタン（Ｃ
Ｆ₄ ）、ヘキサフルオロエタン（Ｃ₂Ｆ₆ ）等のフッ化
炭素系のガスを用い、反応性イオンエッチングによって
行った。そして残した窒化シリコン膜を上記サイドウォ
ールパターン６３とした。

【００３９】続いて図６の（３）に示す第３工程を行
う。この工程では、上記ダミーパターン６２（２点鎖線
で示す部分）のみを選択的に除去する。例えば、酸化シ
リコン、シリコン基板および窒化シリコンに対してポリ
シリコンを選択的にエッチングして、ダミーパターン６
２を除去した。例えばこのときのエッチングは、フッ化
水素（ＨＦ）と硝酸（ＨＮＯ₃ ）と酢酸（ＣＨ₃ ＣＯＯ
Ｈ）とを用いたウェットエッチングによって行う。

【００４０】そして図７の（１）に示す第４工程を行
う。この工程では、上記サイドウォールパターン６３を
エッチングマスクにして第１導電層１２の表層をエッチ
ングする。例えば、上記エッチングは、窒化シリコンの
サイドウォールパターン６３に対してシリコン基板の第
１導電層１２を選択的にエッチングするガスとして、例
えばエッチングガスにテトラフルオロメタン（Ｃ
Ｆ₄ ）、ヘキサフルオロエタン（Ｃ₂ Ｆ₆ ）等のフッ化
炭素系のガスを用い、異方性エッチングによって行っ
た。その結果、第１導電層１２をおよそ２０ｎｍ〜３０
ｎｍ程度エッチングした。

【００４１】その後第５工程として、熱リン酸（Ｈ₃ Ｐ
Ｏ₄ ）によるウェットエッチングによって、上記サイド
ウォールパターン６３を除去した。その結果、図７の
（２）に示すように、第１導電層１２の上部に筒状の突
起状パターン１３が形成された。

【００４２】なお、図示はしないが、例えば、上記第１
導電層１２上にレジスト膜を形成した後、電子線露光お
よび現像処理等によって、上記レジスト膜に多数の微細
な孔パターン（例えば径が０．１μｍ程度）を所定間隔
（例えば０．１μｍ間隔）に形成する。その後、上記レ
ジスト膜を用いて第１導電層１２の上層をエッチングす
ることで、第１導電層１２に微細な穴状パターン（１
５）〔前記図２の（１）参照〕を形成してもよい。また
上記ダミーパターン６２が線パターンで形成された場合
には、サイドウォールパターン６３も線パターンで形成
される。そのため、第１導電層１２の上部には線状パタ
ーン（１６）〔前記図２の（２）参照〕が形成される。
なお、見方を変えれば、第１導電層１２に溝状パターン
（１７）〔前記図２の（３）参照〕を形成したことにも
なる。

【００４３】その後図７の（３）に示すように、上記第
１導電層１２に接続する第２導電層１４を形成する。こ
の第２導電層１４は、例えばスパッタリング、ＣＶＤ
法、蒸着法等に代表される成膜技術によって、例えば、
チタン（Ｔｉ）膜と酸窒化チタン（ＴｉＯＮ）とアルミ
ニウム−シリコン膜とからなる積層膜を形成した。次い
でリソグラフィー技術とエッチング技術とによって、上
記積層膜をパターニングして上記第１導電層１２に接続
する第２導電層１４を形成した。そして当然のことなが
ら、この第２導電層１４は上記突起状パターン１３の表
面に接続する状態に形成されている。

【００４４】上記第１例の製造方法では、ダミーパター
ン６２を形成し、その側壁にサイドウォールパターン６
３を形成することから、サイドウォールパターン６３は
リソグラフィー技術の解像限界を越える微細なパターン
となる。その後ダミーパターン６２を除去して残したサ
イドウォールパターン６３をエッチングマスクにしたこ
とから、第１導電層１２の表層にはリソグラフィー技術
のみで形成したものよりも微細なエッチングマスクが形
成される。そして上記サイドウォールパターン６３をエ
ッチングマスクにして第１導電層１２の表層をエッチン
グすることから、第１導電層１２の表面にはリソグラフ
ィー技術の解像限界を越えた微細パターンからなる突起
状パターン１３が形成される。そのため、第１導電層１
２の表面積は突起状パターン１３によって拡大されるた
め、第１導電層１２上に第２導電層１４を形成した際に
は、第１導電層１２と第２導電層１４との接続部の表面
積が拡大される。そのため、コンタクト抵抗が低減され
る。

【００４５】なお、上記第１例で説明した第４工程での
第１導電層１２のエッチングを等方性エッチングで行っ
てもよい。その場合には、図８の（１）に示すように、
上記サイドウォールパターン６３をエッチングマスクに
して、例えばエッチングガスにサルファーヘキサフルオ
ライド（ＳＦ₆ ）と酸素（Ｏ₂ ）との混合ガスを用いて
第１導電層１２の表層をエッチングした。その結果、サ
イドウォールパターン６３の下部にいわゆるアンダーカ
ットが入る状態で第１導電層１２をおよそ２０ｎｍ〜３
０ｎｍ程度エッチングされた。なお、上記エッチング
は、例えばウェットエッチングを用いることも可能であ
る。

【００４６】次いで第５工程として、熱リン酸（Ｈ₃ Ｐ
Ｏ₄ ）によるウェットエッチングによって、上記サイド
ウォールパターン６３を除去した。その結果、図８の
（２）に示すように、第１導電層１２の上部に断面三角
形状でかつ筒状の突起状パターン１３が形成された。

【００４７】なお、図示はしないが、先に説明したよう
に、第１導電層１２に微細な穴状パターン（１５）〔前
記図２の（１）参照〕を形成する場合、線状パターン
（１６）〔前記図２の（２）参照〕を形成する場合、溝
状パターン（１７）〔前記図２の（３）参照〕を形成す
る場合にも、上記説明したような等方的なエッチングを
用いることが可能である。

【００４８】その後図８の（３）に示すように、上記第
１導電層１２に接続する第２導電層１４を形成する。こ
の第２導電層１４は、上記図７の（３）で説明したのと
同様の方法によって形成した。そして当然のことなが
ら、この第２導電層１４はこの突起状パターン１３の表
面に接続する状態に形成される。

【００４９】上記実施形態の第１例で説明した製造方法
は、拡散抵抗、ＭＩＳ容量、ポリシリコン抵抗等の素子
と電極との各接続部に適用することが可能である。さら
に上記各接続部に限定されることはなく、配線の接続
部、いわゆるプラグの接続部等にも適用できる。

【００５０】次に本発明の接続部を有する半導体装置の
製造方法に係わる実施形態の第２例を、図９の製造工程
図によって説明する。なお、図では、上記図１と同様の
構成部品には同一の符号を付す。

【００５１】この図９で説明する製造方法は、第１導電
層１２上に接続させる状態に第２導電層１４を形成する
方法である。

【００５２】まず上記第２導電層を形成する前に、図９
の（１）に示すように、第１工程を行う。この工程で
は、基体１１に第１導電層１２を形成する。例えば上記
基体１１にはシリコン基板を用い、例えばイオン注入法
によって、ｎ⁺ 型の拡散層からなる上記第１導電層１２
を形成した。その後基体１１上に絶縁膜２１を形成した
後、上記第１導電層１２上の絶縁膜２１に開口部２２を
形成する。例えば上記絶縁膜２１は、図６の（１）で説
明したのと同様にして酸化シリコンを堆積して形成し
た。そしてリソグラフィー技術とエッチング技術とによ
って、上記絶縁膜２１に、例えば１μｍ〜２μｍ程度の
大きさの上記開口部２２を形成した。

【００５３】その後、上記開口部２２の底部における上
記第１導電層１２上に非晶質層７１を形成する。例えば
上記非晶質層７１は、ＣＶＤ法によって上記開口部２２
の内壁および上記絶縁膜２１の表面に非晶質シリコンを
堆積して形成した。

【００５４】次いで図９の（２）に示す第２工程を行
う。この工程では、上記非晶質層７１にエネルギー線７
２をスポット的に照射して、非晶質層７１に微細結晶を
部分的に成長させる。すなわち、上記エネルギー線７２
にはエキシマレーザ光を用い、非晶質層７１のレーザ光
を照射した部分に微細な結晶を部分的に成長させた。

【００５５】続いて図９の（３）に示す第３工程を行
う。この工程では、上記非晶質層７１を結晶化して得た
微細な結晶を残して、非晶質層７１（２点鎖線で示す部
分）を選択的にエッチングして除去して、微細な結晶か
らなる結晶質パターン７３を得る。例えば、非晶質シリ
コンと結晶化されているシリコンとではシリコンの活性
化エネルギーが異なるのを利用して、アルカリ性溶液に
よるウェットエッチングによって、結晶質シリコンに対
して非晶質シリコンを選択的に除去した。このときのエ
ッチング液には、エチレンジアミンを用いた。またはヒ
ドラジン、水酸化カリウム等を用いることも可能であ
る。

【００５６】なお、ウェットエッチングに用いるアルカ
リ性溶液は、例えばシリコンの（１００）面、（１１
０）面のエッチング速度が（１１１）面に対して１０倍
以上大きいことが知られている。この理由としては、シ
リコンの活性化状態の相違によるものである。同様に非
晶質シリコンと結晶化シリコンとではシリコンの活性化
エッチングが異なるため、選択的なエッチングが可能と
なる。

【００５７】そして図９の（４）に示す第４工程を行
う。この工程では、異方性エッチングによって、上記結
晶質パターン（７３）〔図９の（３）参照〕の厚さ分だ
け第１導電層１２をエッチングする。例えば、上記エッ
チングは、エッチングガスにモノクロロトリフルオロメ
タン（ＣＣＩＦ₃ ）を用い、異方性エッチングによって
行った。その結果、第１導電層１２をおよそ２０ｎｍ〜
３０ｎｍ程度エッチングした。それと同時に上記結晶性
パターン（７３）をエッチング除去した。なお、上記エ
ッチングは等方性エッチングによって行ってもよい。そ
の結果、第１導電層１２の上部に突起状パターン１３を
形成した。

【００５８】その後上記図７の（３）で説明したのと同
様にして、上記第１導電層１２に接続する第２導電層１
４を形成すればよい。

【００５９】上記第２例の製造方法では、非晶質層７１
を形成し、その非晶質層７１にエネルギー線７２を照射
して結晶化することから、リソグラフィー技術の解像限
界を越える微細な結晶が形成される。その後非晶質層７
１を選択的にエッチングしたことから、第１導電層１２
の表面にはリソグラフィー技術の解像限界を越えた微細
な結晶質パターン７３が形成される。その後上記結晶質
パターン７３をエッチングマスクにして第１導電層１２
の表層をエッチングしたことから、第１導電層１２の表
面にはリソグラフィー技術の解像限界を越えた微細パタ
ーンからなる突起状パターン１３が形成される。そのた
め、第１導電層１２の表面積は突起状パターン１３によ
って拡大されるため、第１導電層１２上に第２導電層１
４を形成した際には、第１導電層１２と第２導電層１４
との接続部の表面積が拡大される。そのため、コンタク
ト抵抗が低減される。

【００６０】上記実施形態の第２例で説明した製造方法
は、拡散抵抗、ＭＩＳ容量、ポリシリコン抵抗等の素子
と電極との各接続部に適用することが可能である。さら
に上記各接続部に限定されることはなく、配線の接続
部、いわゆるプラグの接続部等にも適用できる。

【００６１】また、上記第２例の製造方法と先に説明し
た第１例の説明方法とを組み合わせることも可能であ
る。図示はしないが、すなわち、第１導電層１２上に窒
化シリコン膜を形成した後、上記第２例で説明したよう
に非晶質層７１を形成する。そして上記説明したプロセ
スによって結晶質パターン７３を形成した後、その結晶
質パターン７３をエッチングマスクにして窒化シリコン
膜をパターニングする。そしてパターニングした窒化シ
リコン膜をエッチングマスクに用いて第１導電層１２を
エッチングする。この方法では、第１導電層１２をエッ
チングする際のエッチング選択比を１００程度に取るこ
とが可能となる。

【００６２】また、以上説明した本発明は、第１導電層
１２の表面にシリサイド層（図示省略）が形成されてい
る場合にも適用できる。シリサイド層によって低抵抗化
が図られてはいるが、第２導電層１４との接触面積を大
きくすることによって、さらにコンタクト抵抗の低減を
図ることが可能になる。

【００６３】最後に、上記説明において示したｎ型、ｐ
型の各導電型は一例であって、その導電型に限定される
ことはない。したがって、記載した導電型と逆の導電型
であってもよい。

【００６４】

【発明の効果】以上、説明したように本発明によれば、
第１導電層と第２導電層との接続部に突起状パターン、
穴状パターン、線状パターンおよび溝状パターンのうち
の少なくとも１種類のパターンを形成したので、第１導
電層と第２導電層との接触面積は拡大される。そのた
め、コンタクト抵抗が低減されるので、素子の動作特性
の向上を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態の概略構成断面図である。

【図２】第１導電層の表面形状の説明図である。

【図３】実施形態に係わる第１実施例の概略構成断面図
である。

【図４】実施形態に係わる第２実施例の概略構成断面図
である。

【図５】実施形態に係わる第３実施例の概略構成断面図
である。

【図６】本発明に係わる実施形態の第１例の製造工程図
である。

【図７】本発明に係わる実施形態の第１例の製造工程図
である。

【図８】実施形態の第１例に係わる他の製造工程図であ
る。

【図９】本発明に係わる実施形態の第２例の製造工程図
である。

【符号の説明】

１２ 第１導電層 １３ 突起状パターン １４ 第２導電層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１導電層と該第１導電層に接続する第
   ２導電層とを備えた半導体装置において、 前記第１導電層と前記第２導電層との接続部に突起状パ
   ターン、穴状パターン、線状パターンおよび溝状パター
   ンのうちの少なくとも１種類のパターンを形成したこと
   を特徴とする半導体装置。
2. 【請求項２】 第１導電層上に接続させる状態に第２導
   電層を形成する工程を備えた半導体装置の製造方法にお
   いて、 前記第２導電層を形成する前に、 第１導電層上にダミー層を形成した後、該ダミー層をパ
   ターニングしてダミーパターンを形成する第１工程と、 前記ダミーパターンの側壁にサイドウォールパターンを
   形成する第２工程と、 前記ダミーパターンを除去する第３工程と、 前記サイドウォールパターンをエッチングマスクにして
   前記第１導電層の表層をエッチングする第４工程と、 前記サイドウォールパターンを除去する第５工程とを備
   えたことを特徴とする半導体装置の製造方法。
3. 【請求項３】 第１導電層上に接続させる状態に第２導
   電層を形成する工程を備えた半導体装置の製造方法にお
   いて、 前記第２導電層を形成する前に、 第１導電層上に非晶質層を形成する第１工程と、 前記非晶質層にエネルギー線を照射して該非晶質層を部
   分的に結晶化する第２工程と、 前記非晶質層の結晶化した部分を残して該非晶質層を選
   択的にエッチングして、結晶質パターンを形成する第３
   工程と、 前記結晶質パターンをエッチングマスクにして前記第１
   導電層の表層をエッチングする第４工程とを備えたこと
   を特徴とする半導体装置の製造方法。