CN101510557A - 具有电介质终止的超结半导体器件及制造该器件的方法 - Google Patents

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Abstract

本发明涉及一种具有电介质终止的超结半导体器件及制造该器件的方法。该超结半导体器件提供具有从半导体衬底的第一主表面朝向半导体衬底的与第一主表面相反的第二主表面延伸的至少一个第一导电类型的柱以及至少一个第二导电类型的柱。至少一个第二导电类型的柱具有紧邻至少一个第一导电类型的柱的第一侧壁表面以及与第一侧壁表面相反的第二侧壁表面。终止结构紧邻至少一个第二导电类型的柱的第二侧壁表面。该终止结构包括有效厚度的电介质的层并且耗费第一主表面的表面面积的约0％。还提供用于制造超结半器件及用于防止表面击穿的方法。

Description

具有电介质终止的超结半导体器件及制造该器件的方法
技术领域
本发明的实施例涉及一种超结半导体器件及用于制造超结半导体器件的方法。特别地，本发明的实施例涉及一种具有电压终止结构的超结器件，其中电压终止结构具有有效厚度的电介质层。
背景技术
可控的半导体器件在高压或超高压处的成功几乎完全由边缘终止的成功实施决定。由于周期的单元结构在半导体器件的边缘的终止，导致沿边缘出现高电场。一些特殊的布置，即边缘终止技术，对于防止器件沿着边缘提前击穿是必要的。场板、多场限环(FLR)、作为半电阻场板的半绝缘多晶硅(SIPOS)、硅蚀刻轮廓线及斜角造型p-n结是代表性的用于高压半导体器件的边缘终止技术。随着半导体器件的额定电压增加，终止区域及在该终止区域与有源区域之间的比率常常增加。这导致更差的成品率及较高的导通电压。另外，随着半导体器件的额定电压增加，需要更精细的用于制造该终止的额外工艺步骤，以便防止提前击穿并保持终止有效性。
在美国专利No.5,216,275中公开的Dr.Xingbi Chen的超结器件的发明是一个突破且对高电压半导体器件打开了新范围，其内容通过引用结合于此。例如，600V超结金属氧化物半导体场效应晶体管(MOSFET)仅仅具有传统的功率MOSFET的导通电阻的大约1/6-1/8。为了受益于超结器件的优越的性能，高电压边缘终止是不可避免的。对超结器件性能的改进可以参见美国专利No.6,410,958(“Usui等人”)及No.6,307,246(“Nitta等人”)，其示出超结器件中改善的电压击穿特性，它们的内容通过引用结合于此。
现有技术的超结器件边缘终止设计耗费一定的半导体区以实现高击穿电压。例如，现有技术的终止区域典型地包括多场限环(FLR)，其是围绕单元区域外围部分的多个向外间隔分开的掺杂区域。另一现有技术的终止区域包括场板。在这两个示例中，为了增加单元中的击穿电压，FLR结构或者场板必须耗费更大的面积。边缘终止区域所耗费的面积对器件的电流处理能力(其是由有源区尺寸决定的)没有贡献。工业中的目标是减少边缘终止尺寸以获得更高的半导体晶片产量成品率。需要提供基本上不耗费半导体晶片/管芯区的任何部分的边缘终止设计。
另外，现有技术的超结器件边缘终止设计典型地在边缘终止区域中需要轻掺杂外延区域(典型地为n型，写作n-)以获得高击穿电压。轻掺杂外延区域具有比有源区中的导电区域更低的掺杂浓度(诸如n个柱(n-column))。因此，制造商被迫从轻掺杂外延层或外延工艺开始并且在有源区中使用不同的掺杂技术将外延层转变成更高掺杂的区域。
需要提供不需要轻掺杂区域的边缘终止设计，从而允许使用适度掺杂的外延层或外延工艺并且节省用于形成有源区的掺杂工艺的一半。还需要提供一种利用已知的技术，诸如等离子体蚀刻、反应离子蚀刻(RIE)、电感耦合等离子体(ICP)蚀刻、溅射蚀刻、气相蚀刻、化学蚀刻、深RIE等等制造具有这样的边缘终止区域的超结器件的方法。还需要提供一种用于通过使用电介质终止防止超结器件在边缘部分处提前击穿的方法。
发明内容
简要地说，本发明的优选实施例包括超结半导体器件。至少一个第一导电类型的柱(column)从半导体衬底的第一主表面朝向半导体衬底的与第一主表面相反的第二主表面延伸。至少一个第二导电类型的柱从第一个主表面朝向第二主表面延伸。该至少一个第二导电类型的柱具有紧邻所述至少一个第一个导电类型的柱的第一侧壁表面以及与第一侧壁表面相反的第二侧壁表面。终止结构紧邻所述至少一个第二导电类型的柱的第二侧壁表面。该终止结构包括有效厚度的电介质的层并且耗费第一主表面的表面面积的约0％。
本发明的另一优选实施例包括制造超结半导体器件的方法。该方法包括形成从半导体衬底的第一主表面朝向半导体衬底的与第一主表面相反的第二主表面延伸的至少一个第一导电类型的柱，以及形成从第一主表面朝向第二主表面延伸的至少一个第二导电类型的柱。该至少一个第二导电类型的柱具有紧邻所述至少一个第一个导电类型的柱的第一侧壁表面以及与第一侧壁表面相反的第二侧壁表面。该方法还包括形成紧邻所述至少一个第二导电类型的柱的第二侧壁表面的终止结构。该终止结构包括有效厚度的电介质的层并且耗费第一主表面的表面面积的约0％。
本发明的又一优选实施例包括防止在超结半导体器件的半导体衬底的表面处电压击穿的方法。该方法包括紧邻半导体衬底的边缘部分放置具有有效厚度的电介质的层的终止结构。该终止结构耗费半导体衬底的表面的表面面积的约0％。
附图说明
当结合附图阅读时将更好地理解本发明的上述说明以及以下对本发明优选实施例的详细说明。为了说明本发明，在附图中示出当前优选的实施例。但是，应该明白本发明不限于所示的精确的布置和手段。
在附图中：
图1A是具有现有技术的多场限环(FLR)终止结构的超结半导体二极管的横截面正视图；
图1B是图1A的超结半导体二极管的俯视平面图；
图2A是根据本发明实施例的超结半导体二极管的示意性横截面图，该半导体器件具有包括部分封装的终止结构；
图2B是图2A的超结半导体二极管的俯视平面图；
图3A示出根据本发明优选实施例的半导体二极管仿真模型；
图3B是放置在以微米为单位示出尺寸的坐标系上的图3A的仿真模型的局部视图；
图4A示出图3A的仿真模型的作为阴极电压的函数的仿真的阴极总电流的结果；
图4B示出图3A的仿真模型的仿真的电场强度等值线；
图4C示出图3A的仿真模型的仿真的电势等值线；
图5示出作为相对介电常数的函数的根据本发明实施例的具有边缘终止结构的半导体器件的仿真的击穿电压；
图6示出作为相对介电常数的函数的根据本发明实施例的边缘终止结构的、仿真的终止效率；
图7A是通过沟槽/注入制造工艺制造的能够用于本发明优选实施例的第一基本结构的示意性横截面正视图，该基本结构具有单位单元式结构，其处于下述顺序，填充有至少一种电介质材料的沟槽、p导电类型的第一柱、n导电类型的柱以及p导电类型的第二柱；
图7B示出图7A的第一基本结构的一个可能的俯视平面图；
图8A是通过沟槽/注入制造工艺制造的能够用于本发明优选实施例的第二基本结构的示意性横截面正视图，该基本结构具有单位单元式结构，其处于下述顺序，填充有至少一种电介质材料的沟槽、n导电类型的第一柱、p导电类型的柱以及n导电类型的第二柱；
图8B示出图8A的第二基本结构的一个可能的俯视平面图；
图9A是通过沟槽/外延再填充工艺制造的用于优选实施例的基本结构示意性横截面正视图，该基本结构具有钝化层以及处于下述顺序的单位单元式结构，即p导电类型的第一柱、n导电类型的柱以及p导电类型的第二柱；
图9B是通过沟槽/外延再填充工艺制造的用于优选实施例的基本结构示意性横截面正视图，该基本结构具有钝化层以及处于下述顺序的单位单元式结构，即n导电类型的第一柱、p导电类型的柱以及n导电类型的第二柱；
图9C是通过多外延/注入工艺制造的用于优选实施例的基本结构的示意性横截面正视图，该基本结构具有钝化层以及处于下述顺序的单位单元式结构，即p导电类型的第一柱、n导电类型的柱以及p导电类型的第二柱；
图9D是通过多外延/注入工艺制造的用于优选实施例的基本结构的示意性横截面正视图，该基本结构具有钝化层以及处于下述顺序的单位单元式结构，即n导电类型的第一柱、p导电类型的柱以及n导电类型的第二柱；
图10是具有图7A和7B的基本结构的pn二极管的示意性的横截面正视图；
图11A是芯片形式的具有图7A和7B的基本结构的肖特基二极管的示意性的横截面正视图；
图11B是封装形式的具有图7A和7B的基本结构的肖特基二极管的示意性的横截面正视图；
图12A是芯片形式的具有图7A和7B的基本结构的功率MOSFET的示意性的横截面正视图；
图12B是封装形式的具有图7A和7B的基本结构的功率MOSFET的示意性的横截面正视图；
图13是具有图8A和8B的基本结构的功率MOSFET的示意性的横截面正视图；
图14A是芯片形式的具有图9C的基本结构的功率MOSFET的示意性的横截面图；
图14B是封装形式的具有图9C的基本结构的功率MOSFET的示意性的横截面图；
图15是具有重掺杂n+区域及具有二氧化硅层和氮化硅层的适度掺杂的n外延层的硅衬底的部分横截面正视图；
图16是具有光致抗蚀掩模的图15的半导体衬底的部分横截面正视图；
图17是具有开放窗口的图16的半导体衬底的部分横截面正视图；
图18是移除光致抗蚀掩模之后的图17的半导体衬底的部分横截面正视图；
图19是形成沟槽之后的图18的半导体衬底的部分横截面正视图；
图20是在沟槽的侧壁和底部上生长牺牲二氧化硅层之后的图19的半导体衬底的部分横截面正视图；
图21是在顺序地移除牺牲二氧化硅层、暴露沟槽侧壁和底部的平滑的表面之后的图20的半导体衬底的部分横截面正视图；
图22是在用p导电性的掺杂剂注入沟槽侧壁表面之后的图21的半导体衬底的部分横截面正视图；
图23是在驱入步骤之后的图22的半导体衬底的部分横截面正视图；
图24是在沟槽的侧壁和底部上沉积氮化硅薄层之后的图23的半导体衬底的部分横截面正视图；
图25是在填充沟槽之后的图24的半导体衬底的部分横截面正视图；
图26是在形成光致抗蚀掩模以保护填充的沟槽的顶表面之后的图25的半导体衬底的部分横截面正视图；
图27是在通过氧化物蚀刻来蚀刻再填充材料的顶层之后的图26的半导体衬底的部分横截面正视图；
图28是在执行PR剥离以移除保护填充的沟槽的顶表面的光致抗蚀掩模之后的图27的半导体衬底的部分横截面正视图；
图29是在蚀刻氮化硅层之后的图28的半导体衬底的部分横截面正视图；
图30是在通过氧化物湿法蚀刻来蚀刻图29中的二氧化硅层以暴露该柱的顶表面之后的图29的半导体衬底的部分横截面正视图；
图31是通过在衬底的顶表面之上沉积金属层执行金属化之后的图30的半导体衬底的部分横截面正视图；
图32是通过金属蚀刻移除台面的顶表面之上金属层的边缘部分之后的图31的半导体衬底的部分横截面正视图；
图33是在衬底的顶表面之上形成钝化层之后的图32的半导体衬底的部分横截面正视图；
图34是通过在适当的位置处移除钝化层形成衬垫开口和刻线开口之后的图33的半导体衬底的部分横截面正视图；
图35A是通过自动对准硅蚀刻移除衬底的边缘部分处的台面之后的图34的半导体衬底的部分横截面正视图；
图35B是图35A的半导体衬底的有源区域布局的部分俯视平面图；
图36是根据本发明优选实施例的封装的超结肖特基晶体管的示意性的横截面正视图；以及
图37是根据本发明的优选实施例的超结MOSFET的部分横截面正视图。
具体实施方式
在以下说明中使用的特定术语仅仅为了方便起见而不是限制。词“右”、“左”、“下面的”以及“上面的”表示附图中用作参考的方向。词“向内”和“向外”分别指朝向和远离所描述对象及其被指定的部分的几何中心。术语包括上面具体提到的词、它们的衍生词以及相似含义的词。另外，必须指出在此使用的和在所附权利要求中所使用的单数的形式复数除非上下文以其它方式清楚地指示。
虽然本发明的任何实施例可以指特定导电性(例如，p-型或n-型)，但是本领域技术人员很容易理解p型导电性能够用n型导电性替换，反之亦然，并且器件仍然在功能上是正确的(即，第一或第二导电性类型)。例如，能够在具有p+衬底之上的n型外延层的外延晶片中制造栅控金属氧化物半导体场效应晶体管(MOSFET)器件和绝缘栅双极晶体管(IGBT)(或反之亦然)。
n型半导体包括通过n型掺杂工艺，即，通过将杂质(掺杂剂)添加到半导体中获得的任何半导体，以便增加材料中的自由电子的数目。例如，n型半导体能够通过将磷(P)、砷(As)或锑(Sb)并入到硅中而获得。n型半导体能够是重掺杂的(n+)、非常重的掺杂(n++)、轻掺杂(n-)或非常轻的掺杂(n--)。n型半导体的较重的掺杂导致较高的载流子浓度。
p型半导体包括通过p型掺杂工艺所获得的任何半导体，即，通过将杂质(掺杂剂)添加到半导体中，以便增加材料中的自由空穴的数目而获得的任何半导体。例如，p型半导体能够通过将硼(B)或铝(Al)并入到硅中而获得。p型半导体能够是重掺杂的(p+)、非常重的掺杂(p++)、轻掺杂(p-)或非常轻的掺杂(p--)。p型半导体的较重的掺杂导致较高的载流子浓度。
根据本发明的各种实施例的掺杂能够使用下述的任何方法或设备来执行，即所述方法或设备为已知的或要被开发的，用于将n型或者p型的杂质加入到另一材料中，其包括，例如，离子注入和在位气相沉积技术。
如在此使用的，术语“终止结构”指用于在半导体衬底的表面处实现接近于理想击穿电压的击穿电压的结构。根据本发明的实施例，终止结构包括有效厚度的电介质的层以及耗费表面的表面面积的约0％。在半导体衬底的外围区域处，如果不是全部，则是绝大部分上表面电势/电压跃迁发生在跨过半导体衬底的外部的介质材料上，而不是发生在跨过半导体衬底的边缘上，如在传统的终止结构中发生的那样。适合于根据本发明实施例的终止结构形成的电介质包括，但是不限于：空气、氮化物、氧化物、半绝缘多晶硅(SIPOS)、富硅氮化物、碳化硅、玻璃、环氧树脂、陶瓷、硅凝胶、模塑化合物或它们的组合。
在此使用的有效厚度指由半导体器件的研究员、设计者或制造商找到的在半导体器件中的实现阻挡性能的电介质的层的厚度。在本技术领域中用于当前半导体器件的建模、设计和测试介质层的有效厚度的方法是公知的。例如用于当前半导体器件的电场等值线以及静电势等值线能够被仿真并且用于确定有效厚度。
如在此使用的，术语“终止结构”或“边缘终止”指包含在用于半导体器件的终止中涉及的结构中的任何一个或多个的结构。“终止结构”可以是例如连接到半导体器件的电极，诸如栅电极、源电极或漏电极。“终止结构”还能够是例如半导体衬底中的掺杂区域，其紧邻或接近连接到半导体器件的电极。这样的掺杂区域的示例包括，但不限于：主体区域、主体接触区域以及源区域。“终止结构”能够是电极和掺杂区域的任何一个或多个的组合。在本发明的一个实施例中，本“终止结构”包括栅电极、主体区域、主体接触区域、源区域和源电极。
根据本发明实施例的器件能够包含单元式设计(其中主体区域是多个单元式区域)或者单个主体设计(其中主体区域包括形成在拉长的图案中的单个区域，通常为蛇形图案)。尽管为了便于理解，将在整个说明书中将器件描述为单元式设计，但是应该理解本发明的实施例包括单元式设计和单个主体设计。举例来说，根据本发明实施例的器件是将逻辑和/或其它组件集成到半导体晶片作为功率集成电路的一部分的这样的器件之一。可替代地，根据本发明实施例的器件是集成在一起以形成分立式晶体管器件的这样的器件之一。
如在此使用的，术语“高压半导体器件”指下述半导体器件，即在截止状态中能维持高反向偏压并且传送大量电流且在导通状态中产生低电压。高电压半导体器件能够适应与常规半导体器件相比更高的电流密度、更高的功率耗散和/或更高的反向击穿电压。
如在此使用的，术语“功率半导体器件”指能传送大量能量的半导体器件。功率半导体器件典型地能够在截止状态中支持较大的反向偏压。功率半导体器件能够是高压半导体器件。然而，功率半导体器件还能够是低电压器件，诸如集成的功率器件。术语“功率半导体器件”包括，但不限于高电压分立式器件、低电压分立式器件、高电压集成电路(IC)以及低电压IC。功率器件可以用作功率电子电路中的开关或整流器，诸如开关模式电源。功率半导体器件的示例包括，但不限于：超结MOSFET、超结金属-半导体场效应晶体管(MESFET)、超结肖特基二极管、超结绝缘栅双极晶体管(IGBT)、闸流管以及超结pn二极管。
根据本发明优选实施例的超结半导体器件包括高电压半导体器件以及功率半导体器件。
图1A和1B示意性地说明具有现有技术的多场限环(FLR)终止的超结半导体器件100。参考图1A，半导体器件100包括位于引线框架104的铜基座(slog)上且由封装内层/底层填料106密封的半导体衬底102。塑料成型化合物108还密封封装内层106及引线框架104的铜基座。半导体衬底具有也被称为管芯区域的有源区域200以及围绕的终止区域300。参考图1B，终止区域300包括多个FLR302。每个FLR302使用承受电场的半导体衬底。器件电压越高，终止区域300与有源区域200的比例越大。因此，终止区域能够耗费高电压器件的相对大量的表面面积。
图2A和2B示意性地说明根据本发明优选实施例的超结半导体器件400。半导体器件400包括位于引线框架104的铜基座上且由封装内层/底层填料106密封的半导体衬底102。塑料成型化合物108还密封封装内层底层填料106及引线框架104的铜基座。半导体衬底102基本上包括有源区域200，并且不包含图1A和1B中示出的FLR终止结构。电介质内层/底层填料106消除表面电场且提供终止功能。
与图1A和1B示出的现有技术的多个FLR终止结构不同，根据本发明实施例的终止结构是有效厚度的电介质的层并且耗费半导体衬底的表面面积的约0％。
图3A和3B说明根据本发明优选实施例的半导体器件的仿真模型的产生。不仅在仿真模型中复制半导体衬底的边缘部分，而且还包括封装材料的围绕区域。图3B中示出的结构数据包括500V额定的高电压超结器件设计的典型值，其在此用作示出本发明优选实施例的有效性的示例。
图4A、4B和4C说明仿真结果。图4A示出根据优选实施例的具有终止结构的超结半导体器件，提供约605.6V的仿真的击穿电压。图4B和4C说明当器件处于605.6V的高电压时，在带有约几十微米的余裕的管芯周围150μm的区域内消除电场。因此，在优选实施例中，终止结构包括具有厚度为至少约150μm电介质的层。大部分封装具有远大于150μm的厚度以及因此足以起到终止结构的功能。
图5说明作为构成电介质终止区域的电介质材料相对介电常数的函数的仿真的击穿电压。仿真的击穿电压示出在介电常数从约1到约3.4的范围内变化很小。在3.4以上的介电常数处，击穿电压几乎无变化。因此，几乎能够使用任何各种可用的电介质材料来形成电介质终止结构。这样的电介质材料的示例包括，但不限于：空气、填充气体(惰性气体)、真空、玻璃、陶瓷、环氧树脂及其它各种底层填料材料和成型化合物塑料。电介质终止还能够使用所述电介质材料的任何两种或更多的组合来形成。
图6说明作为相对介电常数的函数的仿真的终止效率。击穿电压的理想值是当对具有无限周期的有源区域及不存在终止区域进行仿真时的击穿电压。当然，没有无限地大的半导体芯片。因此，击穿电压由于有源区域的终止导致被降低。深思熟虑设计的终止结构能够减轻击穿电压的降低。因而，由实际器件的击穿电压与理想击穿电压之间的比率评估终止计划的效率。如图6中所示，取决于所使用的封装材料的介电常数，根据本发明实施例的电介质终止区域具有约80％-86％之间的效率。这样的终止效率可与现有技术的多个FLR终止的终止效率相比拟。
根据本发明实施例的电介质终止结构消除半导体衬底外部的区域中的电场。它耗费半导体衬底的表面面积的大约0％以获得约604V的击穿电压以及大于80％终止效率。这是与现有技术的多个FLR终止直接相比，其消除有源区域外部半导体衬底的外围区域中的电场，并且在半导体衬底的每侧耗费约150μm以实现约520V的击穿电压。通过使用根据本发明实施例的电介质终止结构，半导体衬底现在能够基本上完全用作有源区域。这导致更高的成品率及较低的导通状态电压。另外，如下所述，较简单的工艺步骤能够用于制造具有电介质终止结构的半导体器件。
参考图7A和7B，示出用于本发明优选实施例的通过沟槽制造工艺制造的基本结构。基本结构具有处于下述顺序的单位单元式结构，即填充有至少一种电介质材料的沟槽113或114、p导电类型的第一柱118、n导电类型的柱120以及p导电类型的第二柱122。紧邻半导体衬底外围部分的被填充的沟槽114能够用作终止结构的至少一部分。终止结构能够进一步包括一个或多个额外的电介质层，诸如用于器件的封装内层/底层填料或成型化合物。
参考图8A和8B，示出用于本发明的另一优选实施例的通过沟槽制造工艺制造的另一基本结构。基本结构具有处于下述顺序的单位单元式结构，即填充有至少一种介质材料的沟槽213或214、n导电类型的第一柱218、p导电类型的柱220以及n导电类型的第二柱222。紧邻半导体衬底外围部分的被填充的沟槽214能够用作终止结构的至少一部分。终止结构能够进一步包括一个或者多个额外的电介质层，诸如用于器件的封装内层/底层填料或成型化合物。
图9A-9D说明用于优选实施例的额外示例。这些基本结构具有紧邻半导体衬底的外围部分的钝化层314。钝化层314能够用作终止结构的至少一部分。终止结构能够进一步包括一个或多个额外的电介质层，诸如用于器件的封装内层/底层填料或成型化合物。基本结构能够具有单位单元式结构，该结构具有通过沟槽外延工艺制造的n导电类型的柱320及p导电类型的柱318(图9A)；通过沟槽外延工艺制造的p导电类型的柱318及n导电类型的柱320(图9B)；通过多次外延工艺制造的p导电类型的柱318及n导电类型的柱320(图9C)；以及通过多次外延工艺制造的n导电类型的柱320及p导电类型的柱318(图9D)。
上述的基本结构能够被应用于任何超结半导体器件。这样的超结半导体器件可以是超结MOSFET、超结MESFET、超结肖特基二极管、超结IGBT、闸流管以及超结pn二极管。
图10-12分别示出具有如图7A和7B中所示的基本结构的pn二极管、肖特基二极管以及功率MOSFET。图13示出具有如图8A和8B中所示的基本结构的功率MOSFET。在图10-13的每个器件中，紧邻半导体衬底的外围区域的填充有至少一种介质材料的沟槽114、214用作终止结构的至少一部分。额外的电压终止功能由封装内层/底层填料106或成型化合物108提供。
图14A和14B示出具有如图9C中所示的基本结构的功率MOSFET。紧邻半导体衬底外围部分的钝化层314用作终止结构的至少一部分。额外的电压终止功能由封装内层/底层填料106或成型化合物108提供。
图15-36示出用于制造根据本发明优选实施例的肖特基二极管的沟槽型工艺。肖特基二极管具有金属-半导体结，其具有整流特性。肖特基二极管典型地具有如果不为零则很短的导通和截止转换的恢复时间，这使得肖特基二极管很适于高速应用。通过使用上述的超结结构，击穿电压能够得到显著的改善。
参考图15，硅衬底1包括重掺杂n+区域3和轻掺杂n外延层5。二氧化硅阻挡层7生长或者沉积在外延层的顶表面上。阻挡层7具有约100至约1,000埃(
Figure A200910002920D0019105150QIETU
)之间的期望厚度。氮化硅(Si3N4)层8沉积在阻挡层7之上。
在图16中，氮化硅层8由光致抗蚀掩模9来掩模以便于蚀刻。在图17中，氮化硅层8和阻挡层7的未被光致抗蚀掩模9覆盖的部分由氮化物和氧化物蚀刻来蚀刻以在层7和8上打开间隔分开的窗口11用于硅沟槽。在图18中，执行光致抗蚀剂(PR)剥离以移除光致抗蚀掩模9。
参考图19，使用本技术领域中公知的技术，在窗口11下面蚀刻外延层5以形成沟槽13，该沟槽13接触或接近重掺杂n+区域3和外延层5之间的界面4。每个沟槽13接近于且形成外延层5的邻接台面15。沟槽13和台面15形成半导体器件的有源区域。优选地，通过利用已知的技术，诸如等离子体蚀刻、RIE、ICP蚀刻、溅射蚀刻、气相蚀刻、化学蚀刻、深RIE等等来执行蚀刻。利用ICP蚀刻能够形成具有深度为约40μm至约300μm或甚至更深的沟槽13。深ICP蚀刻技术允许具有非常直的侧壁的较深沟槽13。此外，除工艺中的其它步骤之外，形成具备比传统地蚀刻或形成的沟槽更直的侧壁的较深沟槽13，导致与传统的半导体晶体管器件相比具有增强的雪崩击穿电压的最终超结器件(即，雪崩击穿电压能够增加到约200至1200伏特或更高)。
每个沟槽13的侧壁能够被平滑，如果需要，使用例如以下工艺步骤中的一个或多个：(i)各向同性等离子体蚀刻可以用于从沟槽表面移除硅的薄层(典型地100-1000埃)或(ii)可以在沟槽的表面上生长牺牲二氧化硅层，然后使用诸如缓冲氧化物蚀刻或烯释的氟化氢(HF)酸蚀刻的蚀刻来移除。在图20中，牺牲二氧化硅层17生长在沟槽13的侧壁和底部上。在图21中，顺序地移除牺牲二氧化硅层17，暴露沟槽13的侧壁和底部的被平滑的表面16。平滑技术的使用能够产生具有圆角的平滑沟槽表面，同时移除残余应力以及不想要的污染。
参考图22，沟槽13的宽度A和深度B用于确定要执行地离子注入的注入角度φ、φ′(即，第一或第二注入角度φ、φ′)并且在下面详细讨论。虽然未清晰示出，但是在一些实施例中，当例如沟槽13要被用生长的氧化物填充时，沟槽13优选地在其顶部略宽于底部约1％-10％，以便于沟槽13的沟槽填充工艺。因此，沟槽13具有第一侧壁表面和第二侧壁表面，所述第一侧壁表面具有相对于第一主表面保持的预定倾斜，所述第二侧壁表面具有相对于第一主表面保持的预定倾斜。第一侧壁表面的倾斜取决于蚀刻工艺的公差而大致与第二侧壁表面的倾斜相同。
在其它实施例中，需要具有尽可能竖直的沟槽13的侧壁(即，0°倾斜角度)。虽然沟槽13从外延层5的第一主表面或上表面朝向重掺杂区域3延伸至第一深度位置B，沟槽13不必自始至终延伸至重掺杂区域3。
在不背离本发明的情况下，也可以考虑沟槽13和台面15的许多几何布置(即，在平面图中)。
参考图22，不利用掩模步骤，以注入的第一预定角度φ，以40千电子伏(KeV)至几兆eV范围内的高能量水平，在沟槽13的第一侧壁表面上，用诸如硼(B)的p掺杂剂(即，具有第二导电性或p导电性的掺杂剂)注入台面15。优选地，能量水平在约200KeV至1MeV范围之内，但应该认识到应该将该能量水平选择得足以注入掺杂剂。由粗箭头表示的、如上所述确定的注入的第一预定角度φ能够在从竖直的约2°和12°之间，且优选地为约4°。使用沟槽13的宽度A和深度B确定注入的第一预定角度φ保证仅仅有源区域中的沟槽13的侧壁而不是沟槽13的底部被注入。因此，以注入的第一预定角度φ将第二导电类型的掺杂剂注入到至少一个预先选择的台面15以在一个沟槽13的侧壁表面处形成具有低于重掺杂区域3的掺杂浓度的第二导电类型的第一掺杂区域。可以使用其它掺杂技术，例如，气相沉积。
以如粗箭头表示的注入的第二预定角度φ′，用硼注入沟槽13的相对侧或第二侧壁。类似于注入的第一预定角度φ，注入的第二预定角度φ′能够在从竖直的约-2°与-12°之间，且优选为大约-4°。因此，以注入的第二预定角度φ′，将第二导电类型掺杂剂注入到至少一个预先选择的台面15中以在一个沟槽13的侧壁表面处形成具有低于重掺杂区域3的掺杂浓度的第二导电类型的第二掺杂区域。可以使用其它掺杂技术，例如，气相沉积。
在图23中，在第二p类型注入的注入之后(图22)，在高达1200摄氏度的温度下执行驱入步骤(即，扩散)高达约12小时。在驱入步骤之后，邻近二个沟槽13的台面15转变成pnp柱19，每个柱包括p柱18及n柱20。应该认识到温度及保持温度的时间被选择成足以将注入掺杂剂驱入到台面15中。在图23中还示出，用驱入步骤还执行氧化，其在沟槽13的侧壁及底部上形成二氧化硅层21。
在图24中，氮化硅23的薄层沉积在沟槽13的侧壁和底部上二氧化硅层21上。氮化硅层23提供几个功能，即i)平衡机械应力；ii)产生用于化学机械抛光(CMP)或蚀刻的停止层；以及iii)从要被沉积在沟槽13中的再填充材料25隔离并保护柱19中的硅及二氧化硅。
用氮化硅23执行对沟槽加衬里，在本实施例中，使用已知为正硅酸乙酯(TEOS)的低压(LP)化学气相沉积(CVD)或简称为“LPTEOS”。替代地，旋涂玻璃(SOG)技术或任何其它适用技术可以用于用氮化硅23对沟槽13加衬里。优选地，氮化硅23是约
Figure A200910002920D00211
至约
Figure A200910002920D00212
的厚度
参考图25，然后通过SOG技术典型地用绝缘或半绝缘再填充(或填充)材料25，诸如电介质、多晶硅、再结晶的多晶硅、单晶硅或SIPOS来再填充沟槽13。优选地，用SIPOS再填充沟槽13。SIPOS中的氧含量的数值选择性地被选为在2％及80％之间以改善有源区域的电特性。需要增加氧含量的数值用于电特性，但是改变氧含量也导致改变的材料性质。较高氧含量SIPOS热膨胀和收缩与围绕的硅不同，这可以导致不想要的破裂或断裂，尤其在不同材料的界面附近。因此，SIPOS的氧含量最佳选择成获得最需要的电特性而不会对机械性能产生不想要的影响。在图25中还示出，通过SOG技术在衬底1的边缘部分处的台面15和pnp柱19的顶表面上氮化硅层8之上还沉积填充材料25的顶层。
为了创建用于要在其上形成的晶体管的器件特征，必须暴露pnp柱19的顶表面。在一些实施例中，通过CMP或本技术领域中公知的其它技术能够执行平坦化，以便充足地暴露pnp柱19，同时防止填充材料25中的任何内部空隙27被打开，所述打开可能已经在填充工艺期间发生。优选地，平面化是约1.0-1.5um。
图26-30示出可以用于暴露pnp柱19的顶表面的工艺步骤。在图26中，形成光致抗蚀掩模29以保护填充的沟槽13。在图27中，通过氧化物干法蚀刻来蚀刻填充材料层25以从除了填充的沟槽13以上的区域以外的区域中移除填充材料层25。在图28中，执行PR剥离以从填充的沟槽13之上移除光致抗蚀掩模29。在图29中，通过本技术领域中公知的方法蚀刻氮化硅层8用于移除。在图30在中，通过氧化物湿法蚀刻来蚀刻二氧化硅层7用于移除。
参考图31，使用本领域公知的方法，执行金属化以在衬底1的边缘部分处的台面15、填充的沟槽13以及pnp柱19的顶表面之上沉积金属层32。在金属层32及柱19的顶表面之间形成肖特基接触。注意，只有能够整流电流的金属和半导体接触被看作是肖特基接触。整流性能取决于金属的功函数、本征半导体的带隙以及半导体中的掺杂剂的类型和浓度。肖特基接触的设计和形成对于本领域技术人员是公知的。
在图32中，通过金属蚀刻移除衬底1的边缘部分处的台面15的顶表面之上的金属层32。在图33中，使用适当的钝化材料，诸如氮化物、氧化物、磷硅酸盐玻璃(PSG)或未掺杂的硅酸盐玻璃(USG)，在衬底1的边缘部分处的台面15的顶表面和剩余金属层32之上形成钝化层33。钝化层33保护暴露的冶金结。在图34中，通过移除适当的位置处的部分钝化层33来形成衬垫开口34和刻线开口36。在图35A中，通过自对准硅蚀刻及轻微的硅湿法蚀刻来移除衬底的边缘部分处的台面15。这导致具有在边缘部分处用再填充材料25填充的沟槽13和在中央处的有源区域的半导体器件35。包括pnp柱19和沟槽13的有源区域被再填充材料25填充。图35B中示出有源区域布局的部分俯视平面图，每个点表示pnp柱19并且条纹背景表示再填充材料25。
参考图36，金属层32用作肖特基二极管中的栅电极，并且键合线37连接到栅电极32。包括诸如玻璃、陶瓷等等的电介质的封装内层/底层填料106用于密封半导体衬底35内的有源区域。聚合成型化合物108用于进一步密封封装内层/底层填料106、半导体衬底以及引线框架104的铜基座，其用作半导体衬底35的底座框架和封装内层/底层填料106。
图37是能够通过类似于图15-36中描述的工艺步骤制造MOSFET超结器件的单元的部分横截面正视图。MOSFET超结器件具有pn-np柱19，所述柱19具有p柱18及n柱20。通过氧化物衬里21及氮化硅衬里23以及具有再填充空隙27的多晶硅再填充25或SIPOS使每个pn-np柱19与其它相邻的单元绝缘。n+区域3用作漏极，且pn-np柱19设置在其上。器件还包括p主体区域41，其中形成n源连接器区域43。氧化物层45将多晶硅栅区域47与n源连接器43及p主体41分开。在pn-np柱19和SIPOS填充的沟槽25之上设置金属层51。钝化层53设置在邻近最靠近衬底3的边缘的pn-np柱19的金属层51上。
如上所述，因为n柱和p柱能够被交换，因此工艺是通用的。对于p沟道器件的制造，衬底是p+，而对于n沟道器件，衬底是n+。再填充材料可以是掺杂或未掺杂的氧化物，半绝缘材料(诸如SIPOS)、SOG、掺杂或未掺杂的多晶硅(多晶硅)、氮化物或材料的组合。
根据上述，可见本发明的实施例涉及一种具有电介质终止的超结器件及用于制造具有电介质终止的超结器件的方法。本领域技术人员应该理解在不背离宽的本发明概念的情况下，可以对上述实施例进行改变。因此，应该明白本发明不限于所公开的特定实施例，而是本发明意在覆盖如权利要求限定的本发明的精神和范围内的修改。

Claims (20)

1.一种超结半导体器件，包括：
(a)至少一个第一导电类型的柱，所述至少一个第一导电类型的柱从半导体衬底的第一主表面朝向半导体衬底的第二主表面延伸，所述第二主表面与所述第一主表面相反；
(b)至少一个第二导电类型的柱，所述至少一个第二导电类型的柱从所述第一主表面朝向所述第二主表面延伸，所述至少一个第二导电类型的柱具有紧邻所述至少一个第一导电类型的柱的第一侧壁表面和与所述第一侧壁表面相反的第二侧壁表面；以及
(c)终止结构，所述终止结构紧邻所述至少一个第二导电类型的柱的第二侧壁表面，所述终止结构包括有效厚度的电介质层，并且耗费所述第一主表面的表面面积的约0％。
2.根据权利要求1所述的超结半导体器件，其中所述终止结构包括填充有电介质的沟槽以及钝化层中的一个。
3.根据权利要求1所述的超结半导体器件，其中所述电介质是空气、氮化物、氧化物、半绝缘多晶硅(SIPOS)、富硅氮化物、碳化硅以及它们组合中的一种。
4.根据权利要求1所述的超结半导体器件，其中所述终止结构包括玻璃、陶瓷、塑料以及它们的组合中的一种。
5.根据权利要求1所述的超结半导体器件，其中所述终止结构包括密封所述超结半导体衬底的封装的内层/底层填料。
6.根据权利要求1所述的超结半导体器件，其中所述有效厚度为至少约150μm。
7.根据权利要求1所述的超结半导体器件，其中所述电介质具有约1.0至约4.5的介电常数。
8.根据权利要求1所述的超结半导体器件，所述超结半导体器件是超结金属氧化物半导体场效应晶体管(MOSFET)、超结金属半导体场效应晶体管(MESFET)、超结肖特基晶体管、超结肖特基二极管、超结绝缘栅双极晶体管(IGBT)、闸流管及超结二极管中的一种。
9.一种制造超结半导体器件的方法，所述方法包括：
(a)形成从半导体衬底的第一主表面朝向半导体衬底的第二主表面延伸的至少一个第一导电类型的柱，所述第二主表面与所述第一主表面相反；
(b)形成从所述第一主表面朝向所述第二主表面延伸的至少一个第二导电类型的柱，所述至少一个第一导电类型的柱具有紧邻所述至少一个第一导电类型的柱的第一侧壁表面和与所述第一侧壁表面相反的第二侧壁表面；以及
(c)形成紧邻所述至少一个第二导电类型的柱的第二侧壁表面的终止结构，所述终止结构包括有效厚度的电介质层并且耗费所述第一主表面的表面面积的约0％。
10.根据权利要求9所述的方法，其中形成所述至少一个第一导电类型的柱和所述至少一个第二导电类型的柱的步骤包括沟槽制造工艺。
11.根据权利要求10所述的方法，进一步包括：
(d)提供具有彼此相反的所述第一和第二主表面的半导体衬底，所述半导体衬底具有邻近所述第二主表面的第一导电类型的重掺杂区域，并且具有邻近所述第一主表面的第一导电类型的轻掺杂区域；
(e)在所述半导体衬底中形成多个台面和多个沟槽，每个沟槽具有邻接的台面并且从所述第一主表面朝向所述重掺杂区延伸至第一深度位置，每个沟槽还具有底部以及第一侧壁表面和与所述第一侧壁表面大致平行对准的第二侧壁表面；
(f)将第二导电类型的掺杂剂注入到所述第一侧壁表面以在所述第一侧壁表面处形成第二导电类型的第一掺杂区域；
(g)将第二导电类型的掺杂剂注入到所述第二侧壁表面以在所述第二侧壁表面处提供第二导电类型的第二掺杂区域；
(h)将注入的掺杂剂扩散到至少一个台面中；
(i)用绝缘材料、半绝缘材料和它们的组合中的一种填充所述多个沟槽；并且
(j)移除所述半导体衬底的外围区域处的台面，从而暴露所述半导体衬底的外围区域处的填充的沟槽。
12.根据权利要求11所述的方法，进一步包括在所述第一主表面处形成终止结构。
13.根据权利要求12所述的方法，其中所述终止结构包括与所述轻掺杂区域肖特基接触的电极层。
14.根据权利要求12所述的方法，进一步包括在封装内层/底层填料中密封所述半导体衬底。
15.根据权利要求11所述的方法，其中利用等离子体蚀刻、反应离子蚀刻(RIE)、电感耦合等离子体(ICP)蚀刻、溅射蚀刻、气相蚀刻和化学蚀刻中的至少一种来形成所述多个沟槽。
16.根据权利要求11所述的方法，其中通过自对准硅蚀刻和轻微的硅湿法蚀刻移除所述外围区域处的台面。
17.根据权利要求9所述的方法，其中形成所述第一导电类型的柱和所述第二导电类型的柱的步骤包括沟槽外延再填充制造工艺和多次外延制造工艺中的一种。
18.根据权利要求9所述的方法，其中顺序地执行所述步骤(a)-(c)。
19.一种防止在超结半导体器件的半导体衬底的表面处电压击穿的方法，所述方法包括紧邻所述半导体衬底的边缘部分放置包括有效厚度的电介质层的终止结构，所述终止结构耗费所述半导体衬底的表面的表面面积的约0％。
20.根据权利要求19所述的方法，其中所述电介质是氮化物、氧化物、非晶硅、半绝缘多晶硅(SIPOS)、富硅氮化物、碳化硅、玻璃、陶瓷、塑料及其组合中的一种。
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