CN101471231B - 一种形成半导体器件微图案的方法 - Google Patents

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Abstract

一种形成半导体器件微图案的方法，包括：在半导体衬底上形成第一蚀刻掩模图案；在包括第一蚀刻掩模图案的表面的半导体衬底上形成辅助膜；在第一蚀刻掩模图案的侧壁上形成的辅助膜之间形成第二蚀刻掩模图案；使用相同的材料形成第一蚀刻掩模图案和第二蚀刻掩模图案；除去在第一和第二蚀刻掩模图案之间的辅助膜。因此，可形成比曝光设备的分辨率极限所允许的更微小的图案，同时防止未对准。

Description

一种形成半导体器件微图案的方法
相关申请的交叉引用
本申请要求2007年12月27日提交的韩国专利申请10-2007-138492的优先权，通过引用将其全部内容引入本文。
技术领域
本发明涉及一种形成半导体器件微图案的方法，更具体地涉及形成比曝光设备的分辨率极限更微细的半导体器件微图案的方法。
背景技术
通常，半导体器件的集成度与用于制造该半导体器件的曝光设备的分辨极限相关。为了提高半导体器件的集成度，需要具有极好分辨率的曝光设备。然而，随着集成度变得小于40nm，需要具有极好分辨率的曝光设备，这导致生产成本的增加。
已经进行了通过改变制造工艺以形成比曝光设备的分辨率极限更微小的图案的研究。例如，已经提出一种方法：形成间距为目标图案的间距两倍的第一光刻胶图案，并且在第一光刻胶之间形成具有与第一光刻胶图案相同间距的第二光刻胶图案。然而，如果在形成第二光刻胶图案的曝光工艺中发生未对准，则不能均匀地保持第一光刻胶图案和第二光刻胶图案之间的距离。随着集成度的提高，未对准的可能性也增加，这增加了失效率。
发明内容
本发明涉及一种方法，该方法包括：形成间距是目标图案的间距约两倍的第一蚀刻掩模图案，以自对准方式在第一蚀刻掩模图案之间形成第二蚀刻掩模图案，和使用第一和第二蚀刻掩模图案来蚀刻下部目标蚀刻层。因此，防止了未对准的发生，并且可以形成比曝光设备的分辨率极限所允许的更微小的图案。
根据本发明一方面的形成半导体器件的微图案的方法包括：在半导体衬底上形成第一蚀刻掩模图案；在包括第一蚀刻掩模图案的表面的半导体衬底上形成辅助膜；在第一蚀刻掩模图案的侧壁上形成的辅助膜之间形成第二蚀刻掩模图案，使用相同的材料形成第一蚀刻掩模图案和第二蚀刻掩模图案；然后除去在第一和第二蚀刻掩模图案之间的辅助膜。
第一蚀刻掩模图案形成之前，可在半导体衬底上形成硬掩模膜，还可以在该硬掩模膜上形成蚀刻停止膜。该方法可进一步包括：在除去辅助膜之后，使用采用第一和第二蚀刻掩模图案的蚀刻工艺来蚀刻该蚀刻停止膜和硬掩模膜以形成硬掩模图案。
第一蚀刻掩模图案可具有目标图案的间距约两倍的间距。目标图案之间的第一蚀刻掩模图案的长度可与目标图案的长度相同或更长。第一蚀刻掩模图案的形成包括在半导体衬底上形成第一蚀刻掩模膜和抗反射涂层(ARC)。具有间距的第一光刻胶图案形成在ARC层上。该间距是目标图案的间距的约两倍。通过使用采用第一光刻胶图案的蚀刻工艺，图案化ARC层和第一蚀刻掩模膜来形成第一蚀刻掩模图案。然后除去第一光刻胶图案和ARC层。
第一和第二蚀刻掩模图案之间的距离可对应于在第一蚀刻掩模图案侧壁上形成的辅助膜的厚度。目标图案的宽度可对应于在第一蚀刻掩模图案侧壁上形成的辅助膜的厚度。
第二蚀刻掩模图案可具有目标图案的间距约两倍的间距。第二蚀刻掩模图案的形成包括在辅助膜上形成第二蚀刻掩模膜，使得在第一蚀刻掩模图案的侧壁上形成的辅助膜之间的间隔被填充。在第二蚀刻掩模膜上形成第二光刻胶图案。第二光刻胶包括将形成目标图案的区域和在暴露的目标图案之间的区域，第二蚀刻掩模图案通过实施蚀刻工艺来形成，使得第二蚀刻掩模膜保留在在第一蚀刻掩模图案的侧壁上形成的辅助膜之间。辅助膜除去之后，可除去第二光刻胶图案。
根据本发明另一方面的形成半导体器件微图案的方法包括：提供其中结区和隔离层交替形成的半导体衬底；在半导体衬底上形成层间介电层；在层间介电层上对应于属于隔离层偶数编号组和隔离层奇数编号组任意之一的隔离层的区域中形成第一蚀刻掩模图案；在包括第一蚀刻掩模图案表面的层间介电层上形成辅助膜；在第一蚀刻掩模图案的侧壁上形成的辅助膜之间形成第二蚀刻掩模图案，使用相同的材料形成第一蚀刻掩模图案和第二蚀刻掩模图案；除去在第一和第二蚀刻掩模图案之间的辅助膜；通过蚀刻在辅助膜已经被除去的区域的层间介电层来形成接触孔。
第一蚀刻掩模图案可形成为在其中形成结区的方向上具有比结区更长的长度。可在NAND快闪存储器件的漏极选择线之间交替形成结区和隔离层。第一蚀刻掩模图案可形成为在与漏极选择线交叉的方向上具有比漏极选择线之间的距离更长的长度。在第一蚀刻掩模图案形成之前，可在层间介电层上形成硬掩模膜，还可以在该硬掩模膜上形成蚀刻停止膜。该方法可进一步包括：在接触孔形成之前，使用采用第一和第二蚀刻掩模图案的蚀刻工艺，蚀刻该蚀刻停止膜和硬掩模膜以形成硬掩模图案。
第一蚀刻掩模图案的形成包括在层间介电层上形成第一蚀刻掩模膜和ARC层。在ARC层上对应于属于隔离层偶数编号组和隔离层奇数编号组任意之一的隔离层的区域中形成第一光刻胶图案。通过使用采用第一光刻胶图案的蚀刻工艺，图案化ARC层和第一蚀刻掩模膜来形成第一蚀刻掩模图案。然后除去第一光刻胶图案和ARC层。
第一和第二蚀刻掩模图案之间的距离对应于在第一蚀刻掩模图案侧壁上形成的辅助膜的厚度。接触孔的宽度对应于在第一蚀刻掩模图案的侧壁上形成的辅助膜的厚度。
可在对应于属于剩余的隔离层偶数编号组或奇数编号组的隔离层的区域中形成第二蚀刻掩模图案。第二蚀刻掩模图案的形成包括在辅助膜上形成第二蚀刻掩模膜，使得在第一蚀刻掩模图案的侧壁上形成的辅助膜之间的间隔被填充。在第二蚀刻掩模膜上形成第二光刻胶图案。第二光刻胶图案包括其中暴露结区和隔离层的区域。通过实施采用第二光刻胶图案的蚀刻工艺形成第二蚀刻掩模图案，使得第二蚀刻掩模膜保留在在第一蚀刻掩模图案的侧壁上形成的辅助膜之间。在辅助膜除去之后，可除去第二光刻胶图案。
第一和第二蚀刻掩模图案可由含Si的底部抗反射涂层(BARC)膜形成。该含Si的BARC膜可使用旋涂法形成。辅助膜可由碳聚合物膜形成。辅助膜可使用采用O2等离子体的蚀刻工艺除去。
附图说明
图1A至1J是说明根据本发明一个实施方案的半导体器件微图案的形成方法的示意图。
具体实施方式
将参考附图描述根据本发明的具体的实施方案。然而，本发明不限于所述公开的实施方案，而是可以各种结构实施。提供所述实施方案以完成本发明的公开并使得本领域技术人员理解本发明。本发明由权利要求的范围所限定。
描述本发明以说明可以以比曝光设备的分辨率极限所允许的间隔更微小的间隔来形成接触孔。另外，本发明的实施方案说明接触孔形成行，并且可应用于在NAND快闪存储器件中的漏极选择线之间形成漏极接触孔的工艺。为了方便描述，参考作为例子的NAND快闪存储器件的漏极接触孔的形成工艺，对本发明的实施方案进行描述。
图1A至1J是说明根据本发明的一个实施方案的半导体器件微图案的形成方法的视图。
参考图1A，在半导体衬底101上形成包括晶体管的漏极选择线DSL、字线(未显示)、晶体管的源选择线(未显示)和栅极线(未显示)的多个栅极图案、隔离层103和结区105。在NAND快闪存储器件的情况下，在漏极选择线DSL之间重复布置隔离层103和结区105，并且在后续工艺中在结区105上分别形成接触孔。
在包括结区105的半导体衬底101上形成目标蚀刻层107、硬掩模膜109和蚀刻停止膜111。在形成接触孔的情况下，目标蚀刻层107可变成层间介电层。下文中，目标蚀刻层称为层间介电层107。硬掩模膜109用于在层间介电层107中形成接触孔的蚀刻工艺。硬掩模膜109可由氮化物膜，优选由非晶碳膜形成。当在后续工艺中沉积和蚀刻形成在硬掩模膜109上的膜时，蚀刻停止膜111保护硬掩模膜109。因此，优选利用比在后续工艺中形成的膜具有更大的蚀刻选择性的材料来形成蚀刻停止膜111。例如，蚀刻停止膜111可由SiON膜形成。
参考图1B，在蚀刻停止膜111上形成第一蚀刻掩模膜113、第一抗反射涂层(ARC)115和第一光刻胶图案117。使用具有不同于蚀刻停止膜111的蚀刻选择性的材料来形成第一蚀刻掩模膜113，优选使用含Si的底部抗反射涂层(BARC)膜。可使用旋涂法并优选经受后续的用于固化的烘焙过程，来形成含Si的BARC膜。在第一蚀刻掩模膜113是由含Si的BARC膜形成的情况下，由于含Si的BARC膜是透明材料，所以在用于形成第一光刻胶图案117的曝光工艺期间，可以省略暴露对准标记(alignmentkey)(未显示)的标记打开工艺，例如在划线通道(scribe lane)中形成的套刻游标。如果第一蚀刻掩模膜113可在光刻胶的曝光工艺期间具有抗反射功能，则可省略第一ARC层115。
形成第一光刻胶图案117以具有在曝光设备中可实现的尽可能小的间距。设置第一光刻胶图案117的间距为目标图案(即，接触孔)的间距的约两倍。即，以接触孔的间距约两倍的间距来形成第一光刻胶图案117。此外，优选在其中将形成接触孔的区域(即，结区)之间的第一ARC层115上，在与漏极选择线DSL交叉的方向上形成第一光刻胶图案117。因此，在形成隔离层103的区域中的第一ARC层115上，第一光刻胶图案117在漏极选择线DSL的方向上延伸。特别地，优选第一光刻胶图案117形成为比漏极选择线DSL之间的距离更长以交叉漏极选择线DSL。换言之，第一光刻胶图案117的长度优选比将在漏极选择线DSL之间形成的接触孔的长度更长。
参考图1C，使用第一光刻胶图案117作为蚀刻掩模来蚀刻第一ARC层115和第一蚀刻掩模膜113。因此，形成对应于第一光刻胶图案117的第一蚀刻掩模图案113a。然后除去第一光刻胶图案117和第一ARC层115。当蚀刻第一蚀刻掩模膜113时，通过蚀刻停止膜111保护硬掩模膜109。
参考图1D，在半导体衬底101上形成辅助膜119直到可以保持由第一蚀刻掩模图案113a所产生的阶梯的程度。辅助膜119优选由碳聚合物膜形成。在第一蚀刻掩模图案113a的侧壁上形成的辅助膜119的厚度表示将在后续工艺中形成的第二蚀刻掩模图案121a与第一蚀刻掩模图案113a之间的距离，即，目标图案的宽度(例如，接触孔)。在第一蚀刻掩模图案113a的侧壁上形成的辅助膜119的厚度保持在对应于接触孔的宽度的厚度。
或者，可实施蚀刻工艺使得辅助膜119仅仅在第一蚀刻掩模图案113a的侧壁上以间隔物的形式保留。在这种情况下，在后续工艺中将要形成的第二蚀刻掩模图案(参见图1F的121a)可具有更大的高度。
参考图1E，在辅助膜119上形成第二蚀刻掩模膜121，使得具有比第一蚀刻掩模图案113a低的阶梯的凹部(即，在第一蚀刻掩模图案的侧壁上形成的辅助膜之间)被完全填隙。第二蚀刻掩模膜121优选使用和第一蚀刻掩模图案113a相同的材料形成。或者，第二蚀刻掩模膜121可利用含Si的BARC膜形成。可使用旋涂法来形成含Si的BARC膜，并且该膜可经受后续用于固化的烘焙过程。如果使用旋涂法形成含Si的BARC膜，可以在具有高的纵深比的间隔中形成没有空隙的含Si的BARC膜。
在第二蚀刻掩模膜121上形成第二ARC层123。如果第二蚀刻掩模膜121在光刻胶膜的曝光工艺中能够发挥抗反射功能，则可省略第二ARC层123。
在第二ARC层123上形成第二光刻胶图案125。形成第二光刻胶图案125，使得其中将形成目标图案的区域(即，其中将形成接触孔的区域)被暴露，可以形成第二光刻胶图案125，使得接触孔之间的区域也被暴露。优选通过第二光刻胶图案125暴露的距离与漏极选择线DSL之间的距离相同或更小。因此，在第二光刻胶图案125之间暴露第二ARC层123。当不形成第二ARC层123时，在漏极选择线DSL之间的第二蚀刻掩模膜121是暴露的。
第二光刻胶图案125具有重复的形式，通过该形式暴露漏极选择线DSL之间的区域。然而，当与第一光刻胶图案(参考图1C的117)相比时，第二光刻胶图案125在暴露漏极选择线DSL之间区域的各区域之间具有宽的距离。因此，由于漏极选择线DSL之间的距离宽，所以在曝光工艺期间极少产生干扰现象，并且在该工艺期间的未对准的可能性相对小。
参考图1F，除去暴露于第二光刻胶图案125之间的第二ARC层123，使得暴露第二蚀刻掩模121的一部分。然后蚀刻第二蚀刻掩模膜121，使得第二蚀刻掩模膜121的暴露部分仅仅保留在第一蚀刻掩模图案113a之间的辅助膜119的凹部上，由此形成第二蚀刻掩模图案121a。因此，在形成漏极选择线DSL的区域中，第二蚀刻掩模图案121a在辅助膜119上在第一蚀刻掩模图案113a之间自动对准。第二蚀刻掩模图案121a具有目标图案间距约两倍的间距(类似于第一蚀刻掩模图案113a)。此外，通过在第一蚀刻掩模图案113a的侧壁上形成的辅助膜119的厚度来限定第一蚀刻掩模图案113a与第二蚀刻掩模图案121a之间的距离。具体地，如果在第一蚀刻掩模图案113a的两个侧壁上形成的辅助膜119的厚度是基本均一的，则第二蚀刻掩模图案121a在第一蚀刻掩模图案113a之间的中心处自动对准。
由于形成第二蚀刻掩模图案121a，在第一蚀刻掩模图案113a和侧壁上形成的辅助膜119暴露于第二蚀刻掩模图案121a之间(即，在形成漏极选择线DSL的区域之间)。
参考图1G，除去第二光刻胶图案125之间的辅助膜119的暴露的部分。因此，暴露出蚀刻停止膜111的将形成目标图案(即，接触孔)的区域。第一和第二蚀刻掩模图案113a、121a交替暴露在将形成接触孔的区域之间。
优选通过使用O2等离子体的蚀刻工艺除去辅助膜119。当蚀刻辅助膜119时，O2与包括含Si的BARC膜的第二蚀刻掩模图案121a的硅组分反应，使得形成二氧化硅膜。当蚀刻辅助膜119时二氧化硅膜阻止蚀刻，使得可最小化第二蚀刻掩模图案121a的蚀刻。
参考图1H，除去在第一和第二蚀刻掩模图案113a、121a之间暴露的蚀刻停止膜111。因此，暴露出硬掩模膜109的将形成目标图案(即，接触孔)的区域。
参考图1I，蚀刻硬掩模膜109的暴露部分，由此形成硬掩模图案109a。然后除去第二光刻胶图案125。可在蚀刻硬掩模膜109之前除去第二光刻胶图案125。或者，当蚀刻硬掩模膜109时，可一同除去第一和第二蚀刻掩模图案113a、121a以及辅助膜119。在硬掩模图案109a之间暴露出层间介电层107的将形成接触孔的区域。
参考图1J，通过使用硬掩模图案109a的蚀刻工艺除去层间介电层107。因此，在漏极选择线DSL之间形成用以暴露结区105的接触孔127。
如上所述，通过使用采用第一和第二蚀刻掩模图案113a、121a的蚀刻工艺，图案化硬掩模膜109从而形成硬掩模图案109a。然后通过使用硬掩模图案109a的蚀刻工艺图案化目标蚀刻层107。然而，可通过采用第一和第二蚀刻掩模图案113a、121a而不使用硬掩模膜109的蚀刻工艺，来直接图案化目标蚀刻层107。在这种情况下，可省略硬掩模膜109的形成和蚀刻工艺。
如上所述，本发明可具有下列优点：
第一，在形式第一蚀刻掩模图案的曝光工艺期间，形成间距为目标图案间距约两倍的光刻胶图案。因此，可形成比曝光设备的分辨率极限所允许的更微小的图案。
第二，以自对准方式在第一蚀刻掩模图案之间形成第二蚀刻掩模图案。因此可防止未对准。
第三，可以控制第一和第二蚀刻掩模图案之间的距离为在第一蚀刻掩模图案的侧壁上形成的辅助膜的厚度。因此，可更精确地控制第一和第二蚀刻掩模图案之间的距离。
第四，如果第一蚀刻掩模图案、辅助膜和第二蚀刻掩模图案由透明膜例如含Si的BARC膜或碳聚合物膜形成，则可省略在后续曝光工艺中的用于暴露对准标记诸如套刻游标的标记打开工艺。
第五，如果含Si的BARC膜的蚀刻过程和碳聚合物膜的沉积过程在相同设备内部维持真空状态，可原位连续地进行上述过程。因此，可稳定地保持工艺条件并且可缩短周转时间。
第六，如果使用如上所述的旋涂法形成含Si的BARC膜，可改善掩埋特征。因此，即使在具有高的纵深比的微小图案之间的间隔中，也可容易地形成没有空隙的含Si的BARC膜。
本发明不局限于所述公开的实施方案，而是可以各种结构实施。提供所述实施方案以完成本发明的公开并使得本领域技术人员理解本发明。本发明由权利要求的范围所限定。

Claims (29)

1.一种形成半导体器件微图案的方法，所述方法包括：
在半导体衬底上形成第一蚀刻掩模图案，在所述半导体衬底中在漏极选择线之间交替形成结区和隔离层；
在所述第一蚀刻掩模图案上形成辅助膜，其中所述辅助膜形成在所述第一蚀刻掩模图案的侧壁上，使得在相邻第一蚀刻掩模图案之间限定间隔；
在包括所述辅助膜的整个结构上形成第二蚀刻掩模膜，其中所述第一蚀刻掩模图案和所述第二蚀刻掩模膜包含基本相同的材料；
形成包括开口的第二光刻胶图案，其中所述开口平行于所述漏极选择线并暴露出位于所述漏极选择线之间的所述第二蚀刻掩模膜的部分；
利用所述第二光刻胶图案作为蚀刻掩模来蚀刻所述第二蚀刻掩模膜，其中在所述相邻第一蚀刻掩模图案之间限定的所述间隔中形成第二蚀刻掩模图案；和
除去在所述第一蚀刻掩模图案和所述第二蚀刻掩模图案之间形成的所述辅助膜，其中目标图案对应于所述半导体衬底上除去所述辅助膜的区域。
2.根据权利要求1所述的方法，还包括：
在所述第一蚀刻掩模图案形成之前，在所述半导体衬底上形成硬掩模膜；和
在所述硬掩模膜上形成蚀刻停止膜。
3.根据权利要求2所述的方法，还包括：
除去所述辅助膜之后，使用采用所述第一蚀刻掩模图案和所述第二蚀刻掩模图案的蚀刻工艺，来蚀刻所述蚀刻停止膜和所述硬掩模膜以形成硬掩模图案。
4.根据权利要求1所述的方法，其中所述第一蚀刻掩模图案的间距是目标图案的间距的两倍。
5.根据权利要求4所述的方法，其中所述目标图案之间的每一个所述第一蚀刻掩模图案的长度与每一个所述目标图案的长度相同或更长。 
6.根据权利要求1所述的方法，其中形成所述第一蚀刻掩模图案包括：
在所述半导体衬底上形成第一蚀刻掩模膜和抗反射涂层；
在所述抗反射涂层上形成第一光刻胶图案，其中所述第一光刻胶图案形成为具有所述目标图案的间距的两倍的间距；
通过使用采用所述第一光刻胶图案的蚀刻工艺，图案化所述抗反射涂层和所述第一蚀刻掩模膜来形成所述第一蚀刻掩模图案；和
除去所述第一光刻胶图案和所述抗反射涂层。
7.根据权利要求1所述的方法，其中所述第一蚀刻掩模图案和所述第二蚀刻掩模图案之间的距离对应于在所述第一蚀刻掩模图案侧壁上形成的所述辅助膜的厚度。
8.根据权利要求1所述的方法，其中每一个目标图案的宽度对应于在所述第一蚀刻掩模图案侧壁上形成的所述辅助膜的厚度。
9.根据权利要求1所述的方法，其中形成多个第二蚀刻掩模图案并且所述第二蚀刻掩模图案的间距是目标图案的间距的两倍。
10.根据权利要求1所述的方法，其中除去所述辅助膜后，除去所述第二光刻胶图案。
11.根据权利要求1所述的方法，其中所述第一蚀刻掩模图案和所述第二蚀刻掩模图案包含含Si的底部抗反射涂层膜。
12.根据权利要求11所述的方法，其中使用旋涂法形成所述含Si的底部抗反射涂层膜。
13.根据权利要求1所述的方法，其中所述辅助膜包括碳聚合物膜。
14.根据权利要求1所述的方法，其中除去所述辅助膜包括用O2等离子体蚀刻所述辅助膜。
15.一种形成半导体器件微图案的方法，所述方法包括：
提供其中交替形成有结区和隔离层的半导体衬底；
在所述半导体衬底上形成层间介电层；
在层间介电层上对应于属于所述隔离层偶数编号组和所述隔离层奇数编号组任意之一的隔离层的区域中利用含Si的底部抗反射涂层膜形成第 一蚀刻掩模图案；
在包括所述第一蚀刻掩模图案表面的所述层间介电层上形成辅助膜，其中所述辅助膜形成在所述第一蚀刻掩模图案的侧壁上，使得在相邻第一蚀刻掩模图案之间限定间隔；
在所述相邻第一蚀刻掩模图案之间限定的间隔中利用含Si的底部抗反射涂层膜形成第二蚀刻掩模图案，其中所述第一蚀刻掩模图案和所述第二蚀刻掩模图案包含基本相同的材料；
除去形成在所述第一蚀刻掩模图案和所述第二蚀刻掩模图案之间的所述辅助膜；和
在已经除去辅助膜的区域蚀刻层间介电层以形成接触孔。
16.根据权利要求15所述的方法，其中每一个第一蚀刻掩模图案形成为在形成所述结区的方向上具有比所述结区更长的长度。
17.根据权利要求15所述的方法，其中在NAND快闪存储器件的漏极选择线之间交替形成所述结区和所述隔离层。
18.根据权利要求17所述的方法，其中每一个第一蚀刻掩模图案形成为在与所述漏极选择线交叉的方向上具有比所述漏极选择线之间距离更长的长度。
19.根据权利要求15所述的方法，还包括：
在形成所述第一蚀刻掩模图案之前，
在所述层间介电层上形成硬掩模膜；和
在所述硬掩模膜上形成蚀刻停止膜。
20.根据权利要求19所述的方法，还包括：
在蚀刻所述层间介电层之前，使用采用所述第一蚀刻掩模图案和所述第二蚀刻掩模图案的蚀刻工艺，蚀刻所述蚀刻停止膜和所述硬掩模膜以形成硬掩模图案。
21.根据权利要求15所述的方法，其中形成所述第一蚀刻掩模图案包括：
在所述层间介电层上形成第一蚀刻掩模膜和抗反射涂层；
在抗反射涂层上对应于属于所述隔离层偶数编号组和所述隔离层奇数 编号组任意之一的隔离层的区域中形成第一光刻胶图案；
使用采用所述第一光刻胶图案的蚀刻工艺，图案化所述抗反射涂层和所述第一蚀刻掩模膜以形成所述第一蚀刻掩模图案；和
除去所述第一光刻胶图案和所述抗反射涂层。
22.根据权利要求15所述的方法，其中所述第一蚀刻掩模图案和所述第二蚀刻掩模图案之间的距离对应于形成在所述第一蚀刻掩模图案侧壁上的所述辅助膜的厚度。
23.根据权利要求15所述的方法，其中所述接触孔的宽度对应于在所述第一蚀刻掩模图案的侧壁上形成的所述辅助膜的厚度。
24.根据权利要求15所述的方法，其中在对应于属于所述隔离层偶数编号组和所述奇数编号组的另一组的隔离层的区域中形成第二蚀刻掩模图案。
25.根据权利要求15所述的方法，其中形成所述第二蚀刻掩模图案包括：
在所述辅助膜上形成第二蚀刻掩模膜，使得在所述相邻的第一蚀刻掩模图案之间限定的所述间隔得以填充；
在所述第二蚀刻掩模膜上形成第二光刻胶图案；并且
实施采用所述第二光刻胶图案的蚀刻工艺，使得所述第二蚀刻掩模膜保留在由相邻第一蚀刻掩模图案之间限定的所述间隔中，形成所述第二蚀刻掩模图案，
其中在除去所述辅助膜后，除去所述第二光刻胶图案。
26.根据权利要求15所述的方法，其中使用旋涂法形成所述含Si的底部抗反射涂层膜。
27.根据权利要求15所述的方法，其中所述辅助膜包括碳聚合物膜。
28.根据权利要求15所述的方法，其中除去所述辅助膜包括用O2等离子体蚀刻所述辅助膜。
29.一种形成半导体器件微图案的方法，所述方法包括：
提供其中交替形成有结区和隔离结构的半导体衬底，其中所述隔离结构包括隔离结构的奇数编号组和隔离结构的偶数编号组；
在所述半导体衬底上对应于属于所述偶数编号组和所述奇数编号组之 一的隔离结构的区域中利用含Si的底部抗反射涂层膜形成第一蚀刻掩模图案；
在所述第一蚀刻掩模图案上形成辅助膜，其中所述辅助膜在所述第一蚀刻掩模图案的侧壁上形成，使得在相邻的第一蚀刻掩模图案之间限定间隔；
在所述邻近的第一蚀刻掩模图案之间限定的间隔中利用含Si的底部抗反射涂层膜形成第二蚀刻掩模图案，其中所述第一蚀刻掩模图案和第二蚀刻掩模图案包含基本相同的材料；和
除去在所述第一蚀刻掩模图案和所述第二蚀刻掩模图案之间形成的所述辅助膜。 
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